KR100361520B1 - 반도체장치의 소자격리방법 - Google Patents

반도체장치의 소자격리방법 Download PDF

Info

Publication number
KR100361520B1
KR100361520B1 KR1019990027497A KR19990027497A KR100361520B1 KR 100361520 B1 KR100361520 B1 KR 100361520B1 KR 1019990027497 A KR1019990027497 A KR 1019990027497A KR 19990027497 A KR19990027497 A KR 19990027497A KR 100361520 B1 KR100361520 B1 KR 100361520B1
Authority
KR
South Korea
Prior art keywords
trench
insulating material
forming
oxide film
hemispherical
Prior art date
Application number
KR1019990027497A
Other languages
English (en)
Other versions
KR20010009223A (ko
Inventor
장명준
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019990027497A priority Critical patent/KR100361520B1/ko
Publication of KR20010009223A publication Critical patent/KR20010009223A/ko
Application granted granted Critical
Publication of KR100361520B1 publication Critical patent/KR100361520B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리를 위한 절연물질이 매립되기 전단계에서 반도체기판의 트렌치 표면에 반구형 돌출부를 형성한 다음 트렌치를 절연물질로 매립하므로서 확산전류의 절대 경로를 증가시켜 누설전류를 감소시키며, 또한, 트렌치를 디자인 룰 보다 넓게 식각하므로서 충분한 공정 마진을 확보하도록 한 반도체장치의 소자격리방법에 관한 것이다. 본 발명에 따른 반도체장치의 소자격리방법은 활성영역과 필드영역이 정의된 반도체기판에 상기 필드영역의 상기 기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와, 트렌치의 표면을 불규칙하게 하여 표면적을 증가시키는 단계와, 트렌치를 절연물질로 매립하는 단계를 포함하는 공정으로 이루어진다. 이때, 상기 표면적을 증가시키는 단계는, 트렌치 표면에 반구형 그레인 실리콘층을 형성하는 단계와, 반구형 그레인 실리콘층 표면에 산화막을 형성하는 단계를 더 포함하여 이루어진다.

Description

반도체장치의 소자격리방법{A method of device isolation in semiconductor device}
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리를 위한 절연물질이 매립되기 전단계에서 반도체기판의 트렌치 표면에 반구형 돌출부를 형성한 다음 트렌치를 절연물질로 매립하므로서 확산전류의 절대 경로를 증가시켜 누설전류를 감소시키며, 또한, 트렌치를 디자인 룰 보다 넓게 식각하므로서 충분한 공정 마진을 확보하도록 한 반도체장치의 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술은 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 매립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
특히, 소자의 게이트 길이가 감소함에 따라 트렌치 소자격리 산화막을 채용하는 구조에서 발생하는 누설전류성분은 확산전류(diffusion current)와 드리프트 전류(drift current)로 대별된다. 드리프트 전류는 소자 사이의 최단 거리를 통해 흐르는 반면, 확산전류는 STI와 산화막의 계면을 통해 흐른다. 그러나, 소자의 스케일 다운으로 트렌치의 폭 역시 작아져서 공정 마진이 부족해진다.
도 1a 내지 도 1d는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.
도 1a를 참조하면, 반도체기판(11)인 실리콘기판 상에 열산화 방법으로 버퍼산화막(도시안함)을 형성하고, 이 버퍼산화막 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(12)을 형성한다.
그리고, 마스크층(12) 및 버퍼산화막을 포토리쏘그래피 방법으로 마스크층으로 보호되지 아니하는 반도체기판(11) 표면이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다.
그다음, 마스크층(12)을 식각마스크로 사용하여 반도체기판(11)의 노출된 소자격리영역을 소정 깊이로 식각하여 트렌치(13)를 형성한다. 상기에서 트렌치(13)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.
도 1b를 참조하면, 노출된 트렌치(13)의 표면을 산화(light oxidation)시켜 산화막(14)을 형성한다.
도 1c를 참조하면, 트렌치 및 마스크층(12) 상에 절연물질층(15)으로 산화실리콘층(15)을 트렌치를 충분히 매립하도록 CVD 방법으로 증착한다. 이때, 절연물질은 증착 후 일반적인 산화막과 동일한 물리적 특성을 갖도록 고온에서 덴시파이(densify) 시킨다.
그리고, 돌출 부위를 포함하는 절연물질층을 마스크층(12) 표면이 노출되도록 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 RIE 방법으로 에치 백하여 트렌치 내에만 잔류되도록 한다. 이 때, 트렌치 내에 잔류하는 산화실리콘층인 절연물질층(15)은 소자를 분리하는 필드산화막(15)이 된다.
도 1d를 참조하면, 마스크층(12) 및 버퍼산화막을 습식 식각 방법으로 순차적으로 제거하여 반도체기판(11)의 활성영역을 노출시킨다.
상술한 종래의 반도체장치의 소자격리방법은 확산전류의 이동경로가 편평한 필드산화막(15) 계면을 따라 흐르므로 그 길이가 짧아 누설전류를 줄이기 곤란하고, 또한, 소자가 고집적화됨에 따라 트렌치 소자격리방법의 트렌치 식각공정의 마진이 부족한 문제점이 있다.
따라서, 본 발명의 목적은 소자격리를 위한 절연물질이 매립되기 전단계에서 반도체기판의 트렌치 표면에 반구형 돌출부를 형성한 다음 트렌치를 절연물질로 매립하므로서 확산전류의 절대 경로를 증가시켜 누설전류를 감소시키며, 또한, 트렌치를 디자인 룰 보다 넓게 식각하므로서 충분한 공정 마진을 확보하도록 한 반도체장치의 소자격리방법을 제공하는데 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 활성영역과 필드영역이 정의된 반도체기판에 상기 필드영역의 상기 기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와, 트렌치의 표면을 불규칙하게 하여 표면적을 증가시키는 단계와, 트렌치를 절연물질로 매립하는 단계를 포함하는 공정으로 이루어진다. 이때, 상기 표면적을 증가시키는 단계는, 트렌치 표면에 반구형 그레인 실리콘층을 형성하는 단계와, 반구형 그레인 실리콘층 표면에 산화막을 형성하는 단계를 더 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
본 발명에서는 트렌치 형성 후 노출된 실리콘 기판의 표면에 반구형 실리콘 그레인을 형성한 후 그레인 표면을 가볍게 열산화(light oxidation) 시키므로서 산화막을 형성하는데 이러한 산화막의 표면적은 편평한(flat) 형태의 표면을 갖는 종래 기술의 트렌치 필드산화막의 표면적 보다 최소한 두 배 이상 증가한다. 이는, 확산전류 성분의 절대 경로 길이가 두 배 이상 증가함을 의미한다.
이때, 반구형 실리콘 그레인은 1.0 × 10-7∼ 5.0 × 10-8torr 정도의 진공 상태에서 SiH4가스를 흘리면서 열처리하면 노출된 실리콘 기판의 표면에 실리콘이 반구형으로 증착되므로써 형성된다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 반도체기판(21)인 실리콘기판 상에 열산화 방법으로 버퍼산화막(도시안함)을 형성하고, 이 버퍼산화막 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(22)을 형성한다.
그리고, 마스크층(22) 및 버퍼산화막을 포토리쏘그래피 방법으로 마스크층으로 보호되지 아니하는 반도체기판(21) 표면이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다. 이때, 노출되는 기판 부위는 디자인 룰(design rule) 보다 넓게 하여 공정 마진을 확보한다.
그 다음, 잔류한 마스크층(22)을 식각마스크로 사용하여 반도체기판(21)의 노출된 소자격리영역을 소정 깊이로 식각하여 트렌치(23)를 형성한다. 상기에서 트렌치(23)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.
도 2b를 참조하면, 잔류한 마스크층과 버퍼산화막을 습식식각으로 제거하여 반도체기판(21)의 상부 표면을 노출시킨다. 이때, 트렌치(23) 부위의 기판 표면은 이미 노출되어 있다.
도 2c를 참조하면, 트렌치(23) 내부 표면을 포함하는 반도체 기판(21)의 표면에 반구형 그레인(hemispherical grain) 실리콘층(26)을 형성한다. 이때, 반구형 그레인 실리콘층(26)은 1.0 × 10-7∼ 5.0 × 10-8torr 정도의 진공 상태에서 SiH4가스를 반도체 기판(21) 표면에 흘리면서 열처리하면 노출된 반도체 기판의 표면에 실리콘이 반구형으로 증착되므로써 형성된다.
도 2d를 참조하면, 노출된 반구형 그레인 실리콘층의 표면을 산화(light oxidation)시켜 반구형 산화막(24)을 형성한다. 따라서, 트렌치 계면의 산화막의 표면적이 편평한 경우 보다 최소한 두배 이상 증가하였다.
도 2e를 참조하면, 트렌치 부위를 포함하는 반구형 산화막(24) 상에 트렌치를 충분히 매립하도록 CVD방법으로 산화실리콘을 증착하여 절연물질층(25)을 형성한다.이때, 절연물질층(25)은 HDP(high density plasma) 또는 SOG(spin of glass)방식으로 형성할 수 있는데, SOG방식(솔벤트에 용해된 막을 스핀방법으로 도포한 후 배이킹 처리를 통해 솔벤트 성분은 날리고 막을 액체상태로 코팅하는 방식)으로 도포된 절연물질은 유체상태이므로 이를 건조시켜 절연물질의 밀도를 높인다.즉, 덴시피케이션(densification) 시킨다.
도 2f를 참조하면, 돌출 부위를 포함하는 절연물질층, 반구형 산화막 그리고 산화되지 않은 반구형 그레인 실리콘층을 반도체 기판(21) 표면이 노출되도록 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 RIE 방법으로 에치 백하여 트렌치 내에만 잔류되도록 한다. 이 때, 트렌치 내에 잔류하는 산화실리콘층인 절연물질층(25)은 소자를 분리하는 필드산화막(25)이 된다.
그 다음, 게이트산화막, 게이트, 소스/드레인, 실리사이드 등의 형성공정을 실시하여 모스 소자를 완성한다.
따라서, 본 발명은 소자격리를 위한 절연물질이 매립되기 전단계에서 반도체기판의 트렌치 표면에 반구형 돌출부를 형성한 다음 트렌치를 절연물질로 매립하므로서 확산전류의 절대 경로를 증가시켜 누설전류를 감소시키며, 또한, 트렌치를 디자인 룰 보다 넓게 식각하므로서 충분한 공정 마진을 확보하는 장점이 있다.

Claims (5)

  1. 활성영역과 필드영역이 정의된 반도체기판에 상기 필드영역의 상기 기판을 소정 깊이로 제거하여 트렌치를 형성하는 단계와,
    상기 트렌치 표면에 반구형 그레인 실리콘층을 형성하는 단계와,
    상기 반구형 그레인 실리콘층을 열산화시켜 상기 반구형 그레인 실리콘층 표면에 반구형 산화막을 형성하는 단계와,
    상기 반구형 산화막이 형성된 트렌치를 절연물질로 매립하는 단계로 이루어진 반도체장치의 소자격리방법.
  2. 청구항 1에 있어서, 상기 절연물질은 에스오지방식으로 상기 기판에 도포한 후 덴시피케이션 시켜서 형성하는 것이 특징인 반도체장치의 소자격리 방법.
  3. 청구항 1에 있어서, 상기 트렌치 폭은 디자인 룰 보다 크게 형성하는 것이 특징인 반도체장치의 소자격리방법.
  4. 삭제
  5. 삭제
KR1019990027497A 1999-07-08 1999-07-08 반도체장치의 소자격리방법 KR100361520B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990027497A KR100361520B1 (ko) 1999-07-08 1999-07-08 반도체장치의 소자격리방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990027497A KR100361520B1 (ko) 1999-07-08 1999-07-08 반도체장치의 소자격리방법

Publications (2)

Publication Number Publication Date
KR20010009223A KR20010009223A (ko) 2001-02-05
KR100361520B1 true KR100361520B1 (ko) 2002-11-18

Family

ID=19600272

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990027497A KR100361520B1 (ko) 1999-07-08 1999-07-08 반도체장치의 소자격리방법

Country Status (1)

Country Link
KR (1) KR100361520B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11605714B2 (en) 2018-09-05 2023-03-14 Samsung Electronics Co., Ltd. Semiconductor device including insulating layers and method of manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990030230A (ko) * 1997-09-30 1999-04-26 디어터 크리스트, 베르너 뵈켈 집적 회로 구조 및 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990030230A (ko) * 1997-09-30 1999-04-26 디어터 크리스트, 베르너 뵈켈 집적 회로 구조 및 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11605714B2 (en) 2018-09-05 2023-03-14 Samsung Electronics Co., Ltd. Semiconductor device including insulating layers and method of manufacturing the same

Also Published As

Publication number Publication date
KR20010009223A (ko) 2001-02-05

Similar Documents

Publication Publication Date Title
US6642125B2 (en) Integrated circuits having adjacent P-type doped regions having shallow trench isolation structures without liner layers therein therebetween and methods of forming same
US6265302B1 (en) Partially recessed shallow trench isolation method for fabricating borderless contacts
US6232202B1 (en) Method for manufacturing shallow trench isolation structure including a dual trench
US5455194A (en) Encapsulation method for localized oxidation of silicon with trench isolation
US6015757A (en) Method of oxide etching with high selectivity to silicon nitride by using polysilicon layer
US7670926B2 (en) Method for forming shallow trench isolation utilizing two filling oxide layers
KR100252751B1 (ko) 반도체 소자 제조 방법
US5721174A (en) Narrow deep trench isolation process with trench filling by oxidation
US6544861B2 (en) Method for forming isolation trench
US6248641B1 (en) Method of fabricating shallow trench isolation
US6063699A (en) Methods for making high-aspect ratio holes in semiconductor and its application to a gate damascene process for sub- 0.05 micron mosfets
US6602759B2 (en) Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon
US6187649B1 (en) Shallow trench isolation process
US6211021B1 (en) Method for forming a borderless contact
US6265283B1 (en) Self-aligning silicon oxynitride stack for improved isolation structure
KR100271399B1 (ko) 반도체 소자 분리를 위한 얕은 트랜치 제조 방법
US6103581A (en) Method for producing shallow trench isolation structure
KR100361520B1 (ko) 반도체장치의 소자격리방법
KR100381493B1 (ko) 반도체 장치 및 그 제조 방법
KR100242385B1 (ko) 반도체장치의 소자격리방법
JPH0729971A (ja) 半導体装置の製造方法
KR100237749B1 (ko) 반도체 장치의 소자 분리막 형성방법
KR20010008560A (ko) 반도체소자의 소자분리막 형성방법
KR100532962B1 (ko) 반도체소자의 소자분리막 형성방법
KR19990074726A (ko) 반도체소자의 격리막 및 이의 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee