KR100526467B1 - 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 p형 게이트를 형성함에 있어서, 소오스/드레인 이온 주입 공정시의 보론 이온의 실리콘 기판으로의 투과 현상에 의한 소자의 특성 열화를 방지하기 위한 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 소정의 하부 구조가 형성된 반도체 기판 게이트 산화막을 증착하는 단계와, 상기 게이트 산화막을 증착한 반도체 기판에 저에너지로 질소 이온 주입 공정을 진행하는 단계와, 상기 질소 이온이 주입된 게이트 산화막에 불소 이온 주입을 진행하는 단계와, 상기 질소 및 불소 이온이 주입된 결과물을 열처리 공정을 진행하여 불소가 함유된 NO 산화막을 형성하는 단계와, 상기 열처리 공정을 진행한 결과물에 게이트 산화막을 소정 두께로 식각하는 단계를 포함하여 구성된다.
Description
본 발명은 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 p 형 게이트 형성시 발생되는 보론 원소의 실리콘 기판 침투 현상에 의한 소자의 특성 열화를 방지하기 위한 트랜지스터 제조 방법에 관한 것이다
종래의 0.13㎛ 이하의 로직 반도체 소자의 제조 방법에서는 소오스/드레인을 형성하기 위한 p형 이온 주입 공정시에 주입된 보론이 실리콘 기판으로 투과되어 소자의 임계 전압이 불안정한 현상을 야기 시켰다.
이러한 임계 전압 불안정 형상을 방지하기 위하여 게이트 산화막 형성시에 N2 분위기에서 열처리 공정을 실시하여 NO 산화막을 형성하는 방법을 이용하여 보론의 투과 현상을 방지하고자 하였으나, 이는 고온에서 장시간 열처리 공정을 진행해야하는 단점이 있을 뿐만 아니라, N2의 농도를 조절하기 어려운 문제점이 있었다.
이와 같은 종래 기술에 의한 트랜지스터 제조 방법의 문제점을 아래에 도시된 도면을 통해 설명하면 다음과 같다.
도1a 내지 도1c는 종래 기술에 의한 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
우선, 도1a에 도시된 바와 같이 소정의 이온 주입 공정을 진행하여 웰(미도시함)을 형성한 후에 실리콘 기판(100)에 소정 깊이로 트렌치(미도시함)를 형성한다. 그리고, 상기 트렌치에 절연 물질인 실리콘 산화막(SiO2)를 증착한 후 평탄화 공정을 진행하여 소자분리막(110)을 형성한다.
그런 다음, 도1b에 도시된 바와 같이 게이트 산화막(120) 및 폴리실리콘(130)을 증착하고 패터닝 공정을 진행하여 게이트전극을 형성한다. 이때, 상기 게이트 산화막 형성시에 N2 분위기에서 850℃의 온도하에서 30분 이상 장시간 열처리 공정을 진행하여 NO 산화막으로 게이트 산화막(120)을 형성하여 후속 소오스/드레인을 형성하기 위한 이온 주입 공정시에 보론 원소의 투과 현상을 방지하도록 한다. 그리고 나서, 저농도 이온 주입 공정을 진행하여 LDD 영역(140)을 형성한다.
이어서, 도1c에 도시된 바와 같이 게이트의 측벽에 스페이서(150)를 형성하고 보론 이온을 이용한 이온 주입 공정을 진행하여 소오스/드레인(160)을 형성한다.
그런데, 상기 종래 기술에 의한 트랜지스터 제조 방법에 의하면 소오스/드레인 이온 주입시의 보론 원소의 투과 현상을 방지하기 위하여 850℃의 고온에서 30분 이상의 장시간 동안 N2 분위기 하에서 어닐링 공정을 진행하여 NO 산화막을 형성하게 되는바, 상기 열처리 공정은 시간이 오래 걸리는 단점이 있으며 N2의 농도를 조절하기 어려운 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 게이트 산화막 증착 후 질소 이온 및 보론과의 우수한 결합력을 갖는 불소 이온 주입 공정을 진행하여 불소를 포함하는 NO 산화막을 형성하여, 후속 소오스/드레인 이온 주입시 보론의 실리콘 기판의 투과 현상을 방지함으로써 소자의 특성 열화를 향상시킬 수 있는 트랜지스터의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 소정의 하부 구조가 형성된 반도체 기판 게이트 산화막을 증착하는 단계와, 상기 게이트 산화막을 증착한 반도체 기판에 저에너지로 질소 이온 주입 공정을 진행하는 단계와, 상기 질소 이온이 주입된 게이트 산화막에 불소 이온 주입을 진행하는 단계와, 상기 질소 및 불소 이온이 주입된 결과물을 열처리 공정을 진행하는 단계와, 상기 열처리 공정을 진행한 결과물에 게이트 산화막을 소정 두께로 식각하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법에 관한 것이다.
상기 본 발명에 의한 트랜지스터 제조 방법에서는, 질소 이온 주입시 질소 이온이 상기 반도체 기판과 게이트 산화막 계면에 위치하도록 하기 위해 1~5KeV의 저에너지로 1E15 atoms/㎠~5E15 atoms/㎠ 도즈량 주입하는 것이 바람직하다.
또한, 상기 본 발명에 의한 트랜지스터 제조 방법에서는, 상기 불소 이온 주입시 불소 이온이 상기 게이트 산화막 표면이 위치하도록 하기 위해 1~5KeV의 저에너지로 1E15 atoms/㎠~5E15 atoms/㎠ 도즈량으로 주입하는 것이 바람직하다.
상기 본 발명에 의한 트랜지스터 제조 방법에 의하면, 보론 원소와의 우수한 결합력을 갖는 불소를 함유한 NO 게이트 산화막을 형성함으로써 후속 소오스/드레인 형성 공정시 보론의 실리콘 기판으로의 투과 현상을 방지할 있어 전기적 특성이 우수한 소자를 제조할 뿐만 아니라, 질소 이온의 농도 조절이 용이하도록 함으로써 소자의 특성 열화를 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2i는 본 발명에 의한 트랜지스터 제조 방법을 나타낸 공정 단면도들이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200)에 소정의 소자 분리 공정을 진행하여 필드 산화막(210)을 형성한 후에 웰 이온 주입 공정을 진행하고, 문턱 전압 이온 주입을 실시하여 웰(220)을 형성한다. 이어서, 게이트 산화막(230)을 200Å 두께로 증착한다.
그런 다음, 도2b에 도시된 바와 같이 1~5KeV의 저에너지로 1E15 atoms/㎠~5E15 atoms/㎠의 도즈량으로 N2 이온 주입 공정을 진행한다. 이때, N2 피크 Rp 농도가 (A)와 같이 실리콘 기판(200)과 게이트 산화막(230) 계면에 위치하도록 낮은 에너지로 실시하는 것이 바람직하다.
상기 N2 이온이 주입된 게이트 산화막(230') 상에 도2c에 도시된 바와 같이 불소(F) 이온 주입을 진행하되, (B)와 같이 게이트 산화막의 표면 근처에 위치할 수 있도록 1~5KeV의 저에너지로 1E15 atoms/㎠~5E15 atoms/㎠의 도즈량으로 실시하는 것이 바람직하다.
이어서, 도2d에 도시된 바와 같이 RTP 장비내에서 급속 냉각 방식을 이용하여 어닐링 공정을 진행하여 N2/F가 함유된 게이트 산화막(240)을 형성한다. 이때, 어닐링시 온도는 1000℃에서 승온 속도를 50~100℃/sec로 3~6초 동안 실시함으로써 질소 또는 불소 원소가 실리콘 기판 깊이 확산해 들어가는 것을 방지하도록 한다. 상기 불소 원소는 보론 원소와 우수한 결합력을 갖기 때문에 불소가 함유된 NO 게이트 산화막(240)을 형성함으로써 후속 소오스/드레인 이온 주입 공정시 보론의 실리콘 기판으로의 투과 현상을 방지할 수 있다.
그런 다음 도2e에 도시된 바와 같이 게이트 산화막을 180Å 정도 식각하여 제거함으로써 20Å 두께의 얇은 게이트 산화막(250)을 형성한다.
상기 게이트 산화막을 식각한 후에 도2f에 도시된 바와 같이 폴리실리콘(260)을 2000Å 두께로 증착하고, 도2g에 도시된 바와 같이 통상적인 식각 공정을 진행하여 게이트를 패터닝 한다. 그런 다음 저농도의 p형 이온 주입 공정을 진행하여 LDD 영역(270)을 형성하고, 할로 이온 주입 공정을 진행하여 할로 임플란트(doping) 영역(280)을 형성한다.
이어서, 도2h에 도시된 바와 같이 게이트 측벽에 버퍼 산화막(290)을 100Å두께로 증착하고 질화막을 800Å 두께로 증착한 다음 건식 식각 공정을 진행하여 게이트 스페이서(300)을 형성한다.
상기 스페이서 및 게이트를 마스크로 이용하여 도2i에 도시된 바와 같이 B11을 이용하여 5KeV의 에너지하에서 3E15KeV atoms/㎠ 도즈량으로 소오스 이온 주입 공정을 진행하고, B11을 이용하여 20KeV의 에너지하에서 2E13KeV atoms/㎠ 도즈량으로 드레인 이온 주입 공정을 진행한다. 그리고 RTP 열처리 공정을 진행하여 소오스/드레인(310)을 형성한다.
이후, 코발트 원소와 티타늄 나이트라이드를 증착한 후 열반응시켜 코발트 실리사이드(320)를 게이트 전극 상부와 소오드/드레인 영역에 형성한다.
이와 같은 본 발명에 의한 트랜지스터 제조 방법에 따르면, 상기 게이트 산화막 증착 후 실리콘 기판과 게이트 산화막 계면에 N2 피크 Rp 농도가 위치할 수 있도록 저에너지로 이온 주입을 실시하고, 게이트 산화막 표면에 불소 이온이 위치 할 수 있도록 저에너지로 불소 이온 주입을 실시한 후 짧은 시간 동안 열처리 공정으로 플루오린이 함유된 NO 게이트 산화막을 형성한다. 이로써 소오스/드레인 이온 주입 후 열처리 공정시에 게이트 산화막에 확산된 보론 원소가 불소 원소와 결합하려는 성질에 의해 보론의 실리콘 기판으로의 투과 현상을 방지할 수 있을 뿐만 아니라, 종래의 질소 이온 농도 조절이 어려웠던 문제를 해결할 수 있다.
상기한 바와 같이 본 발명은 N2 농도 조절이 용이하게 불소 원소가 함유된 NO 게이트 산화막을 형성함으로써 낮은 열처리가 가능하여 소자의 특성 열화를 방지할 수 있다.
또한, 보론 원소와의 우수한 결합력을 갖는 불소를 함유한 NO 게이트 산화막을 형성함으로써 후속 소오스/드레인 형성 공정시 보론의 실리콘 기판으로의 투과 현상을 방지할 있어 전기적 특성이 우수한 소자를 제조할 수 있는 이점이 있다.
도1a 내지 도1c는 종래 기술에 의한 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
도2a 내지 도2i는 본 발명에 의한 트랜지스터 제조 방법을 나타낸 공정 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 필드 산화막
220 : 웰 260 : 폴리실리콘
270 : LDD 영역 280 : 할로 임플란트 영역
290 : 버퍼 산화막 300 : 게이트 스페이서
310 : 소오스/드레인 320 : 코발트 실리사이드
Claims (6)
- 반도체기판 위에 게이트산화막을 증착하는 단계;상기 게이트산화막이 증착된 결과물 전면에 피크농도가 상기 반도체기판에 인접한 게이트산화막에 위치되도록 저에너지로 질소이온을 주입하는 단계;상기 질소이온이 주입된 결과물 전면에 피크농도가 상기 반도체기판에 인접한 게이트산화막에 위치되도록 하되, 상기 질소이온의 피크농도위치보다는 상대적으로 덜 인접되도록 저에너지로 불소이온을 주입하는 단계;상기 질소이온 및 불소이온이 주입된 결과물에 대해 3 내지 6초 동안의 급속열처리를 수행하는 단계; 및상기 불소이온의 피크농도위치가 남도록 상기 급속열처리된 게이트산화막의 상부를 일정 두께만큼 제거하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 질소 이온 주입은 질소 이온이 상기 반도체 기판과 게이트 산화막 계면에 위치하도록 하기 위해 1~5KeV의 저에너지로 1E15 atoms/㎠~5E15 atoms/㎠ 도즈량 주입하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 불소 이온 주입은 불소 이온이 상기 게이트 산화막 표면이 위치하도록 하기 위해 1~5KeV의 저에너지로 1E15 atoms/㎠~5E15 atoms/㎠ 도즈량으로 주입하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 제 1항에 있어서, 상기 열처리 공정은 1000℃의 온도에서 승온 속도를 50~100℃/sec로 실시하는 것을 특징으로 하는 트랜지스터 제조 방법.
- 삭제
- 제 1항에 있어서, 상기 게이트 산화막을 200Å의 두께로 증착하고 게이트 산화막 식각 공정시 180Å을 식각하는 것을 특징으로 하는 트랜지스터 제조 방법.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20120924 Year of fee payment: 8 |
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| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |