KR960000224B1 - 금속산화물반도체장치의 제조방법 - Google Patents

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인텔 코포레이션
에프. 토마스 듄랩, 쥬니어
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Abstract

내용 없음.

Description

금속산화물반도체장치의 제조방법
제1a도는 본 발명의 제1실시예에 따른 이산화규소(SiO2)의 절연층과 게이트부재가 나타내어진 반도기판의 정단면도.
제1b도는 제1a도에 도시된 반도체기판상에 절연층이 추가로 성장되어 적층된 것을 나타내는 도면.
제1c도는 제1b도에 도시된 반도체기판에 산화물층이 부가되어 적층된 것을 나타내는 도면.
제1d도는 제1c도에 도시된 반도체기판에 엣칭단계에 의해 스페이서가 형성된 상태를 나타내는 도면.
제1e도는 제1d도에 도시된 반도체기판에서의 이온주입상태를 나타내는 도면.
제1f도는 제1e도에 도시된 반도체기판을 추가적인 엣칭단계에서 엣칭시켜준 상태를 나타내는 도면.
제1g도는 제1f도에 도시된 반도체기판에서의 이온주입상태를 나타낸 도면.
제1h도는 제1g도에 도시된 반도체기판에 경사형접합이 형성되어진 상태를 나타내는 도면.
제2a도는 본 발명의 제2실시예에 따른 산화물층과 게이트부재가 형성된 반도체기판을 나타내는 도면.
제2b도는 제2a도에 도시된 반도체기판에 산화물층이 추가로 성장된 상태를 나타내는 도면.
제2c도는 제2b도는 도시된 반도체기판에 또다른 산화물층이 적층되어진 상태를 나타내는 도면.
제2d도는 제2c도에 도시된 반도체기판에서 엣칭단계 후 스페이서가 형성되어진 상태를 나타내는 도면.
제2e도는 제2d에 도시된 반도체기판이 추가적인 엣칭단계에 의해 엣칭된 상태를 나타내는 도면.
제2f도는 제2e도에 도시된 반도체기판에서의 이온주입상태를 나타내는 도면.
제2g도는 제2f도에 도시된 반도체기판에 경사형접합이 형성된 상태를 나타내는 도면.
제3a도는 본 발명의 제3실시예에 따른 산화물층과 2개의 게이트전극부재가 포함된 반도체기판을 나타내는 정단면도.
제3b도는 제3a도에 도시된 반도체기판에 산화물층이 추가로 성장된 상태를 나타내는 도면.
제3c도는 제3b도에 도시된 반도체기판에 또다른 산화물층이 적층된 상태를 나타내는 도면.
제3d도는 제3c도에 도시된 반도체기판에 엣칭공정 후 스페이서가 형성된 상태를 나타내는 도면.
제3e도는 제3d도에 도시된 반도체기판의 일부분에 포토레지스트층이 덮여져 있는 상태를 나타내는 도면.
제3f도는 제3e도에 도시된 반도체기판에서의 이온주입상태를 나타내는 도면.
제3g도는 제3f도에 도시된 반도체기판이 엣칭된 상태를 나타내는 도면.
제3h도는 제3g도에 도시된 반도체기판에서의 제2이온주입상태를 나타내는 도면.
제3i도는 제3h도에 도시된 반도체기판의 다른 부분이 포토레지스트층으로 덮혀진 상태를 나타내는 도면.
제3j도는 제3i도에 도시된 반도체기판이 엣칭된 상태를 나타내는 도면.
제3k도는 제3j도에 도시된 반도체기판에 경사형 접합을 형성시켜 주기 위한 이온주입상태를 나타내는 도면.
제3l도는 제3k도에 도시된 반도체기판에 소오스와 드레인영역이 형성되어진 상태를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10,110 : 필드절연분리영역 20,120 : 절연게이트전극부재
30,130 : 반도체기판 40,40a,40b,40c : 절연층
50,150 : 절연층 50a,150a : 스페이서
60,160 : 이온비임 70,170 : 이온주입영역
80 : 이온비임 90 : 이온주입영역
100,200 : 접합부 140,140a,140b,140c : 절연층
210 : 필드절연분리영역 220,221 : 절연게이트전극부재
230,231 : 반도체기판 240,240a : 절연층
250 : 절연층 250a,250b : 스페이서
260 : 이온비임 270 : 이온주입영역
280 : 이온비임 290 : 이온주입영역
310 : 접합부 320 : 마스크층(포토레지스트층)
330 : 마스크층(포토레지스트층) 360 : 이온비임
본 발명은 금속산화물반도체장치의 제조방법에 관한 것으로, 특히 소오스와 드레인영역에 대해 경사형접합을 형성시켜 주도록 된 방법에 관한 것이다.
일반적으로 금속산화물 반도체전계효과 트랜지스터(MOSFET)를 형성함에 있어서는 일련의 공정순서에 따라 형성되는 가공품과 마찬가지로 여러 가지의 문제점이 내포되게 되는 바, 먼저 금속접촉영역으로부터 소오스 및 드레인영역에 대해 양호한 전기적접촉성을 도모하기 위해서라던지, 소오스와 드레인영역의 저항을 감소시켜 줌과 더불어 그에 따른 MOSFET의 동작특성을 향상시켜 주기 위해서는 반도체본체의 소오스와 드레인영역에 불순물을 고농도로 주입시켜 줄 필요가 있지만, 이와 달리 게이트전극부재와 반도체본체 사이의 절연층에 트랩(trap)되어 임계전압특성의 저하를 야기시켜 주는 열전자(hotelectrons)가 주입되는 것을 방지해 주기 위해서는 소오스와 드레인영역에다 불순물을 저농도로 주입시켜 줄 필요가 있게 된다.
이와 같이 소오스와 드레인영역에 대한 불순물 농도의 주입에서 상반된 요구는 제조하기에도 곤란할 뿐만 아니라 일정하지 않은 결과가 초래되는 복잡한 공정시퀀스를 개발시켜 주어야할 원인이 되고 있다.
여기서, 반도체기판에다 소오스와 드레인영역을 형성시켜 주기 위해 불순물을 주입시켜 주는 방법으로서는 이온주입법이 알려져 있는데, 이러한 이온주입법에 의해 불순물을 선퇴적시켜 주는 방식에서는 챈널링(Channeling)현상으로 알려진 문제점이 제기되고 있다. 즉, 이 챈널링현상은 이온비임이 반도체의 결정면에 대해 나란한 방법으로 충돌되는 경우에 반도체결정의 원자면 사이에 존재하는 본래의 공극(Voids)을 통해 주입된 이온의 유효부분이 이동해가는 상태를 나타내는 것으로, 이런 챈널링에 의해 이온이 반도체기판내에서 필요이상의 상당히 깊은 위치에 까지 주입되어지는 상태를 유발시킬 수 있게 되어, 이와 같은 챈널링이 발생되는 이온주입단계에 의해 반도체결정내에 주입되는 이온의 깊이는 제어하기에 곤란하게 되며, 특히 인(P)이나 보론(B)가 같은 이온에 대해서는 실질적인 문제로 대두되게 된다.
또, MOSFET의 제조에서는 게이트전극부재의 하부영역과 바로 인접한 영역에다 소오스와 드레인영역에 대한 얕을 접합부를 형성시킬 필요가 있는데, 이는 전압깊이가 증대될수록 드레인대 소오스의 펀치드루우전압(punchthrough voltage)이 감소되기 때문이다. 이에 따라 챈널링이 발생되는 방법으로서의 이온주입법에 의해 이온이 반도체기판에 미리 퇴적된 후에 형성되는 소오스와 드레인접합은 억제할 수 없는 깊이로 됨과 더불어 일반적으로 낮은 펀치드루우전압을 갖게 된다.
한편, 챈널링현상을 방지해 주기 위해 이온비임을 반도체결정면에다 나란하게 충돌시키는 대신 비스듬하게 충돌시켜 주므로써 소오스와 드레인영역에 얕은 접합부를 형성시켜 줄 수도 있는 바, 이렇게 하면 비임내의 이온은 반도체결정챈널이 실제로 나란한 행로로 진행되지 않게 되므로 표면근처의 반도체결정의 원자에 부딪히게 되어 반도체기판의 표면에서 짧은 거리내에 머물게 된다.
여기서, 각개의 MOSFET에서 소오스와 드레인영역이 실제 상호 대칭적으로 형성되어진 MOSFET의 제조가 바람직하게 되는바, 챈널링현상을 회피할 수 있는 각도로 이온을 주입시켜 줌에 따라 각개의 MOSFET 의 펀치 드루우전압특성을 향상시켜 줄 수 있게 되지만, 소오스 또는 드레인영역이 비대칭적인 구조의 MOSFET를 형성해 주는 각도로 이온주입이 실행됨에 따라 장치의 동작특성에 불리한 영향을 받게 된다. 그리고, 전형적으로 이온주입장치는 임의방향을 갖는 주입척(Imp-lantation chuck)상에 위치하는 웨이퍼를 집적회로로 제조하는 경우에 사용되는데, 이 경우 각도가 있는 이온주입에 관련하여 작용하는 임의 방향설정에서는 하나의 웨이퍼에서 다음의 웨이퍼까지 일정치 않은 비대칭성이 존재하게 되므로 MOSFET에 대한 제조상의 문제가 야기된다.
또, 일관된 MOSFET 장치를 제조해 주기 위해서는 여러 가지의 공정흐름을 적용시키게 되는데 종래의 MOSFET는 먼저 소오스와 드레인영역에다 이온을 확산시켜 준다음 게이트를 한정해 주므로써 형성되고 있어 2회의 정밀한 마스크단계가 필요하다는 불리함이 있었다.
즉, MOSFET의 형성에서는 소오스와 드레인의 다음에 결정되는 게이트부재에 대해 게이트가 전체의 챈널을 적절하게 덮을 수 있도록 해주기 위해 적당한 게이트오버랩(Overlap)이 필요하게 된다. 이에 관해 처음에 제안된 주요기술로는 미합중국 특허 제3,475,234호에 소개된 바와 같이 소오스와 드레인영역에 대해 확산마스크로서 다결정게이트부재를 사용하는 방식이 알려져 있는 바, 이는 챈널길이에 대해 게이트전극의 마스크위치정합(mask alignment)의 허용차에 대한 요구를 배제함에 의해 최소의 오버랩을 갖는 트랜지스터를 제조할 수 있게 된 것이고, 다음에 제안된 기술로는 미합중국 특허 제3,481,030호에 소개된 바와 같이 이온주입에 대해 마스크로서 게이트부재를 사용하는 방법이 알려져 있는데, 이러한 방법으로서의 주요장점은 도우즈량을 정확하게 제어할 수 있게 됨과 더불어 소오스와 드레인영역 오버랩에 대한 게이트의 정도가 최소로 유지될 수 있다는 것이지만, 이 방법에서는 2가지 정도의 새로운 문제가 발생하게 된다. 즉, 그 첫째 문제로는 이온주입 또는 충격(bombardment)의 공정에서 반도체기판이 손상을 입게 되는데, 이 손상은 어닐링(annealing)으로 알려진 일련의 고온처리공정에 의해 교정해 줄 수 있기는 하지만, 어닐링단계를 수행하는데 요구되는 온도에 의해 반도체본체에서의 알루미늄이 용해되게 된다는 문제가 있다. 그러한 문제를 해결할 방법으로 미합중국 특허 제3,472,712호에 소개된 바와 같이 알루미늄게이트를 본질적으로 사용하지 않으므로써 그와 같은 문제점을 극복할 수 있게 된다.
둘째로, 열전자의 트랩핑(trapping)에 의해 야기되는 또 다른 문제가 발생되는데 이러한 문제는 예컨대 소오스와 드레인영역내에 주입되는 불순물(dopants)의 농도를 소오스와 드레인접합부에 인접한 영역의 간격을 점진적으로 변화시켜 주므로써 해결할 수 있게 된다. 이 경우에는 접합부를 가로질러 이동하는 전자가 고속으로 가속되지는 않게 되며, 챈널영역에서 충분히 높은 에너지의 전자가 없다면 전자는 게이트전극절연층에 칩입될 만큼의 충분한 에너지를 갖지 못하게 된다.
한편, 소오스와 드레인에 대한 경사형접합을 형성시켜 주기 위해 많은 방법들이 시도되었는 바, 그중에서 미합중국 특허 제4,198,250호에 소개된 바와 같이 게이트전극부재의 모서리부를 돌출시킨 게이트전극구조의 표면에 마스크층의 사용을 수반하게 되어 있는 방법이 제안되고 있는 바, 이러한 방법에 의해 구조에서는 전형적으로 먼저 게이트전극절연층을 형성시켜 주고, 이어 게이트전극재료층을 형성시켜 준 다음, 마지막으로 마스크로 사용되는 다른층을 형성시켜 주고 있다. 그후에는 상기 마스크층을 통상의 사진식각법에 의해 엣칭시켜 주게 됨과 더불어 게이트전극부재를 선택적으로 습식엣칭시켜 주게 되는데, 이때 엣칭이 지나치게 이루어져 상측의 마스크층이 언더컷트 (under cut)되는 일이 있게 된다.
다음의 방법으로는 주입되는 이온이 마스크층돌출부를 통과할 정도의 충분한 에너지로 장치에 이온주입되게 해주는 방법이 있는 바, 이 방법에서는 돌출부를 관통하는 주입된 이온의 일부만이 게이트전극절연층영역을 통과하여 하측의 기판재료까지 유입되게 되므로 마스크층돌출부의 하부에 위치하는 기판은 그 마스크층의 하부영역이외의 기판에 비해 낮은 불순물주입농도를 갖게 되고, 이에 따라 고온의 어닐링단계에 의한 이온주입으로 말미암은 기판의 손상을 보상해 줄 수 있게 됨과 더불어 불순물원(dopant species)을 활성화시켜 줄 수 있게 된다.
이와 유사한 또다른 방법으로서는 상기의 돌출된 마스크층과 관련지어 설명된 바와 같은 동일한 구조를 형성시켜 주는 것인 바, 여기서는 소오스와 드레인의 불순물이 2회의 이온주입단계에 의해 주입되는데, 제1이온주입에서는 낮은 에너지와 비교적 높은 도우즈에 의해 수행되고, 이어 돌출된 마스크층을 제거시켜준 다음, 제2이온주입이 낮은 에너지의 낮은 도우즈에 의해 수행되어 게이트부재의 하부영역에 바로 인접된 기판에서의 도우핑 농도가 비교적 작게 되고, 돌출된 마스크층간격만큼 게이트부재영역으로부터 측면으로 떨어져 일정한 간격을 두고 있는 기판에서의 도우핑 농도는 비교적 크게 되며, 이어 그 구조를 어닐링해줌에 따라 경사형접합의 MOSFET가 형성되게 된다.
이상과 같은 2가지 방법에서는 게이트전극부재재료에 대한 엣칭시간에 대해 매우 정교한 제어가 필요하게 된다는 결점이 있을 뿐만 아니라 하나의 제조품목으로부터 다른 품목까지 소오스와 드레인접합의 경사부 길이에 대한 일정한 결과를 얻어내기가 어렵다는 결점이 있었다.
이에 대해, 게이트하부영역에 인접한 소오스와 드레인영역에 동일한 도전형의 2가지 다른 불순물원을 주입해 주므로써, 절연게이트부재를 형성시켜 주는 또다른 방법이 제안되어 있는데, 이러한 방법에 따른 불순물원은 서로 다른 확산계수를 갖는 불순물로부터 선택되게 되고, 이에 따라 결정손상을 보상해 줌과 더불어 도우핑종류를 활성화시켜 주는데 이용되는 어닐링단계는 더욱 빠르게 확산되는 불순물원으로 수행시켜 주게 되어 경사형접합을 형성시켜 줄 수 있게 된다.
그런데, 이러한 방법은 자기제한(self-limiting)적이고, 또 반도체불순물의 확산성이 각 불순물원에 대한 확산계수의 기능 뿐만 아니라 도우핑농도의 기능을 나타내며, 이에 따라 경사영역은 전형적으로 다른 방법에서 얻어질 수 있는 영역보다 짧게 되고, 느리게 확산되는 불순물원이 항상 게이트의 하부에서 삐져나오기 때문에 게이트인가내압(breakdown voltages)이 그와 같은 진입으로 말미암아 이 방법에 대해서는 유용하지 못하게 된다.
한편, 또다른 방법으로서는 먼저, 게이트전극부재를 형성시켜 준 다음 그 구조의 표면에 균일한 마스크층을 적층시켜 주어 경사형접합을 형성시켜 주는 방법이 있는데, 여기서는 이 마스크층상에서 이방성엣칭을 수행함에 의해 마스크재료로 이루어진 스페이서(specers)가 게이트전극부재의 수직측벽상의 뒷부분에 남겨지게 되고, 이어 그 측벽스페이서가 형성된 반도체기판상에서 소오스와 드레인영역에 대한 대량의 불순물주입(dose)이 실행되게 되는데, 여기서 측벽스페이서는 주입되는 이온이 반도체기판에 도달하는 것을 방지해 주게 된다.
이와 같은 대량의 불순물주입은 측벽스페이서를 갖는 기판상의 게이트부재로부터 측면으로 일정한 간격을 갖도록 반도체기판내에 이온주입영역을 형성시켜 주게 되고, 이어 측벽스페이서가 선택적인 엣칭에 의해 제거되게 되며, 낮은 불순물주입에 의해 경사형의 소오스와 드레인접합의 낮은 농도부분을 형성시켜 줄 수 있게 된다. 따라서, 이와 같은 방법은 마스크층의 두께를 보다 용이하게 제어할 수 있는 사실에 기인하여 소량의 불순물주입영역의 길이를 전술한 돌출구조를 갖는 방법보다 정확하게 제어할 수 있다는 점에서 상기한 방법보다 잇점을 갖게 되므로 엄격한 공정제어를 개발할 수 있게 되어 장차의 크기를 보다 소형으로 할 수 있게 된다.
그러나, 이 처리순서에서는 2가지의 본래의 문제점이 재발생되고 있는 바, 즉 엷게 도우프되는 이온주입은 MOSFET를 일치되지 않으면서 비대칭적으로 형성시켜 줄 필요성에 의해 얕은 접합을 형성시켜 줌과 더불어 챈널링을 회피하기 위해 작은 각도로 수행되어야만 되므로 제조와 설계상의 문제가 발생될 뿐만 아니라 불순물의 주입이 실제로 수직형태로 수행되면 일정치 않은 접합깊이가 얻어지게 된다는 결점이 있다. 이에 따라 깊은 소오스와 드레인접합은 펀치 드루우압의 감소를 초래하게 되어, 펀치드루우전압이 감소됨에따라 인가받을 수 있는 동작전압의 범위가 감소되게 되므로 MOSFET의 유용한 사용범위를 감소시키게 되므로 경사형접합의 MOSFET를 형성시켜 주기 위한 개선된 방안이 요청되는 실정에 있다.
본 발명은 상기한 사정에 비추어 발명된 것으로, 경사형이 소오스와 드레인접합을 갖는 MOSFET를 형성시켜 주도록 된 개선된 방법을 제공하는데 그 목적이 있는 것으로, 절연게이트전극부재를 형성시켜 준 다음 선택적으로 엣칭해 줄 수 있는 제1의 마스크층을 반도체 본체의 표면에서 절연게이트전극부재의 측벽과 상부표면에 걸쳐 형성시켜 주고, 제2마스크층을 제1마스크층의 표면에 걸쳐 형성시켜 준 다음 이 제2마스크상에서 이방성엣칭을 수행해 주게 되며, 이러한 이방성 엣칭에 의해 제1마스크층상의 절연게이트전극부재측벽상에 제2마스크층으로부터 스페이서가 형성되어 남겨지게 되며, 이어 그 구조에 대해 고농도로 불순물이온의 이온주입단계가 실행되게 되는데, 여기서 스페이서는 게이트하부의 영역에 근접된 반도체기판에 불순물이온이 고농도로 통과하여 주입되는 것을 방지해 주게 된다.
이어 측벽의 스페이서를 제거해 준 다음 이 구조에 저농도로 불순물이온주입을 실행하므로써 이온주입된 영역은 각각 챈널을 갖지 않은 스페이서의 두께와 대등한 거리만큼 게이트아래의 영역으로부터 일정한 거리를 두고 떨어진 고농도의 영역과 게이트하부의 영역에 인접된 낮은 농도의 영역으로 되고, 이 경우 비정질 구조를 통과하는 이온비임은 산란되게 되므로 비정질구조를 통과하는 이온비임은 균일하게 되지 않게 되어 결정구조내에 챈널이 발생되지 않게 된다.
한편, 제1마스층은 비정질구조이고, 제2의 이온주입시에는 반도체본체의 표면에 실제 나란한 각도로 게이트에 바로 인접된 제1마스크층을 통과하게 되어 대칭적인 소오스와 드레인영역이 형성되게 된다.
그리고, 주입되는 이온이 소유하는 에너지의 대부분은 제1마스크층을 통과하는 동안 소비되게 되어 대단히 얕은 이온주입영역이 이루어지게 되며, 이와같은 단계에 이어 이온주입에 의해 발생되는 반도체결정구조에서의 손상을 보상해 주게 됨과 더불어 도우핑이온을 활성화시켜 주기 위한 고온의 어닐링단계가 실행되게 됨에 따라 MOSFET는 게이트에 대해 대칭적으로 형성되는 소오스와 드레인영역을 갖게 됨과 더불어 펀치 드루우전압특성이 개선되는 얕은 접합부와, 열전자의 주입을 방지해 주므로써 신뢰성이 향상되도록 해주는 낮은 불순물이온주입영역, 동작특성을 향상시켜 주는 높은 불순물이온주입영역 및, 높은 전압의 동작에도 적용시켜 주기 위한 게이트제어내압을 향상시켜 주도록 게이트모서리에 대해 오목하게 들어간 높은 불순물 이온주입영역을 갖는 MOSFET가 형성되고, 그 결과 특성이 대단히 개선된 MOSFFT를 제조할 수 있게 된다.
그리고, 절연게이트전극부재는 반도체본상에 위치하게 되고, 반도체본체에서 게이트전극부재의 양측면에 대해 그 게이트전극부재의 아래 영역에 연장되는 짧은 간격이 소오스와 드레인영역으로 되는 바, 이 소오스와 드레인영역은 상호 정확하게 대칭으로 형성되게 된다. 이 경우 게이트전극부재로부터 측면으로 이어지는 얇은 연장부는 높은 게이트인가내압을 제공하도록 보다 다량으로 깊게 도우프되는 소오스 및 드레인영역과 융합되어지는 소량으로 도우프된 소오스와 드레인영역을 나타낸다. 따라서, 이러한 공정은 종래의 MOSFET 제조공정을 보다 개선시켜 주게 되어 보다 일정한 제조결과가 얻어지도록 제어할 수 있게 되고, 소량으로 도우프된 영역의 일정한 길이와 깊이는 계속해서 정확하게 해줄 수 있게 된다.
이하 본 발명에 따른 제1 내지 제3실시예를 도면을 참조하여 설명하겠는 바, 단 이하의 설명에서 통상의 MOSFET 제조공정에 관한 설명은 생략하기로 한다.
먼저, 본 발명에 따른 제1실시예에 대해 설명한다.
제1a도에는 두꺼운 필드절연분리영역(10)이 양측 종단부에 형성되어 있는 반도체기판(30)이 도시되어 있는 바, 이 필드절연분리영역(10)은 반도체기판(30)의 표면 상·하부에 걸쳐 연장되고 있고, 그 반도체기판(30)에서 절연층(40)의 상부표면에는 필드절연분리영역(10)과 일정한 거리로 떨어져 절연게이트부재(20)가 형성되어 있으며,이 경우 게이트부재(20)의 바로 아래의 절연층(40)두께는 그 절연층(40)의 다른 부위 보다 두껍게 되거나 얇게 되는데, 제1a도에서는 게이트부재(20)하부의 절연층(40)이 약간 두껍게 도시되어 있다.
제1b도는 제1a도의 구조에서 반도체기판(30)과 필드절연분리영역(10)의 전표면에 절연층(40)이 두껍게 성장된 상태를 나타내는데, 이 공정에서 게이트부재(20)의 측벽과 상부에도 절연층(40)이 성장되어지며, 이렇게 성장된 절연층(40)은 제1b도에서 참조부호 40a로 나타내고 있다.
제1c도는 제1b도의 구조에서 절연층(40a)의 표면상부에 절연층(50)이 적층된 상태를 나타내고, 제1d도에는 제1c도의 구조에서 절연층(50)의 상부표면이 위치에서부터 수직적이고 이방성적으로 제거된 상태가 나타내어져 있는데, 여기서 절연층(50)은 게이트부재(20)로부터 절연층(40a)만큼 일정한 간격을 두고 절연층(40a)의 수직측벽부분만이 남겨지게 되어 스페이서(50a)를 형성하게 된다. 또, 필요한 경우에는 절연층(40a)부분이 보다 얇은 절연층을 형성시켜 주기 위해 제거되는데, 이 제1d도에서는 그 상태를 절연층(40b)으로 나타내고 있다.
그리고, 절연층(40a)부분은 절연층(50) 부분과 동시에 제거되거나 별도로 제거되어져 그 절연층(40a)에서 남겨지는 구조가 절연층(40b)으로 표시되어 있는 바, 제1D도에 도시된 절연층(40b)은 반도체기판(30)의 표면에서 스페이서(50a)의 하부 이외의 절연층(40a)부위가 얇게 형성되어 있다.
다음, 제1e도는 제1d도의 구조에 이온비임(60)이 충돌되는 상태를 나타내는 바, 이 이온비임(60)의 이온은 절연층(40b)과 반도체기판(30)을 통과하여 게이트절연부재(20)와 가장멀리 떨어진 스페이서(50a)의 수직모서리와 필드절연분리영역(10) 사이에 이온주입영역(70)을 형성시켜 주게 되는데, 여기서 그 이온비임(60)은 실제 수직적인 형태로서 제1e도의 구조에 충돌하는 것으로 도시되어 있다.
그리고, 제1f도는 제1e도의 구조에서의 상부표면이 선택적으로 제거된 상태를 나타내는 바, 측벽스페이서(50a)는 완전히 제거됨과 더불어 절연층(40b)부분도 미리 스페이서(50a)의 하부와 필드절연분리영역(10) 및 게이트부재(20)의 상부표면을 제외하고 반도체기판(30)의 표면에서 제거되어 절연층(40c)을 형성시켜 주게 된다. 이 경우, 필드절연분리영역(10)은 약간 얇아 지게 되어 필드절연분리영역(10a)으로 될 수 있는데, 이와 같은 절연층(40b)과 필드절연분리영역의 변환은 본 발명에서 반드시 필요하지는 않게 된다.
제1g도는 제1f도의 구조상에 이온비임(80)이 충돌되는 상태를 나타내는 것으로, 이온비임(80)의 이온은 절연층(40c)을 통과하여 반도체기판(30)에 이온주입영역 (90)을 형성시켜 주게 되는데, 이 이온주입영역(90)은 게이트부재(20)측벽상의 절연층(40c)부분의 하부영역에 인접된 반도체기판(30)부분과 필드절연분리영역(10) 사이의 반도체기판(30)에 형성되게 된다.
그리고, 이온비임(80)은 상기 제1F도의 구조표면상에 실제로 수직형태로 충돌되게 되고, 또 절연층(40c)을 통해 통과되는 이온비임(80)의 이온에 의해 형성되는 이온주입영역(90)부분은 그 이외의 이온주입영역(90)에 비해 얇게 되며, 이 경우 절연층(40c)의 하부가 아닌 이온주입영역(90)이면서 이온주입영역(70)내에 포함되지 않는 부분은 이온주입영역(70)내에 포함된 이온주입영역(90)부분보다 어느정도 깊은 깊이로 될 수 있다.
제1h도는 제1g도의 구조에서 이온주입영역(70,90)이 모두 반도체기판(30)내에서 수직 및 측면적으로 더욱 진행되어 소오스와 드레인접합(100)이 형성된 상태를 나타내는 것으로, 이온주입영역(70,90)에서 기껏해야 작은 부분만이 게이트부재(20)의 하부에 몰입되어 접합부(100)가 게이트부재(20)의 모서리하부까지 연장되게 된다.
여기서, 이와 같은 본 발명의 제1실시예에 따른 MOSFET 제조공정을 설명한다.
먼저, 반도체기판(30)표면과 산화층인 2개의 필드절연분리층(10) 사이의 영역에는 게이트전극절연층으로 작용하는 열산화층(40)이 퇴적되고, 그 절연층(40)의 표면상에는 도전재료가 적층된 다음 한정되게 엣칭되어 게이트부재(20)가 형성되며 그와 같은 구조에서 열산화층(40)의 두께가 증가되도록 추가로 열산화시켜 주어 반도체기판 (30)과 필드절연분리층(10) 및 게이트전극부재(20)의 측벽과 상부에 걸쳐 절연층 (40a)을 형성시켜 주게 된다.
이어 그 열산화층인 절연층(40a)의 표면상에 저온산화물절연층(50)이 적층되는데, 이 정온산화물층은 최상부표면에서 산화물재료만 제거시켜 주는 이방성 엣칭에 의해 제거되어지고, 이와 같은 저온산화물층(50)에 대한 엣칭공정을 정확한 시간동안 실행함에 의해 게이트전극부재(20)의 측벽의 열산화물층인 절연층(40b)의 외곽부에 스페이서(50a)가 절연층(50)으로부터 남겨지게 된다. 여기서 측벽스페이스층(50a)의 두께는 적층된 저온산화물층(50)의 두께가 거의 같게 되는데, 이 저온산화물층(50)의 적층두께는 비교적 정확한 치수로 제어하기가 용이하게 되며, 또한 저온산화물층(50)을 제거시키기 위해 수행되는 이방성엣칭은 열산화층부분도 제거시켜 주게 되는 바, 즉 열산화물절연층(40a)은 스페이서(50a)에 의해 이방성엣칭단계로부터 보호받지 못하게 되어 열산화층(40a) 부분이 어느정도 얇아지게 되고, 이에 따라 열산화층(40)부분이나 게이트전극부재(20)의 상부표면 및 반도체기판(30)상에서 이방성엣칭단계가 실행됨에 의해 어느정도 엣칭되어 열산화층(40b)이 형성되게 된다.
이어, 이와같은 구조는 제1이온주입단계에 노출되는 바, 열산화층(40b)이 비정질원자구조로 되어 있기 때문에 이온비임(60)이 열산화층(40b)을 통해 투사되어 산란되게 되면서 반도체기판(30)에는 챈널링이 발생되지 않게 된다. 여기서 제1이온주입단계에서는 반도체기판(30)에 대해 실제 수직적인 각도로 수행되게 되므로 이온주입영역 (70)은 게이트전극부재(20)에 대해 대칭으로 되는 정밀한 제어형태로 형성된다.
그후, 스페이서(50a)를 제거시켜 주는데, 이는 전형적으로 표준의 습식엣칭방법에 의해 실행되게 되는바, 이러한 엣칭공정은 종종 열산화층(40b)과 필드절연분리영역 (10)을 부식시켜 주게 되고, 이 경우 열산화층(40b)에서 측벽의 스페이서(50a)에 의해 미리 보호되고 있는 부분만을 제외하고 산화층을 조금도 남기지 않고 제거시켜 그 결과적인 구조로서 절연층(40c)을 얻게 되고, 이에 따라 반도체기판(30)과 게이트부재 (20)의 상부표면이 노출되게 되는데, 이는 본 발명에 대해 주요점도 아닐 뿐더러 필요하지도 않다.
이어 이 구조는 상기 이온비임(60)과 동일한 도전형으로 되는 이온비임(80)에 노출되게 되고, 열산화층(40c)의 잔여부분을 통과하는 이온비임(80)은 반도체기판 (30)에 얕은 이온주입영역을 형성해 주게 되는데, 이는 이온비임이 반도체기판(30)에 진입되기 이전에 열산화층(40c)을 통과하기 때문에 산란되게 되어 챈널링의 영향을 받지 않게 된다는 사실에 기인하고 있다.
또, 먼저 주입된 이온주입영역(70)에 진입되는 이온비임(80)에서도 챈널링의 영향을 받지 않게 되는데, 이는 이온주입영역(70)에 대한 이온비임(60)이 반도체기판 (30)의 결정구조를 분열시켜 놓았기 때문이고, 이에 따라 이온주입영역(70)은 챈널링발생의 가능성이 없는 비정질구조로 된다. 여기서 이온주입영역(70)은 챈널링발생의 가능성이 없는 비정질구조로 되고, 또 이온주입영역(70)과 열산화층(40c) 사이의 반도체기판(30)에 진입되는 이온비임(80)은 반도체기판(30)내에서 챈널링의 영향을 받게 되는데, 이 챈널영역의 길이는 측벽스페이서(50a)를 제거시켜 주는 엣칭공정에 의해 제거할 수 있게 되고, 이 경우 챈널형영역은 충분히 작기 때문에 장치의 성능에 악영향을 주는 경우는 없게된다.
이어 이와같이 형성된 결과적인 구조물에 대해 게이트전극부재(20)의 모서리하부영역(90 및 70 또는 그중 하나의 영역)에 주입된 다소의 이온을 확산시켜 줌과 더불어 결정에서의 불순물원의 이온을 활성화시켜 주면서 이온주입에 의해 발생되는 결정의 손상을 보상해 주기 위해 고온처리공정을 실시하게 된다. 이와같이하여 본 발명의 제1실시예에 따른 MOSFET가 제조되게 된다.
다음, 본 발명의 제2실시예를 제2a도 내지 제2g도를 참조하여 상세히 설명한다.
먼저, 제2a도는 필드절연분리영역(110)이 양측 종단부에 설치된 반도체기판 (130)을 나타내는데, 필드절연분리영역(110)은 반도체기판(130)표면의 상하에 연장되어 형성되어 있고, 또 그 반도체기판(130)과 필드절연분리영역(110)의 상부표면에는 절연층(140)이 덮여져 있게 됨과 더불어 반도체기판(130)상의 절연층(140) 상부표면에는 필드절연분리층(110)과 일정한 간격을 두고 절연게이트부재(120)가 형성되어 있다.
여기서, 게이트부재(120)의 바로 아래층의 절연층(140)두께는 그 이외의 절연층(140) 두께보다 두껍게 되거나 얇게 형성되게 되는데, 이 제2a도에서는 게이트부재 (120)의 아래 부분에 형성되는 절연층(140)이 약간두껍게 되어 있다.
제2b도는 상기 제2a도의 구조에서 절연층(140)이 반도체기판(130)과 필드절연분리영역(110)의 전표면에서 보다 두껍게 성장되어 있는 상태를 나타내는 바, 이 공정에서 의해 게이트부재(120)의 측벽과 상부에도 절연층(140)이 두껍게 성장되어지게 되고, 이와같이 변화된 절연층(140)은 제2b도에서 절연층(140a)으로 나타내어져 있다.
그리고 제2c도는 제2b도의 구조에서 절연층(140a)의 상부표면에 균일한 두께로 절연층(150)이 적층되어있는 상태를 나타내고, 제2d도는 제2c도의 구조에서 절연층(150)의 상부표면이 위로 부터 수직으로 이방성 엣칭되어 제거된 상태를 나타내는데, 이 경우 절연층(150)은 게이트부재(120)로 부터 절연층(140)만큼 일정한 간격을 갖고서 절연층(140a)의 수직측벽부위만 남겨지게 되어 스페이서(150a)로 형성되게 된다. 이때 필요한 경우에 절연층(140a)은 그 절연층(140a)이 보다 얇게 형성되도록 제거시켜 주게되는데, 그러한 상태가 본 발명의 제2실시예에서 실행되어 제2d도에 절연층(140b)으로 형성되어 나타내어져 있다.
제2e도에는 제2d도의 구조에서 스페이서(150a)가 제거되어 있는데, 그 스페이서(150a)의 제거공정에 의해 절연층(140c)만 남겨진 상태로 절연층(150b)도 제거되게 된다. 이때 상기 절연층(140b)은 3종류의 다른 높이를 갖는 영역으로 구성되게 되는데, 절연층(140c)의 가장 높은 수직부위는 게이트부재(120)의 양측면에 바로 인접되어 있고, 중간높이의 절연층(140c)부분은 게이트부재(120)의 양측면에서 가장높은 절연층(140c)만큼 게이트부재(120)로 부터 일정한 간격을 두고 형성되어 있는데, 이 중간높이의 절연층(140c)은 제2d도에서 스페이서(140a)가 위치하고 있던 바로 아래에 위치하게 된다. 또 가장 낮은 절연층(140c)은 게이트부재(120)의 양측면에서 절연층(140c)의 가장높은 부분과 중간높이 부분만큼 게이트부재(120)로부터 일정한간격을 갖고 형성되어져 있는데, 이 가장 얕은 절연층(140c)은 특정한 응용에 의거 완전히 제거시켜 줄수 있게 된다.
제2f도는 제2e도의 구조에서 이온비임(160)이 충돌되는 상태를 나타내는 것으로, 이온비임(160)의 이온은 절연층(140c)을 통과하여 반도체기판(130)에 투입되므로써 이온주입영역(170)을 형성시켜 주게 되는데, 이러한 이온주입영역(170)의 형성에서 이온비임(160)의 이온은 절연층(140c)의 얇은 부분과 중간높이부분을 통과하여 이온주입영역(170)을 형성시켜 주게 되고, 또한 실제로 이온비임(160)에서 절연층 (140c)의 얇은 부분을 통과하는 모든 이온은 반도체기판(130)에 이르게 되어 비교적 깊은 이온주입영역을 형성시켜 주게되며, 이에 대해 중간높이의 절연층(140c)을 통과하는 이온비임(160)에서의 다소의 이온은 중간높이의 절연층(140c)내에 트랩되게 되어 감소된 수의 이온만이 반도체기판(130)내에 통과되고, 이와 같이 절연층(140c)의 중간높이를 통과하는 이온비임(160)의 이온은 반도체기판(130)에 침투되어 비교적 얕은 이온주입영역(170)을 형성시켜 주게 되는데, 이 이온주입영역(170)은 가장 높은 절연층(140c)과 필드절연분리영역(110)사이의 반도체기판(130)에 형성되게 된다. 그리고, 이온비임(160)은 제2f도의 구조에서 실제 수직형태로 부딪치게 도시되어 있다.
이어 제2g도는 제2f도의 구조에서 이온주입영역(170)이 반도체기판(130)의 양측에서 수직과 측면으로 더욱 확장되어 접합부(200)가 형성된 상태를 나타내는데, 이온주입영역(170)내에 포함되는 충분한 량의 이온이 게이트부재(120)의 하부에 도달하게 되므로 접합부(200)가 게이트부재(120)의 모서리하부까지 연장되어지게 된다.
여기서, 상기한 바와 같은 본 발명의 제2실시예에 대한 제조공정을 설명한다.
먼저, 2개의 산화층인 필드절연분리영역(110) 사이의 반도체기판(130)상에는 게이트절연층으로 작용하는 열산화층인 절연층(140)이 성장되어지고, 그 절연층 (140)의 표면에는 도전재료가 적층되어 게이트전극부재(120)를 형성시켜 주기 위해 한정되어 엣칭되게 된다. 이어, 이러한 구조에서 절연층(140)의 열산화층두께가 증가되도록 추가의 열산화가 이루어져 적층되어 반도체기판(130)의 표면과 필드절연분리영역(110)의 표면 및 게이트전극부재(120)의 측벽과 상부에 절연층(140a)이 형성되며, 이 열산화층인 절연층(140a)의 표면상에는 저온산화물층인 절연층(150)이 적층되게 된다.
이어, 그 절연층(150)으로서의 저온산화물층을 이방성엣칭에 노출시켜 주어 맨상부표면에서 산화물재료만을 제거시켜 주게 되는데, 절연층(150)에 대한 엣칭공정의 실행시간을 정확하게 해줌에 의해 게이트부재(20)측벽의 열산화층인 절연층(40b)의 외곽부에 절연층(150)만이 남겨지게 되어 스페이서(150a)로 형성되게 된다. 여기서 스페이서(150a)의 측면두께는 절연층(150)의 적층두께와 비슷하게 되는데, 이 절연층 (150)으로서의 저온산물층에 대한 두께는 정밀한 수치로 되어 제어하기가 비교적 용이하게 된다.
그리고, 저온산화물층(150)을 제거시켜 주기 위해 수행되는 이방성엣칭고정에 의해 절연층(140a)으로서의 열산화층부분도 제거되게 되는데, 이러한 이방성엣칭단계에서는 측벽스페이서(150a)에 의해 보호되지 않은 열산화층(140a)부분이 어느정도로 얇게 엣칭되고, 이에 따라 게이트전극부재(120)의 상부표면과 반도체기판(130)상의 열산화층(140a)이 이방성엣칭의 단계에 의해 어느정도 엣칭되게 되어 열선화층인 절연층(140b)으로 형성되게 된다.
그후, 스페이서(150a)가 제거되는데 이는 전형적으로 표준의 습식엣칭방법에 의해 수행되게 되는바, 이 경우 습식엣칭공정에서는 열산화층(140b)과 필드절연분리영역(110)이 부식되게 되고, 미리 측벽스페이서(150a)에 의해 보호되는 절연층(140b)을 제어하고는 산화층이 조금도 남지 않게 해주므로써 절연층(140c)을 형성시켜 주어 반도체기판(130)과 게이트전극부재(120)의 상부표면이 노출되게 해줄 수도 있는데, 이는 본 발명에서 중요하다거나 필요한 것은 아니다.
본 발명의 제2실시예에 의하여 절연층(140c)은 3가지 높이의 특유한 영역을 갖게 되는 바, 게이트전극부재(120)에 인접된 영역이 가장 높고, 게이트전극부재(120)와는 떨어져 있지만 가장 높은 부분과는 인접되는 영역이 중간 높이로 되며, 게이트전극부재(120)로 부터 떨어진 중간높이 영역에 인접된 영역이 가장 낮은 높이로 된다.
이어 이와 같은 구조를 이온비임(160)에 노출시켜 주게 되면 이온비임(160)이 절연층(140a)을 통과하여 반도체기판(130)에 침투되게 되므로 이온주입영역(170)이 형성되게 되는데, 이때 이온비임(160)이 먼저 비정질구조를 통과함에 의해 비임이 산란되어 균일한 방향으로 진행되지 않게 되므로 챈널링현상의 영향을 받지는 않게 되고, 이에 따라 본 실시예에서 게이트부재(120)에 인접한 이온주입영역(170)은 이온비임이 절연층(140c)을 먼저 통과하기 때문에 얕게 형성되게 된다.
여기서, 절연층(140a)은 비교적 두껍게 성장되게 되므로 이온비임(160)에서 다소의 이온은 중간두께의 절연층(140c ; 절연층(140c)의 두께는 절연층(140a)이 얼마나 두껍게 성장되느냐에 따라 결정되게 된다)을 통과할 수 없게 되므로 이온비임 (160)의 이온이 반도체기판(130)에 침투되지 못하게 되어 중간두께의 절연층(140c) 아래의 이온주입영역(170)에서의 이온농도는 가장 얕은 절연층(140c) 아래의 이온주입영역(170)에서의 이온농도보다 적게 된다.
계속해서 이와같은 구조에 대해 고온처리단계가 실행되어 게이트전극부재 (120)모서리의 하부영역인 이온주입영역(170)에 주입되는 다소의 이온을 확산시켜 주게 됨과 더불어 결정내의 불순물원 이온을 활성화시켜 주면서 이온주입에 의해 발생된 결정손상을 보상해주게 되어 본 발명의 제2실시예에 따른 MOSFET가 제조되게 된다.
그리고, 본 발명의 제3실시예를 도면을 참조하여 생세히 설명하면 다음과 같다.
본 발명의 제3실시예는 상보형 금속산화물 반도체장치(CMOS)의 제조에 유용한 것으로, 이 실시예는 상기 제1실시예에 따른 제조공정을 사용하여 제1트랜지스터와, 제2실시예의 제조공정을 활용하여 제2트랜지스터를 형성시켜 주는 것이다.
먼저, 제3a도는 2가지 역도전형의 반도체기판(230,231)이 서로 인접되게 접속된 구조를 나타내는 것으로 각 반도체기판(230,231)의 양측종단부에는 필드절연분리영역(210)이 두껍게 형성되어 있고, 또한 그 반도체기판(230,231)의 접속점에서의 반도체기판(230,231) 양측단부에도 상기와 같은 필드절연분리영역(210)이 형성되어 있다. 그리고, 그 반도체기판(230,231)과 필드절연분리영역(210)의 표면에는 절연층 (240)이 덮여져 있고, 반도체기판(230) 표면의 절연층(240)에는 필드절연분리영역 (210)으로부터 일정한 간격을 두고 게이트전극부재(220)가 배치됨과 더불어 반도체기판(231) 표면의 절연층(240) 일부에도 상기 필드절연분리영역(210)으로부터 일정한 간격을 두고 게이트전극부재(221)가 배치되어져 있다. 이 경우, 각 게이트전극부재 (220,221)의 바로 아래에서의 절연층(240) 두께는 다른 부분의 절연층(240)보다 두껍게 해주거나 얇게 해줄수 있지만, 본 실시예에서는 절연층(240)의 모든 부분이 균일한 두께로 적층되어 있다.
제3b도는 제3a도의 구조에서 반도체기판(230,231)과 필드절연분리영역 (21 0)상에서 절연층(240)이 보다 두껍게 성장됨과 더불어 이 공정에 의해 게이트부재 (220,221)의 표면과 측벽부상에도 절연층(240)이 두껍게 성장된 상태를 나타내는 것으로, 이와 같은 성장된 절연층(240)에 대해서는 제3b도에서 절연층(240a)으로 표시되어 있다.
그리고, 제3c도는 제3b도의 구조에서 절연층(240a)상에 일정한 두께로 절연층 (250)이 적층되어진 상태를 나타내고, 제3d도는 이러한 제3c도의 구조에서 절연층 (250)의 상부표면이 위로부터 이방성적으로 제거된 상태가 나타내어져 있는 바, 이 경우 절연층(250)에서는 게이트전극부재(220,221)로부터 절연층(240a)의 두께만큼 떨어져 그 절연층(240a)의 수직측벽부분만 남겨지게되어 스페이서(250a,250b)로 형성되게 된다.
즉, 스페이서(250a,250b)는 각각 게이트부재(220,221)의 측벽상에 남겨지게 되는 바, 필요한 경우에는 절연층(240a)을 상기 절연층(140a)보다 얇게 형성되도록 제거시켜 주게 되는데, 여기서는 도시되지 않고 있다.
제3e도는 반도체기판(231)을 포함하는 영역을 완전히 덮도록 제3d도의 구조에다 포토레지스트층으로서의 마스크층(320)을 적층시켜 놓은 상태를 나타내는 것으로, 이에 따라 마스크층(320)을 절연층(240a)과 필드절연분리영역(210), 스페이서부재 (250b) 및 게이트부재(221)을 덮어주게 된다.
다음, 제3f도는 제3e도의 구조에 이온비임(260)이 충돌되는 상태를 나타내는 것으로, 이온비임(260)의 이온은 절연층(240a)을 통과하여 반도체기판(230)에 투입되어 이온주입방법(270)을 형성시켜 주게 되는바, 그 이온주입영역(270)은 게이트부재(220)로부터 가장 멀리 떨어진 스페이서(250a)의 수직모서리와 필드절연분리영역 (210)사이의 반도체기판(230)내에 형성되게 된다.
그리고, 이온비임(260)은 제3e도의 구조상에 실제 수직형태로 충돌되게 나타내어져 있다.
제3g도는 제3f의 구조에서 스페이서(250a)가 제거된 상태를 나타내는 것으로, 이 경우 절연층(240a)은 보다 얇게 되거나 그대로 유지되는데, 본 실시예에서는 변화되지 않고 유지된 상태로 도시되어 있다.
제3h도는 제3g의 구조상에 이온비임(280)이 충돌되는 상태를 나타내는 것으로, 이온비임(280)의 이온은 절연층(240a)을 통과하여 반도체기판(230)내에 이온주입영역(290)을 형성시켜 주게 되는데, 이때 이온주입영역(290)은 게이트부재(220) 측벽의 절연층(240a)의 하부영역에 인접된 게이트기판(230) 부분과 필드 절연분리영역(210)사이의 반도체기판(230)내에 형성되게 된다.
제3i도는 제3h도의 구조에서 마스크층(320)이 제거됨과 더불어 마스크층 (330)이 반도체기판(230)을 포함하는 영역을 완전히 덮도록 적층된 구조를 나타내는 것으로, 이에 따라 이 마스크층(230)은 절연층(240a)과 필드절연분리영역(2210) 및 게이트부재(220)에 대한 모든 영역을 덮게 된다.
그리고, 제3j도는 제3i도의 구조에서 절연층으로 형성되는 스페이서(250b)가 제거된 상태를 나타내고 있는 바, 스페이서(250b)를 제거시켜 주는 공정에 의해 절연층 (240a)이 제거되어 절연층(240b)으로 남겨지게 되고, 이 경우 절연층(240b)는 3가지의 서로 다른 높이를 갖는 영역으로 형성되게 된다. 즉, 절연층(240b)의 가장 두꺼운 부분은 게이트부재(221)의 양측면상에 바로 인접되게 되어 있고, 절연층(240b)의 중간높이부분은 게이트부재(221)로부터 절연층(240b)의 가장 높은 부분만큼 일정한 간격을 두고서 그 게이트부재(221)의 양측면에 형성되어져 있으며, 절연층(240b)의 가장 얇은 부분은 게이트부재(221)의 양측면에서 그 게이트부재(221)로부터 절연층 (240b)의 가장 높은 부분과 중간 높이의 부분만큼 일정한 간격을 두고 형성되어져 있게 된다. 그리고, 절연층(240b)의 가장 얇은 영역은 특정의 적용에 의하여 완전하게 제거시켜 줄 수 있다.
제3k도는 제3j도의 구조상에 이온비임(360)이 충돌되는 상태를 나타낸 것으로, 이온비임(360)의 이온은 절연층(240b)을 통과하여 반도체기판(231)내에 이온주입영역(370)을 형성시켜 주게 되고, 이와 같은 이온주입영역(370)의 형성에서는 이온비임(360)의 이온이 절연층(240b)의 얇은 부분과 중간높이 부분을 통과하게 되는데, 실제로 절연층(240b)의 얇은 부분을 통과하는 이온비임(360)에서의 모든 이온은 반도체기판(231)에 도달하게 되어 비교적 깊은 이온주입영역(370)을 형성시켜 주게 되고, 절연층(240b)의 중간높이부분을 통과하는 이온비임(360)중 다소의 이온은 그 절연층(240b)의 중간높이부분내에 트랩됨에 의해 반도체기판(231)내부에는 감소된 이온수만이 침입되어지게 되며, 이에 따라 절연층(240b)의 중간높이부분을 통과하는 이온비임(360)의 이온은 반도체기판(231)에 침입되어 비교적 얕은 이온주입영역 (370)을 형성시켜 주게 되고, 이어한 이온주입영역(370)은 절연층(240b)의 가장높은 부분과 필드절연분리영역(210)사이의 반도체기판(231)내에 형성된다. 그리고 이온비임(360)은 제3k도의 구조상에 실제 수직형태로 충돌되도록 도시되어 있다.
제3l도는 제3k도의 구조에서 이온주입영역(270,290)이 모두 반도체기판 (230)내에서 측면과 수직으로 더욱 확산도어 접합부(300)가 형성됨과 더불어 이온주입영역(370)이 반도체기판(231)내에서 측면과 수직으로 더욱 확산되어 접합부(310)가 형성된 상태를 나타내는 것으로, 이온주입영역(270,290)내에 포함된 충분한량의 이온은 게이트부재(220)의 하부에 이르게 되어 접합부(300)가 게이트부재(220)의 모서리아래까지 연장되게 되고, 또한 이온주입영역(370)내에 포함된 충분한 양의 이온은 게이트부재(221) 하부에 이르게 되어 접합부(310)가 게이트부재(221)의 모서리 아래까지 연장되게 된다.
이와 같은 본 발명의 제3실시예에 대한 제조공정은 상기한 제1 및 제2실시예에서 수행된 제조방법과 동일하게 이루어지게 된다. 그리고, 반도체기판영역(230,231)은 역도전형으로서 예컨대 하나의 반도체기판영역은 도우프된 웰(well)로 구성되게 되고, 또 이온비임(260,280)의 이온은 이온비임(360)의 이온에 대해 동일한 도전형과 역도전형으로 되며, 이온주입영역의 융합형성에는 고온처리단계가 사용됨과 더불어 이온의 활성화도 전형적으로 도시에 수행되게 된다. 그렇지만, 사용되는 불순물원 이온과 공정의 필요성에 의거하여 제1장치에 대한 고온처리단계는 제2장치에 대한 이온주입단계에 앞서 수행할 수도 있게 된다.
여기서, 상기 제1실시예에 따른 제조공정은 CMOS 직접회로에서의 n챈널과 p챈널장치 모두를 형성시켜 주는데 사용할 수 있게 되고, 이와 마찬가지로 제2실시예에 따른 제조공정도 CMOS 직접회로에서의 n챈널과 p챈널장치 모두를 형성시켜 주는데 사용할 수 있게 된다는 점에 주목해야 한다.
상기한 바와 같이 본 발명에 의하면 MOSFET를 형성함에 있어서 개량된 제조공정을 제공할 수 있게 된다.

Claims (12)

  1. (a) 반도체기판(30)상에 게이트전극부재(20)를 형성시켜 주는 단계와, (b) 그 게이트전극부재(20)의 상부 및 측면부를 포함한 반도체기판(30)상에 열산화물층을 보다 두껍게 열산화시켜 열산화물절연층(40a)을 형성시켜주는 단계, (c) 상기 절연층 (40a)상에 저온산화물층(50)을 형성시켜 주는 단계, (d) 상기 단계(c)공정의 결과적인 구조를 소정시간동안 이방성엣칭시켜 게이트전극부재(20)측벽부에 접합된 절연층 (40a)의 외곽부에 스페이서(50a)를 형성시켜 줌과 더불어 절연층(40b)을 형성시켜 주는 단계, (e) 상기 단계(d) 공정의 결과적인 구조에 제1이온비임(60)을 충돌시켜 반도체기판 (30)내에 제1이온주입영역(70)을 형성시켜 주는 단계, (f) 상기 단계(e) 공정의 결과적인 구조를 습식엣칭시켜 상기 스페이서(50a)를 제거시켜줌과 더불어 그 스페이서(50a) 하부의 절연층(40c)을 남기고 절연층(40b)을 제거시켜 주는 단계, (g) 상기 단계(f) 공정의 결과적인 구조에 상기 제1이온비임(60)과 동일도전형의 제2이온비임 (80)을 충돌시켜 반도체기판(30)내에 제2이온비임영역(90)을 형성시켜 주는 단계 및, (h) 최소한 상기 게이트전극부재(20) 하부영역의 이온을 확산시켜 줌과 더불어 주입된 이온을 활성화시켜 주기 위해 반도체기판(30)의 고온열처리해주는 단계로 이루어져 경사형 소오스와 드레인영역을 형성시켜 주는 것을 특징으로 하는 금속산화물 반도체장치의 제조방법.
  2. 제1항에 있어서, 제1 및 제2이온비임(60,80)을 반도체기판(30) 표면에 수직적으로 충돌시켜 주므로써 이온주입영역(70,90)의 접합부(100)가 반도체기판(30)에서의 게이트전극부재(20)에 대해 상호 대칭적으로 형성되는 것을 특징으로 하는 금속산화물 반도체장치의 제조방법.
  3. 제1항에 있어서, 스페이서(50a)는 제1이온비임(60)의 이온이 반도체기판(30)내에 주입되는 것을 방지해 주고, 절연층(40c)은 제2이온비임(80)의 이온이 반도체기판(30)내에 비교적 얕은 주입되도록 작용해 주므로써, 경사형 소오스와 드레인접합을 형성시켜 줄 수 있도록 된 것을 특징으로 하는 금속산화물 반도체장치의 제조방법.
  4. (a) 반도체기판(130)의 표면에 게이트전극부재(120)을 형성시켜 주는 단계와, (b) 그 게이트전극부재(120)의 상부 및 측면부를 포함한 반도체기판(130)상에 열산화물층을 보다 두껍게 열산화시켜 열산화물절연층(140a)을 형성시켜 주는 단계, (c) 상기 절연층(140a)상에 저온산화물층(150)을 형성시켜 주는 단계, (d) 상기 단계(c) 공정의 결과구조를 소정시간동안 이방성엣칭시켜 게이트전극부재(20) 측벽부에 접합된 절연층(140a)의 외곽부에 스페이서(150a)를 형성시켜 줌과 더불어 절연층(140b)을 형성시켜 주는 단계, (e) 상기 단계(d) 공정의 결과구조를 상기 스페이서(150a)가 완전히 제거되는 소정시간동안 습식엣칭시켜주어 절연층(140c)의 구조를 얻게 되는 단계, (f) 상기 단계(e) 공정의 결과적인 구조에 이온비임(160)을 충돌시켜 주므로써 이온주입영역(170)을 형성시켜 주는 단계 및, (g) 최소한 게이트전극부재(20) 하부의 이온을 확산시킴과 더불어 주입된 이온을 활성화시켜 주기 위해 반도체기판(130)을 고온열처리해 주는 단계로 이루어져, 경사형 소오스와 드레인영역을 형성시켜 주는 것을 특징으로 하는 금속산화물 반도체장치의 제조방법.
  5. 제4항에 있어서, 엣칭에 의해 형성되는 절연층(140c)은 게이트전극부재(120)에 인접된 영역이 가장 높고, 게이트전극부재(120)로 부터 가장 높은 부분만큼 떨어져 가장 높은 부분과 인접되는 영역이 중간높이가 되며, 게이트전극부재(120)로 부터 가장 멀리 떨어져 중간높이 영역에 인접된 영역이 가장 낮은 높이로 되는 3가지 높이를 갖도록 하는 것을 특징으로 하는 금속산화물 반도체장치의 제조방법.
  6. 제5항에 있어서, 3가지 높이로 형성되는 절연층(40c)은 이온비임(160) 충돌시 이온주입영역(170)이 경사형으로 형성되도록 주입되는 이온을 제어해 주는 작용을 하도록 된 것을 특징으로 하는 금속산화물 반도체장치의 제조방법.
  7. 제5항에 있어서, 절연층(140c)의 가장 낮은 높이로 형성되는 부분을 완전히 제거시켜 줄 수도 있는 것을 특징으로 하는 금속산화물 반도체장치의 제조방법.
  8. (a) 복수의 역도전형 반도체기판(230,231) 표면상에 최소한 2개의 절연게이트전극부재(220,221)를 형성시켜 주는 단계와, (b) 그 절연게이트전극부재(220,221)의 상부 및 양측면을 포함한 반도체기판(230,231)의 표면상에 열산화물절연층(240a)을 형성시켜 주는 단계, (c) 상기 절연층(240a)의 전표면에다 저온산화물층(250)을 형성시켜 주는 단계, (d) 상기 단계(c) 공정의 결과구조를 이방성엣칭시켜 각각의 절연게이트전극부재(220,221)측벽에 인접된 저온산화물층(250)만을 남겨 스페이서(250a, 250b)를 형성시켜 주는 단계, (e) 반도체기판(231) 부분이 완전히 덮여지도록 마스크층(320)을 적층시켜 주는 단계, (f) 반도체기판(231) 부분에 마스크층(320)이 적층된 구조에서 반도체기판(230) 표면에 제1이온비임(260)을 충돌시켜 주므로써 제1이온주입영역(270)을 형성시켜 주는 단계, (g) 상기 반도체기판(230)부에는 절연게이트전극 (220)의 측벽에 형성된 스페이서(2 50a)을 엣칭제거시켜 주는 단계, (h) 반도체기판 (231) 부분에 마스크층(320)이 적층된 상기 단계(e) 공정의 결과구조의 반도체기판 (230) 표면에 제2이온비임(280)을 충돌시켜 제2이온주입영역(290)을 형성시켜 주는 단계, (i) 반도체기판(231) 부분에 적층된 마스크층(320)을 제거시켜주는 동시에 반도체기판(230) 부분에다 마스크층(330)을 적층시켜 주는 단계, (j) 반도체기판(230) 부분에 마스크층(330)이 적층된 구조에서 반도체기판(231) 부분을 엣칭시켜 절연게이트전극부재(221) 측벽에 형성된 스페이서(50b)를 제거시켜 줌과 더불어 절연층(240b) 구조를 형성시켜 주는 단계, (k) 상기 단계(j) 공정의 결과구조에 이온비임(360)을 충돌시켜 반도체기판(231)내에 이온주입영역(370)을 형성시켜 주는 단계, (l) 반도체기판(230) 부분에 적층된 마스크층(330)을 제거시켜 준 다음 이온충돌에 의해 발생되는 반도체기판(230,231)의 손상을 보상해 줌과 더불어 주입된 이온을 활성화 시켜 주면서 최소한 절연게이트전극부재(220,221) 하부의 이온을 화산시켜 경사형 접합부 (300 ,310)를 형성시켜주기 위해 반도체구조를 고온열처리해 주는 단계로 이루어져 CMOS의 경사형 소오스 및 드레인영역을 형성시켜 주도록 된 것을 특징으로 하는 금속산화물 반도체장치의 제조방법.
  9. 제8항에 있어서, 이온비임(260,280,360)을 반도체기판(230,231)표면에 수직적으로 충돌시켜 주므로써 이온주입영역의 접합부(300,310)가 각각의 게이트전극부재 (220,221)에 대해 대칭적으로 형성되는 것을 특징으로 하는 금속산화물 반도체장치의 제조방법.
  10. 제8항에 있어서, 스페이서(250a)는 제1이온비임(260)의 이온이 반도체기판 (230)내에 주입되는 것을 방지해 주고, 스페이서(250b)는 반도체기판(231)상에서의 3가지 높이를 갖는 절연층(240b) 구조를 얻도록 엣칭방지 작용을 해주도록 된 것을 특징으로 하는 금속산화물 반도체장치의 제조방법.
  11. 제10항에 있어서, 반도체기판(231) 부분의 절연층(240b)은 절연게이트전극부재(221)에 인접된 영역이 가장 높고, 그 게이트전극부재(221)로부터 가장 높은 부분만큼 떨어져 가장 높은 부분에 연결되는 영역이 중간높이로 되며, 게이트전극부재(120)로부터 가장 멀리 떨어져 중간높이 영역에 인접되는 영역이 가장 낮은 높이로 되는 구조로 되어 반도체기판(231)내에 형성되는 이온주입영역(370)이 경사형으로 형성되도록 작용해 주는 것을 특징으로 하는 금속산화물 반도체장치의 제조방법.
  12. 제8항에 있어서, 제1반도체장치에 대한 고온처리단계는 제2반도체장치에 대해 이온주입단계 이전에 수행시켜 줄 수도 있는 것을 특징으로 하는 금속산화물 반도체장치의 제조방법.
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Families Citing this family (80)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4843023A (en) * 1985-09-25 1989-06-27 Hewlett-Packard Company Process for forming lightly-doped-drain (LDD) without extra masking steps
GB2190790B (en) * 1986-05-12 1989-12-13 Plessey Co Plc Improvements in transistors
JPH0626219B2 (ja) * 1987-11-05 1994-04-06 シャープ株式会社 イオン注入方法
US4818714A (en) * 1987-12-02 1989-04-04 Advanced Micro Devices, Inc. Method of making a high performance MOS device having LDD regions with graded junctions
US4774201A (en) * 1988-01-07 1988-09-27 Intel Corporation Tungsten-silicide reoxidation technique using a CVD oxide cap
US4833099A (en) * 1988-01-07 1989-05-23 Intel Corporation Tungsten-silicide reoxidation process including annealing in pure nitrogen and subsequent oxidation in oxygen
US4908326A (en) * 1988-01-19 1990-03-13 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
US4855247A (en) * 1988-01-19 1989-08-08 Standard Microsystems Corporation Process for fabricating self-aligned silicide lightly doped drain MOS devices
GB2214349B (en) * 1988-01-19 1991-06-26 Standard Microsyst Smc Process for fabricating mos devices
US4912061A (en) * 1988-04-04 1990-03-27 Digital Equipment Corporation Method of forming a salicided self-aligned metal oxide semiconductor device using a disposable silicon nitride spacer
US5015595A (en) * 1988-09-09 1991-05-14 Advanced Micro Devices, Inc. Method of making a high performance MOS device having both P- and N-LDD regions using single photoresist mask
US5516821A (en) * 1988-09-15 1996-05-14 Argus Chemical Corporation Polymer stabilizer and polymer compositions stabilized therewith
JP2507557B2 (ja) * 1988-09-29 1996-06-12 三菱電機株式会社 半導体装置の製造方法
US4978627A (en) * 1989-02-22 1990-12-18 Advanced Micro Devices, Inc. Method of detecting the width of lightly doped drain regions
JPH0316123A (ja) * 1989-03-29 1991-01-24 Mitsubishi Electric Corp イオン注入方法およびそれにより製造される半導体装置
US5013675A (en) * 1989-05-23 1991-05-07 Advanced Micro Devices, Inc. Method of forming and removing polysilicon lightly doped drain spacers
JP2760068B2 (ja) * 1989-07-18 1998-05-28 ソニー株式会社 Ｍｉｓ型半導体装置の製造方法
DE3924062C2 (de) * 1989-07-21 1993-11-25 Eurosil Electronic Gmbh EEPROM-Halbleitereinrichtung mit Isolierzonen für Niedervolt-Logikelemente
JPH0783066B2 (ja) * 1989-08-11 1995-09-06 株式会社東芝 半導体装置の製造方法
US4994404A (en) * 1989-08-28 1991-02-19 Motorola, Inc. Method for forming a lightly-doped drain (LDD) structure in a semiconductor device
US5153145A (en) * 1989-10-17 1992-10-06 At&T Bell Laboratories Fet with gate spacer
US5200351A (en) * 1989-10-23 1993-04-06 Advanced Micro Devices, Inc. Method of fabricating field effect transistors having lightly doped drain regions
US4981810A (en) * 1990-02-16 1991-01-01 Micron Technology, Inc. Process for creating field effect transistors having reduced-slope, staircase-profile sidewall spacers
US5102816A (en) * 1990-03-27 1992-04-07 Sematech, Inc. Staircase sidewall spacer for improved source/drain architecture
EP0456318B1 (en) * 1990-05-11 2001-08-22 Koninklijke Philips Electronics N.V. CMOS process utilizing disposable silicon nitride spacers for making lightly doped drain transistors
US5045486A (en) * 1990-06-26 1991-09-03 At&T Bell Laboratories Transistor fabrication method
US5234852A (en) * 1990-10-10 1993-08-10 Sgs-Thomson Microelectronics, Inc. Sloped spacer for MOS field effect devices comprising reflowable glass layer
KR940004446B1 (ko) * 1990-11-05 1994-05-25 미쓰비시뎅끼 가부시끼가이샤 반도체장치의 제조방법
JP2794678B2 (ja) 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JP2717237B2 (ja) 1991-05-16 1998-02-18 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
US5424234A (en) * 1991-06-13 1995-06-13 Goldstar Electron Co., Ltd. Method of making oxide semiconductor field effect transistor
US5241203A (en) * 1991-07-10 1993-08-31 International Business Machines Corporation Inverse T-gate FET transistor with lightly doped source and drain region
KR960009994B1 (ko) * 1992-10-07 1996-07-25 삼성전자 주식회사 반도체 메모리 장치 및 그 제조방법
TW297142B (ko) 1993-09-20 1997-02-01 Handotai Energy Kenkyusho Kk
US5576231A (en) * 1993-11-05 1996-11-19 Semiconductor Energy Laboratory Co., Ltd. Process for fabricating an insulated gate field effect transistor with an anodic oxidized gate electrode
US5439847A (en) * 1993-11-05 1995-08-08 At&T Corp. Integrated circuit fabrication with a raised feature as mask
TW299897U (en) 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
US5439831A (en) * 1994-03-09 1995-08-08 Siemens Aktiengesellschaft Low junction leakage MOSFETs
JP3402400B2 (ja) 1994-04-22 2003-05-06 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
US6943764B1 (en) 1994-04-22 2005-09-13 Semiconductor Energy Laboratory Co., Ltd. Driver circuit for an active matrix display device
US5501997A (en) * 1994-05-03 1996-03-26 United Microelectronics Corp. Process of fabricating semiconductor devices having lightly-doped drain
DE4415568C2 (de) * 1994-05-03 1996-03-07 Siemens Ag Herstellungsverfahren für MOSFETs mit LDD
KR100189964B1 (ko) * 1994-05-16 1999-06-01 윤종용 고전압 트랜지스터 및 그 제조방법
JP3330736B2 (ja) * 1994-07-14 2002-09-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5650343A (en) * 1995-06-07 1997-07-22 Advanced Micro Devices, Inc. Self-aligned implant energy modulation for shallow source drain extension formation
KR0166850B1 (ko) * 1995-09-25 1999-01-15 문정환 트랜지스터 제조방법
KR100242944B1 (ko) * 1996-12-09 2000-02-01 윤종용 반도체소자 제조방법
US6054356A (en) * 1996-12-10 2000-04-25 Advanced Micro Devices, Inc. Transistor and process of making a transistor having an improved LDD masking material
JP3753827B2 (ja) * 1997-01-20 2006-03-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
FR2760130B1 (fr) * 1997-02-25 1999-07-02 Sgs Thomson Microelectronics Transistor mos a faible resistance de drain
US5989964A (en) * 1997-03-17 1999-11-23 Advanced Micro Devices, Inc. Post-spacer LDD implant for shallow LDD transistor
US6117719A (en) * 1997-12-18 2000-09-12 Advanced Micro Devices, Inc. Oxide spacers as solid sources for gallium dopant introduction
US6110785A (en) * 1998-04-29 2000-08-29 Advanced Micro Devices, Inc. Formulation of high performance transistors using gate trim etch process
KR100343135B1 (ko) * 1998-07-24 2002-09-18 삼성전자 주식회사 단채널효과를개선한모스트랜지스터제조방법
US6489952B1 (en) * 1998-11-17 2002-12-03 Semiconductor Energy Laboratory Co., Ltd. Active matrix type semiconductor display device
EP1017087A1 (en) * 1998-12-29 2000-07-05 STMicroelectronics S.r.l. Process for manufacturing a semiconductor substrate integrated MOS transistor
US6309937B1 (en) 1999-05-03 2001-10-30 Vlsi Technology, Inc. Method of making shallow junction semiconductor devices
US6370502B1 (en) * 1999-05-27 2002-04-09 America Online, Inc. Method and system for reduction of quantization-induced block-discontinuities and general purpose audio codec
US6432802B1 (en) * 1999-09-17 2002-08-13 Matsushita Electronics Corporation Method for fabricating semiconductor device
US6339005B1 (en) * 1999-10-22 2002-01-15 International Business Machines Corporation Disposable spacer for symmetric and asymmetric Schottky contact to SOI MOSFET
US6531365B2 (en) 2001-06-22 2003-03-11 International Business Machines Corporation Anti-spacer structure for self-aligned independent gate implantation
US6642147B2 (en) 2001-08-23 2003-11-04 International Business Machines Corporation Method of making thermally stable planarizing films
DE10146933B4 (de) * 2001-09-24 2007-07-19 Infineon Technologies Ag Integrierte Halbleiteranordnung mit Abstandselement und Verfahren zu ihrer Herstellung
US6562713B1 (en) 2002-02-19 2003-05-13 International Business Machines Corporation Method of protecting semiconductor areas while exposing a gate
JP4209136B2 (ja) * 2002-05-30 2009-01-14 パナソニック株式会社 半導体装置及びその製造方法
US6657244B1 (en) 2002-06-28 2003-12-02 International Business Machines Corporation Structure and method to reduce silicon substrate consumption and improve gate sheet resistance during silicide formation
US6911695B2 (en) * 2002-09-19 2005-06-28 Intel Corporation Transistor having insulating spacers on gate sidewalls to reduce overlap between the gate and doped extension regions of the source and drain
US6762085B2 (en) * 2002-10-01 2004-07-13 Chartered Semiconductor Manufacturing Ltd. Method of forming a high performance and low cost CMOS device
US6972236B2 (en) * 2004-01-30 2005-12-06 Chartered Semiconductor Manufacturing Ltd. Semiconductor device layout and channeling implant process
CN101452853B (zh) * 2007-12-07 2010-09-29 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
KR101626565B1 (ko) * 2008-10-31 2016-06-01 어플라이드 머티어리얼스, 인코포레이티드 Ｐ3ｉ 챔버에서 등각 도핑의 개선
US8138547B2 (en) * 2009-08-26 2012-03-20 International Business Machines Corporation MOSFET on silicon-on-insulator REDX with asymmetric source-drain contacts
US20140015031A1 (en) * 2012-07-12 2014-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for Memory Device
CN102945809A (zh) * 2012-11-30 2013-02-27 上海宏力半导体制造有限公司 漂移区的形成方法
FR3069374B1 (fr) 2017-07-21 2020-01-17 Stmicroelectronics (Rousset) Sas Transistor mos a effet bosse reduit
FR3069376B1 (fr) 2017-07-21 2020-07-03 Stmicroelectronics (Rousset) Sas Transistor comprenant une grille elargie
FR3069377B1 (fr) 2017-07-21 2020-07-03 Stmicroelectronics (Rousset) Sas Transistor mos a double blocs de grille a tension de claquage augmentee
US11152381B1 (en) * 2020-04-13 2021-10-19 HeFeChip Corporation Limited MOS transistor having lower gate-to-source/drain breakdown voltage and one-time programmable memory device using the same
US11114140B1 (en) 2020-04-23 2021-09-07 HeFeChip Corporation Limited One time programmable (OTP) bits for physically unclonable functions
US11437082B2 (en) 2020-05-17 2022-09-06 HeFeChip Corporation Limited Physically unclonable function circuit having lower gate-to-source/drain breakdown voltage

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL149638B (nl) * 1966-04-14 1976-05-17 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting bevattende ten minste een veldeffecttransistor, en halfgeleiderinrichting, vervaardigd volgens deze werkwijze.
US3472712A (en) * 1966-10-27 1969-10-14 Hughes Aircraft Co Field-effect device with insulated gate
US3475234A (en) * 1967-03-27 1969-10-28 Bell Telephone Labor Inc Method for making mis structures
US3997367A (en) * 1975-11-20 1976-12-14 Bell Telephone Laboratories, Incorporated Method for making transistors
US4198250A (en) * 1979-02-05 1980-04-15 Intel Corporation Shadow masking process for forming source and drain regions for field-effect transistors and like regions
US4404576A (en) * 1980-06-09 1983-09-13 Xerox Corporation All implanted MOS transistor
US4356623A (en) * 1980-09-15 1982-11-02 Texas Instruments Incorporated Fabrication of submicron semiconductor devices
US4366613A (en) * 1980-12-17 1983-01-04 Ibm Corporation Method of fabricating an MOS dynamic RAM with lightly doped drain
US4536944A (en) * 1982-12-29 1985-08-27 International Business Machines Corporation Method of making ROM/PLA semiconductor device by late stage personalization
US4509991A (en) * 1983-10-06 1985-04-09 International Business Machines Corporation Single mask process for fabricating CMOS structure
JPS60193371A (ja) * 1984-03-15 1985-10-01 Toshiba Corp 半導体装置の製造方法
JPS60200572A (ja) * 1984-03-26 1985-10-11 Hitachi Ltd 半導体装置の製造方法
EP0216053A3 (en) * 1985-09-26 1988-01-20 Motorola, Inc. Removable sidewall spaces for lightly doped drain formation using one mask level

Also Published As

Publication number Publication date
CN87107677A (zh) 1988-06-22
GB2197532A (en) 1988-05-18
DE3734304C2 (de) 2000-06-08
GB2197532B (en) 1990-07-11
DE3734304A1 (de) 1988-05-05
CN1009600B (zh) 1990-09-12
JP2650035B2 (ja) 1997-09-03
US4728617A (en) 1988-03-01
GB8712515D0 (en) 1987-07-01
KR880006762A (ko) 1988-07-25
JPS63124468A (ja) 1988-05-27

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