JP2650035B2 - 金属−酸化膜−半導体（ｍｏｓ）集積回路の製造方法 - Google Patents

金属−酸化膜−半導体（ｍｏｓ）集積回路の製造方法

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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、金属−酸化膜−半導体の製造方法に関し、
更に詳細にはソースおよびドレイン領域の傾斜接合部を
形成する方法に関する。
〔従来技術〕
金属酸化膜半導体電界効果形トランジスタ（MOSFET）
の製造において、処理シーケンスなど様々な問題があ
る。また、金属インターフエイスからソース／ドレイン
領域への電気的接触を良好にするため（１）、およびソ
ースおよびドレイン領域の抵抗を低減し、MOSFETの性能
特性を高めるため（２）、半導体本体のソースおよびド
レイン領域に、高濃度の不純物が必要とされている。し
かし、ゲート電極部材と半導体本体との間に絶縁層にト
ラツプされ、閾値電圧の特性を低減させるホツト・エレ
クトロンの注入を阻止するため、ソースおよびドレイン
領域の不純物は低濃度でなければならない。ソースおよ
びドレイン領域の不純物濃度に関するこれら相入れない
要求のため、これまで製造困難でしかも矛盾した結果を
達成する複雑な工程シーケンスが開発されてきた。
ソースおよびドレイン領域を形成する技術としては、
基板に不純物を入れるイオン注入方法がある。イオン注
入により不純物をプレデポジツトする領域には、チヤネ
リングとして知られている現象が見られた。このチヤネ
リングは、イオンビームが結晶面に対して平行している
場合、注入されたイオンのかなりの部分が半導体結晶の
原子面間の固有の空所を通過するという状態である。こ
れにより、これらチヤネリングしたイオンは、目標より
もかなり深い半導体本体の位置に配置されることにな
る。チヤネリングが生じた注入工程後に半導体結晶中の
イオンの深さを制御することは困難である。このこと
は、たとえばリンおよびボロンのようなイオンにおいて
特に当てはまる。
MOSFETの製造においては、ゲート電極部材の下の領域
に隣接した領域に、ソースおよびドレイン領域の浅い接
合部が求められている。これは、接合部の深さが増すに
つれ、ソース−ドレイン・パンチスルー電圧が減少する
ためである。したがつて、チヤネリングが生じてしまう
ようなイオン注入により半導体基板にイオンをプレデポ
ジツトした後に形成されるソースおよびドレイン接合部
の深さは、制御不可能であり、またこの接合部のパンチ
スルー電圧は低くなつてしまう。
チヤネリング作用をなくすため、基板の結晶面を、イ
オン・ビームに関する並列位置から斜めにし、それによ
りソースおよびドレイン領域用の浅い接合部を形成すれ
ばよい。このようにすることにより、ビーム中のイオン
は、半導体結晶チヤネルの１つに対してほぼ並列な通路
を進むことはない。したがつて、イオンは表面近くの半
導体結晶の原子に当たり、半導体基板の表面の浅い所に
位置することができる。
また、MOSFETの製造において、ソースおよびドレイン
領域が互いにほぼ対称であるように各MOSFETを形成する
ことが望ましい。チヤネリングを阻止し、各MOSFETのパ
ンチスルー電圧特性を改善するような角度で注入したと
しても、ソースまたはドレイン領域が非対称で、このデ
イバイスの性能特性に悪影響を与えてしまうようなMOSF
ETを形成してしまう。なお、集積回路を製造するのによ
く使用されるイオン注入機器を用いれば、ウエハを注入
チヤツク上に任意の方向で配置することができる。しか
し、角度づけした注入においてこのように任意配向する
ことは、一方のウエハから次のウエハまでの非対称の量
がばらばらに形成されることによるMOSFETの製造問題を
さらに含んでいる。
一貫したMOSFETデイバイスを製造するため、様々な工
程の流れが用いられている。初期のMOSFETデイバイス
は、ソースおよびドレイン領域に先ず拡散し、その後ゲ
ートを画定することによつて形成されていた。しかし、
これは、２つの厳密なマスク工程を要するという欠点を
有していた。ソースおよびドレインの後にゲート部材を
画定したMOSFETを製造する場合、ゲートが全チヤネルを
十分にカバーするよう、ゲートを重ね合わせなければな
らない。最初の改善例では、ソースおよびドレイン領域
用の拡散マスクとしてポリシリコン・ゲート電極部材を
使用している（米国特許第3,475,234号）。これによ
り、チヤネル長に関するゲート寸法におけるマスク・ア
ラインメント許容差の必要をなくすことにより、重ね合
わせが最少のトランジスタを製造することができる。
次の改善例では、注入用マスクとしてゲート部材を用
いている（米国特許第3,481,030号）。この技術の主な
利点は、ドーズを正確に制御でき、しかもゲートとソー
スおよびドレイン領域の重ね合わせ量を最小に保持でき
ることであつた。しかし、この技術は、２つの問題を生
じている。
イオン注入または衝撃の工程は、半導体基板に損傷を
生じる。この損傷は、アニーリングとして知られている
その後の高温処理によつてのみ修復することができる。
しかし、半導体本体においてこのアニール工程を行なう
のに必要な温度は、アルミニウムを溶融してしまう。し
たがつて、アルミニムウ・ゲートを使用することは、ほ
とんど不可能である（米国特許第3,472,712号）。
また、ホツト・エレクトロンのトラツプにより他の問
題が生じている。この問題は、ソースおよびドレイン領
域中のドーパントの濃度が、ソースおよびドレイン接合
部に隣接した領域の距離にわたつてだんだんに変化して
いるならば解決できる。したがつて、接合部を越えて遷
移を生じるエレクトロンは、加速して高速になることは
ない。チヤネル領域に十分高いエネルギのエレクトロン
がない場合、エレクトロンはゲート電極絶縁体に入るほ
どの十分なエネルギを有していない。
傾斜した接合部を形成するのに、多くの技術が試され
てきた。このような技術の１つは、ゲート電極部材の縁
部の上に突出した、ゲート電極構造の上部の上のマネキ
ング層を使用している（米国特許第4,198,250号）。こ
の構造は、先ずゲート電極絶縁層を形成してからゲート
電極材料の層を形成し、最後にマスクとして使用される
他の層を形成することによつて一般に製造されている。
マスキング層は、通常のフオトマスキング技術でエツチ
ングされる。ゲート電極部材は、選択的にウエツト・エ
ツチングされ、その後にその上のマスキング層をアンダ
ーカツトするようにオーバエツチングされる。
続いて、デイバイスは、注入されたイオンがマスキン
グ層の突出部に入り込むのに十分なエネルギでイオン注
入される。しかし、突出部に侵入するこれら注入イオン
の一部だけがゲート電極絶縁領域に侵入して、その下の
基板材料に入る。したがつて、マスキング層の下の基板
は、マスキング層の下以外の基板よりもドーパント濃度
が低い。このイオン注入の後の高温アニール工程によ
り、基板の損傷を修復し、ドーパント種を活性化する。
突出したマスキング層を備えた前述したような構造を
形成するのに、他の類似した技術がある。ここでは、ソ
ースおよびドレイン・ドーパントは２つのイオン注入工
程で導入される。第１注入は、低エネルギで比較的高い
ドーズで行なわれる。その後、突出したマスキング層が
除去される。第２注入は低エネルギ、低ドーズで行なわ
れる。ゲート部材の下の領域に隣接した基板のドーピン
グ濃度は比較的低い。ゲート部材の下の領域から横方向
に、突出したマスキング層の距離だけ離間した基板のド
ーピング濃度は、比較的高い。アニール後に、傾斜した
接合部のMOSFETが形成される。これら２つの技術の欠点
は、ゲート電極部材の材料のエッチング時間にわたつて
非常に精密な制御を必要としていることである。また、
１つの製造ロツトから他のロツトまでのソースおよびド
レイン接合部の傾斜セクシヨンの長さにわたつて、一貫
した結果を得ることは困難である。
他の技術では、絶縁されたゲート電極部材を形成し、
その後ゲートの下の領域に隣接したソースおよびドレイ
ン領域に同じ導電形の２つの異なる種を注入している。
この技術におけるドーパント種は、異なる拡散定数を有
するドーパントから選択される。したがつて、結晶の損
傷を修復しドーピング種を活性化するのに使用されるア
ニーリング工程は、より速い拡散種をさらに拡散する。
これにより、傾斜した接合部が形成される。しかし、こ
の技術には、限界がある。すなわち半導体ドーパントの
拡散率は、それぞれの種の拡散定数だけの関数ではな
く、ドーピング濃度の関数でもある。このため、傾斜し
た領域は、他の技術で得られるものよりも通常短かく、
しかも遅い拡散種が常にゲートの下からはみ出している
ので、この方式ではゲート補助（gate−aided）ブレー
クダウン電圧は有益とは言えない。
傾斜した接合部を形成する他の技術では、先ずゲート
電極部材を形成し、その後構造上に均一なマスキング層
を被着している。このマスキング層を異方性エツチング
することにより、マスキング材料から成るスペーサが、
ゲート電極部材の垂直側面上に残される。次に、大量の
ドーズのソースおよびドレイン領域注入が、側面のスペ
ーサを備えた構造に対して行なわれる。側面のスペーサ
により、これら注入されたイオンが基板に達するのを阻
止する。この大量のドーズ注入は、側面のスペーサを備
えた構造上のゲート部材から横方向に離間した基板に注
入領域を形成する。その後、側面スペーサを選択的エツ
チングにより除去する。次に、低ドーズ注入により、傾
斜したソースおよびドレイン接合部の低濃度部分を形成
する。この技術は、マスキング層の厚さを制御すること
がより容易なため、前述した突出した構造よりも、低ド
ーズ領域の長さをより正確に制御することができるとい
う、前述した方法を上まわる利点を有している。この利
点と、より厳密な処理制御装置を開発する能力とを有し
ていることにより、一層小さいデイバイスを実現し得
る。しかし、この処理シーケンスは、２つの問題を再び
生じてしまう。低濃度ドープ注入は、（１）チヤネリン
グを阻止しかつ浅い接合部を形成するため小さい角度で
行なわなければならず、そのようにすればばらついた非
対称的なMOSFETが形成され、その結果製造および設計上
の問題を生じてしまつたり、または（２）ほぼ垂直方向
で注入を行なえば、接合部の深さにばらつきを生じる。
また、ソースおよびドレイン接合部が浅いと、パンチス
ルー電圧を低減してしまう。パンチスルー電圧が低減す
ると、許容動作電圧の範囲は小さくなり、したがつてMO
SFETの用途が狭くなつてしまう。このように、傾斜した
接合部を備えたMOSFETを形成する改善された方法が望ま
れている。
〔発明の概要〕
傾斜したソースおよびドレイン接合部を備えたMOSFET
を形成する、改善された方法について説明する。絶縁さ
れたゲート電極部材を形成する。絶縁されたゲート電極
部材の上面と側面上、および半導体本体上に、選択的エ
ツチング可能な第１マスキング層を形成する。第１マス
キング層の表面上に、第２マスキング層を形成する。第
２マスキング層に異方性エツチングを施す。異方性エツ
チングにより、第１マスキング層上の絶縁されたゲート
電極部材の側面上に第２マスキング層から形成されたス
ペーサが残される。
次に、この構造に対して高ドーズ・イオン注入工程を
施す。スペーサは、ゲート下の領域に隣接した基板中に
高ドース注入を達するのを阻止する。
続いて、側面上のスペーサを除去する。この構造に低
ドーズ・イオン注入工程を施す。その結果得られた注入
領域は、チヤネルを有していないスペーサの厚さと同じ
距離だけ、ゲートの下の領域から離間した高濃度の領
域、およびゲートの下の領域に隣接した低濃度の領域を
それぞれ有している。アモルフアス構造に侵入したイオ
ン・ビームは散乱し、アモルフアス構造を出る時ビーム
は均一ではなく、結晶構造にチヤネルを作らない。
第１マスキング層は、アモルフアス構造である。第２
注入は、半導体本体の表面にほぼ垂直な角度で、ゲート
に隣接する第１マスキング層に侵入する。このようにし
て、対称的なソースおよびドレイン領域が形成される。
注入されるイオンの持つエネルギのほとんどは、第１
マスキング層に侵入する時に消費される。したがつて、
非常に浅い注入領域が形成される。これらの工程の後
に、イオン注入により生じた半導体結晶の損傷を修復す
るよう作用しかつドーピング・イオンを活性化する高温
アニーリング工程が実施される。その結果、（１）ゲー
トに対して対称的に形成されたソースおよびドレイン領
域と、（２）パンチスルー電圧特性を改善する浅い接合
部と、（３）ホツト・エレクトロンの注入を阻止して信
頼性を改善する低いドーズ領域と、（４）動作特性を改
善する高ドーズ領域と、（５）高電圧動作用途における
ゲート領域ブレークダウン電圧を改善する、ゲート縁部
から後退した高ドーズ注入とを有するMOSFETが形成され
る。
その結果生じたデイバイスは、非常に改善されたMOSF
ETとなる。絶縁されたゲート電極部材は、半導体本体の
一部上に位置している。ソースおよびドレイン領域は、
半導体本体中で、かつゲート電極部材の両側でしかもゲ
ート電極部材の下の領域中に短い距離だけ延びている。
ソースおよびドレイン領域の浅い低濃度ドープ部分はゲ
ート電極部材から横方向に延び、かつ高いゲート補助ブ
レークダウン電圧を供給するソースおよびドレイン領域
の深い高濃度ドープ部分に延びている。
この工程は、従来のMOSFET工程よりはるかに改善され
ている。また、これは、より一層ばらつきのない製品を
製造できるようさらに制御可能である。しかも低濃度ド
ープ領域の特定の長さおよび深さは、何度も正確に再現
し得る。
以下、添付の図面に基づいて、本発明の実施例につい
て説明する。
〔実施例〕
本発明の３つの実施例について説明する。なお、本発
明は、これら実施例に示されている特定な記載に限定さ
れずに実施し得ることは当業者には明白であろう。ま
た、周知のMOS処理工程については省略する。本発明
は、数多くの周知の技術および工程で製造し得る。
第１実施例を示している図面の詳細な説明 第1a図は、厚い電界絶縁分離領域10と両端が隣接して
いる半導体基板30を示している。分離領域10は、半導体
基板30の表面の上下に延びている。分離領域10と基板30
との上面は、層40によりカバーされている。基板30上
で、しかも分離領域10から離間した層40の上面の一部上
には、絶縁されたゲート部材20が設けられている。ゲー
ト部材20のすぐ下の層40の厚さは、層40の他の部分より
薄いかまたはそうでなくてもよい。ここでは、層40はゲ
ート部材20の下がわずかに厚くなつている。
第1b図は、半導体基板30と分離領域10上の絶縁層40を
成長させて厚くした、第1a図の構造を示しており、この
工程において、ゲート部材20の上面と側面上もまた成長
させている。変化した層40は、第1B図において層40aと
して示されている。
第1c図は、層40の上面に層50が均一に被着された第1b
図の構造を示している。
第1d図は、層50の上面が上部から垂直に異方性除去さ
れた第1c図の構造を示している。層50は、層40aにより
ゲート部材20から離間された層40aの垂直側面上にのみ
残つて、スペーサ50aを形成している。なお、層40aの一
部を除去して、絶縁層40aの薄い部分を形成している場
合もある。この実施例では、このようにされた層40bが
形成されている。
絶縁層40aの一部は、絶縁層50の一部と同時に除去さ
れてもよいし、またはそうでなくてもよい。残つている
絶縁層40aの構造は絶縁層40bとして示されている。第1d
図において、層40bは、スペーサ50aの下以外の半導体基
板30上は薄くなつている。
第1e図は、イオン・ビーム60を衝突させた第1d図の構
造を示してる。イオン・ビーム60のイオンは、層40bに
侵入し、さらに基板30に入つて、ゲート部材20から最も
離れたスペーサ50aの垂直縁部と分離領域10との間に注
入領域70を形成する。イオン・ビーム60は、ほぼ垂直方
向に第1e図の構造上に衝突するよう示されている。
第1f図は、選択的に上面が除去された第1e図の構造を
示している。側面のスペーサ50aは完全に除去されてい
る。なお、絶縁層40bの一部は、スペーサ50aの下以外の
基板30上、分離領域10上、およびゲート部材20の上面上
の層40bの部分から除去されて、層40cを形成している。
また、ある環境においては、分離領域10もまた、わずか
に薄くなつて分離領域10aを形成している。しかし、層4
0bと分離領域10のこれら変化は、本発明においては必ず
しも必要ではない。
第1g図は、イオン・ビーム80を衝突させた第1f図の構
造を示している。イオン・ビーム80のイオンは、層40c
に侵入して、基板30にイオン注入領域90を形成してい
る。イオン注入領域90は、ゲート部材20の側面の層40c
の一部の下の領域に隣接した基板30の一部と分離領域10
との間で基板30に形成されている。イオン・ビーム80
は、ほぼ垂直方向に第1f図の基板の表面上に衝突する。
絶縁層40cを貫通したイオン・ビーム80のイオンで形
成された注入領域90の部分は、イオン注入領域90の残り
の部分よりも薄い。絶縁層40cの下でなく、またイオン
注入領域70に含まれていないイオン注入領域の部分は、
イオン注入領域70に含まれているイオン注入領域の部分
よりいくらか厚くなつている。
第1h図は、イオン注入領域70,90を基板30の縦および
横方向にさらに拡散させて、ソースおよびドレイン接合
100を形成している第1g図の構造を示している。イオン
注入領域70または90のイオンの少くともいくらかは、ゲ
ート部材20の下に拡散されて、接合部100はゲート部材2
0の縁部の下にも延びている。
第１実施例の工程の説明 半導体基板30の一部上、および２つの酸化膜10間の領
域に、ゲート電極絶縁体として働く熱酸化膜40を成長さ
せる。絶縁層40の表面上に導電性材料を被着させ、これ
を画定しかつエツチングしてゲート電極部材20を形成す
る。次にこの構造をさらに熱酸化させて、熱酸化膜40の
厚さを増して、基板30、分離領域10、およびゲート電極
部材20の上面および側面上に層40aを形成する。さら
に、熱酸化膜40aの表面上に低温酸化膜50を被着する。
この低温酸化膜を異方性エツチングして、酸化物質を最
上面から基準厚さ分除去する。層50に対するエツチング
工程のタイミングを正確に合わせることにより、熱酸化
膜40bの外側にゲート部材20の側面の層50からスペーサ5
0aが残される。
層50aの横方向の厚さは、被着された層50の厚さとほ
ぼ等しい。低温酸化膜の被着の厚さを正確な寸法に制御
することは比較的容易である。低温酸化膜50を除去する
のに用いられる異方性エツチングは、熱酸化膜の一部を
も除去することができる。側面のスペーサ50aにより異
方性エツチング工程から保護されていない、熱酸化膜40
aの部分はいくらか薄くなる。したがつて、ゲート電極
部材20の上面および半導体基板30の上の熱酸化膜40の部
分は、異方性エツチング工程によりいくらかエツチング
されて、熱酸化膜40bを形成している。
次に、この構造に対して第１イオン注入工程を施す。
熱酸化膜40bは、アモルフアス原子構造を有しているの
で、イオン・ビーム60は熱酸化膜40bを散乱貫通し、半
導体基板30にはチヤネリングは生じない。このように、
第１注入工程は基板30に対してほぼ垂直方向に行なわ
れ、イオン注入領域70は、正確に制御されてゲート電極
部材20に対して対称的になるように形成される。
続いて、スペーサが除去される。これは、通常標準的
なウエツト・エツチング技術により行なわれる。このエ
ツチング工程は、熱酸化膜40bと分離領域10とに対して
も作用する場合もある。その結果得られた構造40cに
は、側面スペーサ50aにより層40bがあらかじめ保護され
ている部分以外は、全く酸化膜は残つていない。したが
つて、基板30とゲート部材20の上面とは露出されてい
る。しかし、このことは、本発明においては必ずしも必
要ではなくまた重要ではない。
その後この構造に、イオン・ビーム60と同じ導電形の
イオンのイオン・ビーム80を当てる。熱酸化膜40cの残
つている部分に侵入したイオン・ビーム80の部分は、半
導体基板30に薄い注入領域を形成する。このことは、半
導体基板に入る前に熱酸化膜に侵入すると、イオン・ビ
ームは散乱してチヤネリング不可能だからである。あら
かじめ注入されたイオン注入領域70に入つたイオン・ビ
ーム80の部分もまた、チヤネリング不可能である。これ
は、イオン領域70を形成するイオン・ビーム60が半導体
基板30の結晶構造を分裂させたからである。このよう
に、イオン注入領域70は、チヤネリング不可能なアモル
フアス構造である。イオン注入領域70と熱酸化膜40cと
の間の半導体基板30に入るイオン・ビーム80の部分は、
半導体基板30にチヤネリングを生じさせる。このチヤネ
ル領域の長さは、側面スペーサ50aを除去するエツチン
グ工程により制御される。大抵、チヤネル領域は十分に
小さいので、これがデイバイスの性能に悪影響を与える
ことはない。
全構造に対して高温処理工程を施し、ゲート電極部材
20の縁部の下の領域90および70またはその一方における
注入されたイオンの一部を拡散させて、結晶中のイオン
種を活性化し、かつイオン注入による結晶損傷を修復す
る。
第２実施例の図面の詳細な説明 第2a図は、厚い電界絶縁分離領域110と両端が隣接し
ている半導体基板130を示している。分離領域110は基板
130の上下に延びている。分離領域110と基板130の上面
には層140がカバーされている。基板130上でしかも分離
領域110から離間した層140の上面の一部上には、絶縁さ
れたゲート部材120が設けられている。ゲート部材120の
すぐ下の層140の厚さは、層140の他の部分より厚いか、
またはそうでなくてもよい。ここでは、層140は、ゲー
ト部材120の下がわずかに厚くなつている。
第2b図は、半導体基板130と分離領域110上の絶縁層14
0を成長させて厚くなつている第2a図の構造を示してお
り、この工程において、ゲート部材120の上面と側面も
また成長させている。変化した層140は、第2b図におい
て層140aとして示されている。
第2c図は、層140aの上面に層150を均一に被着した第2
b図の構造を示している。
第2d図は、層150の上面が上部から垂直に異方性除去
されている第2c図の構造を示している。層150は、層140
によりゲート部材120から離間されている層140aの垂直
側面上にのみ残つて、スペーサ150aを形成している。な
お、層140aの一部を除去して、絶縁層140aの薄い部分を
形成している場合もある。この実施例では、このように
した層140bが形成されている。
第2e図は、層150aを除去した第2d図の構造を示してい
る。層150aを除去する工程は、層140bの一部を除去し、
層140cを形成している。層140cは、３つの異なる高さの
領域から成つている。層140cの最も厚い垂直部分は、ゲ
ート部材120の両側のすぐ隣りにある。中間の高さの層1
40cの部分は、層140cの最も高い部分によりゲート部材1
20から離間してゲート部材120の両側にある。層140cの
中間部分は、第2d図において層150aがあつた場所の下に
位置している。層140cの最も薄い部分は、層140cの最も
高い部分と中間部分とによりゲート部材120から離間し
て、ゲート部材120の両側にある。特定の用途に応じ
て、層140cの最も薄い領域を完全に除去することもあ
る。
第2f図は、イオン・ビーム160を衝突させた第2e図の
構造を示している。イオン・ビーム160のイオンは、層1
40cを貫通し基板130に入り、イオン注入領域170を形成
する。イオン注入領域170を形成する際、イオン・ビー
ム160のイオンは、層140cの薄い部分と中間部分とを貫
通する。層140cの薄い部分を貫通するイオン・ビーム16
0の全イオンは、基板130に達し、注入領域170の比較的
深い部分を形成する。層140cの中間部分に侵入したイオ
ン・ビーム160のイオンのいくらかは、層140cの中間部
分にトラツプされ、残りのイオンだけが基板130に達す
る。層140cの中間部分を貫通したイオン・ビーム160の
イオンは基板130に入り、注入領域170の比較的浅い部分
を形成する。イオン注入領域170は、層140cの最も高い
部分と分離領域110との間の基板130に形成される。イオ
ン・ビーム160は、ほぼ垂直方向で第2f図の構造に衝突
する。
第2g図は、イオン注入領域170が縦および横方向にさ
らに基板130中に拡散されて、接合部200を形成している
第2f図の構造を示している。接合部200がゲート部材120
の縁部の下に延びているように、イオン注入領域170に
含まれているイオンの大部分がゲート部材120の下に置
かれる。
第２実施例の工程の説明 半導体基板130の一部上、および２つの酸化膜110間の
領域中に、ゲート電極絶縁体として働く熱酸化膜140を
成長させる。絶縁層140の表面上に導電性材料を被着さ
せ、これを画定しかつエツチングしてゲート電極部材12
0を形成する。次に、この構造をさらに熱酸化させて、
熱酸化膜140の厚さを増加して、基板130、分離領域11
0、およびゲート電極部材120の上面および側面上に層14
0aを形成する。さらに、熱酸化膜140aの表面上に、低温
酸化膜150を被着する。この低温酸化膜を異方性エツチ
ングして、酸化物質を最上面から基準厚さ分除去する。
層150のエツチング工程のタイミングを正確に合わせる
ことにより、熱酸化膜140bの外側にゲート部材120の側
面の層150からスペーサ150aを残す。
層150aの横方向の厚さは、被着された層150の厚さと
ほぼ等しい。低温酸化膜の被着の厚さを正確な寸法に制
御することは比較的容易である。低温酸化膜150を除去
するため行なわれる異方性エツチングは、熱酸化膜140a
の一部を除去することができる。側面のスペーサ150aに
より異方性エツチング工程から保護されていない熱酸化
膜140aの部分は、いくらか薄くなる。したがつて、ゲー
ト電極部材120の上面および半導体基板130上の熱酸化膜
140aの一部は、異方性エツチング工程によりいくらかエ
ツチングされ、熱酸化膜140bを形成する。
次に、スペーサ150aを除去する。これは通常、標準的
なウエツト・エツチング技術により行なわれる。このエ
ツチング工程は、熱酸化膜140bと分離領域110とに対し
て作用する。その結果得られた層140cには、側面のスペ
ーサ150aにより層140bがあらかじめ保護されていた部分
およびゲート部材の両側の厚い垂直の部分以外は、全く
酸化膜は残つていない。したがつて、基板130とゲート
部材120の上面は露出されている。しかし、このことは
本発明においては必ずしも必要ではなく、また重要では
ない。
層140cの構造は、３つの高さの特定の領域を有してい
る。最も高い領域はゲート部材120に隣接している。中
間の高さの領域は、ゲート部材120から離れて最も高い
領域に隣接している。最も低い領域は、ゲート部材120
から離れて、中間の高さの領域に隣接している。
この構造にイオン・ビーム160を当てる。イオン・ビ
ーム160は層140cを貫通して基板130に入り、イオン注入
領域170を形成する。ビームは散乱し、イオンは均一方
向にはないので、ビームがアモルフアス構造に最初に貫
通する環境には、チヤネリングは発生しない。したがつ
て、この実施例では、最初に層140cを貫通するので、ゲ
ート部材120に隣接した注入領域は浅い。
イオン・ビーム160のイオンのいくらかが層140cの中
間の厚さの領域を貫通できないように、層140aは十分に
厚く成長させなければならない（層140cの厚さは、層14
0aをどのくらい厚く成長させるかによつて決まる）。イ
オン・ビーム160のイオンの一部が基板130に達すること
ができないため、層140cの中間の厚さの領域の下のイオ
ン注入領域170のイオン濃度は、層140cの最も薄い領域
の下の注入領域170のイオン濃度よりも小さい。
続いて、ゲート電極部材120の縁部の下の領域170の注
入イオンのいくらかを拡散させ、結晶中のイオン種を活
性化し、さらにイオン注入により生じた結晶の損傷を修
復するよう、構造全体に高温処理工程を施す。
第３実施例の図面の詳細な説明 第３実施例は、相補形−金属−酸化膜半導体（CMOS）
デイバイスの製造に用いられる本発明を示している。こ
の実施例は、第１実施例の処理工程を用いた第１のトラ
ンジスタと、第２実施例の処理工程を用いた第２のトラ
ンジスタから形成されている。
第3a図は、反対の導電形の２つの隣接して連続的に接
合された基板230,231を有する構造を示している。各基
板の各端部は、厚い電界絶縁分離領域210により接合さ
れている。１つの分離領域210は、基板230,231の接合点
において、基板230,231の端部を接合している。基板23
0,231の上面と分離領域210は、絶縁層240でカバーされ
ている。さらに、基板230上の絶縁層240の一部上には、
分離領域210から離間してゲート部材220が設けられてい
る。また、基板231の一部上の層240上には、分離領域21
0から離間してゲート部材221が設けられている。ゲート
部材220のすぐ下の層240の厚さは、層240の他の部分よ
りも厚くてもよいし、またはそうでなくてもよい。ここ
では、層240は均一の厚さである。
第3b図は、基板230,231と分離領域210上の絶縁層240
を成長させて厚くした第3A図の構造を示しており、この
工程において、ゲート部材220,221の上面と側面もまた
成長させている。変化した層240は、第3b図においては
層240aとして示されている。
第3c図は、層240aの上面に均一の厚さで層250を形成
した第3b図の構造を示している。
第3d図は、層250の上面の頂部が異方性除去された第3
c図の構造を示している。層250は、層240aによりゲート
部材220,221から離間された層240aの垂直側面上にのみ
残つていて、スペーサ250a,250bを形成している。スペ
ーサ250a,250bは、ゲート部材220,221の側面上にそれぞ
れ残つている。なお、層240aの一部を除去して、絶縁層
240aの薄い部分を形成している場合もある。ここでは、
示されていない。
第3e図は、基板231を含んでいる領域を完全にカバー
するようマスキング層320をその上面に設けた第3d図の
構造を示している。したがつて、マスキング層320は、
層240aの一部、分離領域210、スペーサ部材250b、およ
びゲート部材221をカバーしている。
第3f図は、イオン・ビーム260を衝突させた第3e図の
構造を示している。イオン・ビーム260のイオンは、層2
40aを貫通して基板230に入り、イオン注入領域270を形
成する。イオン注入領域270は、ゲート部材220から最も
離れたスペーサ250aの垂直縁部と分離領域210との間の
基板230に形成される。イオン・ビーム260は、ほぼ垂直
方向から第3e図の構造に衝突する。
第3g図は、スペーサ250aを除去した第3F図の構造を示
している。層240aの一部を薄くしてもよいし、またはそ
うでなくてもよい。ここでは、変化していない層240aを
示している。
第3h図は、イオン・ビーム280を衝突させた第3g図の
構造を示してる。イオン・ビーム280のイオンは、層240
aを貫通して基板230にイオン注入領域290を形成する。
イオン注入領域290は、ゲート部材220の側面の層240aの
部分の下の領域に隣接した基板230の部分と分離領域210
との間の基板230に形成される。
第3I図は、層320が除去された第3h図の構造を示して
いる。層330は、基板230を含んでいる領域上にこれを完
全にカバーして設けられている。したがつて、マスキン
グ層330は層240aの一部、分離領域210、スペーサ部分25
0b、およびゲート部材220とをカバーしている。
第3J図は、層250bを除去した第3I図の構造を示してい
る。層250bを除去する工程は、層240bを残して、層240a
の部分も除去する。層240bは、３つの異なる高さの領域
から成つている。層240bの最も厚い垂直部分は、ゲート
部材221の両側のすぐ隣りにある。中間の高さの層240b
の部分は、層240bの最も高い部分によりゲート部材221
から離間して、ゲート部材221の両側にある。層240bの
中間部分は、第3I図において層250bがあつた場所の下に
位置している。層240bの最も薄い部分は、層240bの最も
高い部分と中間部分とによりゲート部材221から離間し
てゲート部材221の両側にある。なお、用途に応じて、
層240bの薄い部分は完全に除去してもよい。
第3K図は、イオン・ビーム360を衝突させた第3J図の
構造を示している。イオン・ビーム360のイオンは、層2
40bを貫通して基板231に入り、イオン注入領域370を形
成する。イオン注入領域370を形成する際、イオン・ビ
ーム360のイオンは層240bの薄い部分と中間部分とを貫
通する。実際、層240bの薄い部分を貫通したイオン・ビ
ーム360の全イオンは、基板231に達し、注入領域370の
比較的深い部分を形成する。層240bの中間部分に侵入し
たイオン・ビーム360のイオンの一部は、層240bの中間
部分にトラツプされ、残りのイオンだけが基板231に達
する。層240bの中間部分に侵入したイオン・ビーム360
のイオンは、基板231に入り、注入領域370の比較的浅い
部分を形成する。イオン注入領域370は、層240bの最も
高い部分と分離領域210との間の基板231に形成される。
イオン・ビーム360は、ほぼ垂直方向で第3K図の構造に
衝突する。
第3L図は、イオン注入領域270,290がさらに縦および
横方向に基板中に拡散されて、接合部300を形成してい
る第3K図の構造を示している。イオン注入領域370は、
縦および横方向にさらに基板中に拡散されて、接合部31
0を形成している。接合部300がゲート部材220の縁部の
下に延びているように、イオン注入領域270,290に含ま
れているイオンの大部分がゲート部材220の下に置かれ
る。また、接合部310がゲート部材221の縁部の下に延び
ているように、イオン注入領域370に含まれているイオ
ンの大部分がゲート部材221の下に置かれる。
第３実施例の工程の説明 第３実施例の２つのMOSデイバイスを形成する方法
は、第１実施例と第２実施例に関して示した方法と同様
である。
さらに、基板領域230,231は反対の導電形でできてい
る。たとえば、一方の基板領域はドープしたウエルから
成つている。
イオン・ビーム260,280のイオンは、イオン・ビーム3
60のイオンと同じ導電形と反対の導電形である。イオン
注入領域を拡散しかつイオンを活性化するのに使用され
る高温工程は、通常同時に行なわれる。しかし、使用さ
れる種と工程の要求とに応じて、第１デイバイスに対す
る高温工程は、第２デイバイスの注入工程の前に行つて
もよい。
なお、第１実施例の処理工程は、CMOS集積回路にｎお
よびｐチヤネル・デイバイスを形成するのに使用でき、
また第２実施例の処理工程はCMOS集積回路にｎおよびｐ
チヤネル・デイバイスを形成するのに使用することがで
きる。
以上のように、本発明は、MOSFETを形成する改善され
た方法を提供する。
【図面の簡単な説明】
第1a図〜第1h図は本発明の第１実施例を示し、第1a図は
シリコン酸化膜とゲート部材とを示した基板の断面図、
第1b図は絶縁層を有する第1a図の基板を示す図、第1c図
は別の酸化膜を有する第1b図の基板を示す図、第1d図は
スペーサの形成に用いられるエツチング工程の後の第1c
図の基板を示す図、第1e図はイオン注入工程中の第1d図
の基板を示す図、第1f図は別のエツチング工程の後の第
1e図の基板を示す図、第1g図はイオン注入工程中の第1f
図の基板を示す図、第1h図は基板に形成された傾斜した
接合部を有する第1g図の基板を示す図である。 第2a図〜第2g図は本発明の第２実施例を示し、第2a図は
酸化膜とゲート部材を有する基板を示す図、第2b図は別
の酸化膜を有する第2a図の基板を示す図、第2c図はさら
に別の酸化膜を有する第2b図の基板を示す図、第2d図は
スペーサの形成に用いられるエツチング工程後の第2c図
の基板を示す図、第2e図は別のエツチング工程後の第2d
図の基板を示す図、第2f図はイオン注入中の第2e図の基
板を示す図、第2g図は傾斜した接合部を有する第2f図の
基板を示す図である。 第3a図〜第3h図および第3I図〜第3L図は本発明の第３実
施例を示し、第3a図は酸化膜と２つのゲート部材を含ん
でいる基板を示した断面図、第3b図は別の酸化膜を有す
る第3a図の基板を示す図、第3c図はさらに別の酸化膜を
有する第3b図の基板を示す図、第3d図はスペーサの形成
に用いられるエツチング工程後の第3c図の基板を示す
図、第3e図は基板の一部をフオトレジスト層でカバーし
た後の第3d図の基板を示す図、第3f図はイオン注入工程
中の第3e図の基板を示す図、第3g図はエツチング工程後
の第3f図の基板を示す図、第3h図は第２イオン注入工程
中の第3g図の基板を示す図、第3I図は基板の別の部分を
フオトレジスト層でカバーした後の第3h図の基板を示す
図、第3J図は、エツチング工程後の第3I図の基板を示す
図、第3K図は傾斜した接合部を備えたイオン注入工程中
の第3J図の基板を示す図、第3L図は形成されたソースお
よびドレイン工程を有する第3K図の基板を示している。 10,110,210……分離領域、20,120,220,221……ゲート部
材、30,130,230,231……基板、40,140,240……絶縁層、
50a,150a,250a……スペーサ、70,90,120,170,270,290,3
70……イオン注入領域、60,80,160,260,280,360……イ
オン・ビーム、100,200,300,310……接合部、320,330…
…マスキング層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エンダー・ホーケレク アメリカ合衆国95051カリフオルニア 州・サンタクララ・ナンバー208・ハル フオード アヴエニユウ・1700 (72)発明者 サンドラ・エス・リー アメリカ合衆国94022カリフオルニア 州・ロス アルトス・キヤンベル アヴ エニユウ・765 (56)参考文献 特開 昭60−193371（ＪＰ，Ａ) 特開 昭60−200572（ＪＰ，Ａ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】（ａ） 半導体基板の表面の一部上に絶縁
    されたゲート部材を形成する工程； （ｂ） 上記ゲート部材の上面および両側面上を含めて
    上記基板上に熱酸化絶縁層を形成する工程； （ｃ） 上記熱酸化絶縁層上に低温酸化膜を形成する工
    程； （ｄ） 上記低温酸化膜を異方性エッチングする工程； （ｅ） このエッチング工程を、上記低温酸化膜の基準
    厚さ分だけ除去する適切な時間の後に停止する停止工程
    にして、それによりスペーサが形成される、停止工程； （ｆ） 工程（ｅ）により得られた構造の表面上に、導
    電形を定める不純物の第１イオンを衝突させる工程にし
    て、上記スペーサが上記第１イオンの上記基板への到達
    を阻止する状態で衝突させる工程； （ｇ） 上記スペーサを、その下の上記熱酸化絶縁層の
    部分を残して、ウェットエッチングで除去する工程； （ｈ） 工程（ｇ）により得られた構造の表面上に、上
    記第１イオンと同じ導電形の、導電形を定める不純物の
    第２イオンを衝突させる工程にして、第２イオン注入領
    域が形成され、前に上記スペーサの下にあって残ってい
    る熱酸化絶縁層の部分では散乱によって低減された注入
    となっている、第２イオンを衝突させる工程； （ｉ） 上記イオンの少なくとも一部を上記ゲート部材
    の側面の下へ拡散させかつ上記イオンを活性化するよう
    上記基板を加熱する工程を 備え、傾斜したソースおよびドレイン領域を形成するこ
    とを特徴とする金属−酸化膜−半導体（MOS）集積回路
    の製造方法。
  2. 【請求項２】特許請求の範囲第１項に記載の製造方法に
    おいて、上記第１および第２イオンを上記基板の表面に
    対してほゞ垂直に打ち込み、上記ゲート部材の両側に対
    称的にイオン注入領域が形成されることを特徴とする製
    造方法。
  3. 【請求項３】（ａ） 半導体基板の一部上に絶縁された
    ゲート部材を形成する工程； （ｂ） 上記ゲート部材上の上面および両側面上を含め
    て上記基板上に熱酸化絶縁層を形成する工程； （ｃ） 上記熱酸化絶縁層上に低温酸化膜を形成する工
    程； （ｄ） 上記低温酸化膜を異方性エッチングする工程； （ｅ） このエッチング工程を、上記低温酸化膜の基準
    厚さ分だけ除去する適切な時間の後に停止する停止工程
    にして、スペーサを形成する、停止工程； （ｆ） 工程（ｅ）により得られた構造の上面を除去す
    るようエッチングする工程にして、上記スペーサが完全
    に除去されるまで上記スペーサによりその下の上記熱酸
    化絶縁層のエッチングが阻止され、上記スペーサにより
    エッチングが阻止された上記熱酸化絶縁層が中間厚みと
    なり、上記ゲート部材と上記除去されたスペーサ間の上
    記熱酸化絶縁層部分が最大厚みとなり、もって、３段階
    の厚さを有する熱酸化絶縁層が形成されるよう、ウェッ
    トエッチングを用いてエッチングする工程； （ｇ） 工程（ｆ）により得られた構造の表面上に、導
    電形を定める不純物のイオンを衝突させる工程にして、
    上記イオンのイオン注入領域が上記基板に形成され、上
    記３段階の厚さの熱酸化絶縁層領域により上記イオンの
    一部が上記基板に達することの邪魔となっている、イオ
    ンを衝突させる工程； （ｈ） 上記イオンの少なくとも一部を上記ゲート部材
    の側面の下へ拡散させかつ上記イオンを活性化するよう
    上記基板を加熱する工程 を備える、傾斜したソースおよびドレイン領域を形成す
    ることを特徴とする、金属−酸化膜−半導体（MOS）集
    積回路の製造方法。
  4. 【請求項４】（ａ） 半導体基板の第１の領域上に第１
    の絶縁されたゲートを形成する工程； （ｂ） 上記基板上の第２の領域上に第２の絶縁された
    ゲートを形成する工程； （ｃ） 上記半導体基板の表面上および上記第１のゲー
    トおよび第２のゲートの上面および側面上に熱酸化層を
    形成する工程； （ｄ） 上記熱酸化層の表面上に低温酸化膜を形成する
    工程； （ｅ） 上記低温酸化膜が上記第１のゲートおよび第２
    のゲートの側面上に残ってスペーサを形成するよう、上
    記低温酸化膜の一部を選択的に異方性エッチングする工
    程； （ｆ） 上記第２の領域をマスクする工程； （ｇ） 工程（ｆ）で得られた構造上に第１の導電形
    の、導電形を定める不純物の第１イオンを衝突させ、上
    記第１領域内で上記スペーサと上記第１ゲートがない基
    板部分に第１イオンを注入した領域が形成されるように
    する工程； （ｈ） 上記第１ゲートの側面から上記低温酸化スペー
    サをウェットエッチングで除去する工程； （ｉ） 工程（ｈ）で得られた構造上に、上記第１の導
    電形の、導電形を定める不純物の第２イオンを衝突さ
    せ、第１の領域において、イオン濃度は、上記第１ゲー
    トの下の基板部分に隣接する基板部分にて、上記第１ゲ
    ートから離れた基板部分よりも、低くなるようにする工
    程； （ｊ） 上記第１領域をマスクし、上記第２領域を露出
    させる工程； （ｋ） 上記第２領域上で上記低温酸化膜及び上記熱酸
    化層を異方性エッチングし、全てのスペーサを除去し、
    前に上記スペーサの下にあった上記熱酸化層の部分が前
    に上記スペーサの下ではなかった熱酸化層の部分よりも
    厚くなるようにし、かつ上記酸化層は上記スペーサの下
    にあった上記絶縁層と上記第２ゲートの間で最も厚くな
    るようにし、この結果３段階の厚さの熱酸化絶縁層が形
    成されるよう、スペーサを除去する工程； （ｌ） 工程（ｋ）で得られた構造上に第２導電形の、
    導電形を定める第３イオンを衝突させ、上記第２ゲート
    の下の基板部分に隣接する基板部分のイオン濃度が、上
    記第２ゲートから離れた基板部分よりも低くなるように
    する工程； （ｍ） 上記第１ゲート部材の少なくとも一部の下で、
    第１の導電形を定める不純物の第１の導電形のイオンの
    少なくとも一部を拡散させ、上記第２ゲート部材の少な
    くとも一部の下で、第２の導電形を定める不純物のイオ
    ンの少なくとも一部を拡散させることによって、上記第
    １及び第２の導電形の上記イオンを活性化させるように
    加熱する工程を 備えることを特徴とする、相補形金属−酸化膜−半導体
    （MOS）集積回路の製造方法。
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