JP2760068B2 - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、少なくともドレイン領域のうちでチャネル
に接する部分の不純物濃度が相対的に低いLDD構造のMIS
型半導体装置の製造方法に関するものである。
に接する部分の不純物濃度が相対的に低いLDD構造のMIS
型半導体装置の製造方法に関するものである。
本発明は、上記の様なMIS型半導体装置の製造方法に
おいて、少なくとも半導体基板の表面に絶縁膜を堆積さ
せ、更に、半導体基板の表面とゲート電極のエッジ部と
を酸化し、この状態で、不純物濃度が相対的に高い不純
物領域を形成することによって、特性の優れたMIS型半
導体装置を高い歩留りで製造することができる様にした
ものである。
おいて、少なくとも半導体基板の表面に絶縁膜を堆積さ
せ、更に、半導体基板の表面とゲート電極のエッジ部と
を酸化し、この状態で、不純物濃度が相対的に高い不純
物領域を形成することによって、特性の優れたMIS型半
導体装置を高い歩留りで製造することができる様にした
ものである。
LDD構造のMIS型半導体装置の製造方法は、「月刊Semi
conductor World」プレスジャーナル社（1987.2）p.94
〜100等に記載さているが、一般に、第５図に示す様な
工程を有している。
conductor World」プレスジャーナル社（1987.2）p.94
〜100等に記載さているが、一般に、第５図に示す様な
工程を有している。
この第５図の一従来例では、第5a図に示す様に、Si基
板11上にゲート絶縁膜であるSiO2膜12をまず形成し、こ
のSiO2膜12上にゲート電極13を形成する。ゲート電極13
は、多結晶Si膜14とWSix膜15とのポリサイド構造であ
る。
板11上にゲート絶縁膜であるSiO2膜12をまず形成し、こ
のSiO2膜12上にゲート電極13を形成する。ゲート電極13
は、多結晶Si膜14とWSix膜15とのポリサイド構造であ
る。
その後、ソース・ドレイン領域のうちのN-領域を形成
するためのリン16を、ゲート電極13をマスクとしてSi基
板11中へイオン注入する。
するためのリン16を、ゲート電極13をマスクとしてSi基
板11中へイオン注入する。
次に、第5B図に示す様に、モノシラン等を用いた常圧
低温（410℃程度）CVDによってSiO2膜17を堆積させ、こ
のSiO2膜17に対するRIEを行うことによって、ゲート電
極13の側壁をSiO2膜17で形成する。
低温（410℃程度）CVDによってSiO2膜17を堆積させ、こ
のSiO2膜17に対するRIEを行うことによって、ゲート電
極13の側壁をSiO2膜17で形成する。
そして、熱酸化を行うことによって、Si基板11及びWS
ix膜15の表面に夫々SiO2膜21、22を形成する。なお、こ
れらのSiO2膜21、22の形成と同時にゲート電極13のエッ
ジ部にも酸化膜（図示せず）が形成されてエッジ部が丸
められ、エッジ部における電解の集中が緩和されて、ゲ
ート電極13のエッジ部におけるゲート耐圧の劣化が防止
される。
ix膜15の表面に夫々SiO2膜21、22を形成する。なお、こ
れらのSiO2膜21、22の形成と同時にゲート電極13のエッ
ジ部にも酸化膜（図示せず）が形成されてエッジ部が丸
められ、エッジ部における電解の集中が緩和されて、ゲ
ート電極13のエッジ部におけるゲート耐圧の劣化が防止
される。
その後、ソース・ドレイン領域のうちのN+領域を形成
するためのヒ素23を、ゲート電極13及びSiO2膜17をマス
クとしてSi基板11中へイオン注入する。
するためのヒ素23を、ゲート電極13及びSiO2膜17をマス
クとしてSi基板11中へイオン注入する。
次に、アニールを行うことによって、第5C図に示す様
に、ソース・ドレイン領域となるN-領域24及びN+領域25
を形成する。
に、ソース・ドレイン領域となるN-領域24及びN+領域25
を形成する。
ところで、SiO221、22を形成するための熱酸化は850
〜900℃程度の温度で行うが、ゲート長が0.8μｍ程度の
MISトランジスタでは、上記の様な高温の熱酸化を長時
間に亘って行うと接合深さが深くなり過ぎる。従って、
熱酸化を十分には行うことができず、SiO2膜21、22の厚
さは100Å程度である。
〜900℃程度の温度で行うが、ゲート長が0.8μｍ程度の
MISトランジスタでは、上記の様な高温の熱酸化を長時
間に亘って行うと接合深さが深くなり過ぎる。従って、
熱酸化を十分には行うことができず、SiO2膜21、22の厚
さは100Å程度である。
しかし、SiO2膜21がこの様に薄いと、ヒ素23のイオン
注入時にSi基板11の受ける損傷が多く、Si基板11に結晶
欠陥が発生し易い。このため、接合におけるリーク電流
の増加等のデバイス特性の劣化や製造歩留の低下を生じ
る。
注入時にSi基板11の受ける損傷が多く、Si基板11に結晶
欠陥が発生し易い。このため、接合におけるリーク電流
の増加等のデバイス特性の劣化や製造歩留の低下を生じ
る。
しかも、ゲート電極13の側壁であるSiO2膜17を形成す
るためのRIEによってもSi基板11やWSix膜15の表面が損
傷を受けており、これらの表面にはSiO2膜21、22が成長
しにくい。このため、SiO2膜21が更に薄くなり、Si基板
11に結晶欠陥が発生し易いという上記の問題が更に顕著
になる。
るためのRIEによってもSi基板11やWSix膜15の表面が損
傷を受けており、これらの表面にはSiO2膜21、22が成長
しにくい。このため、SiO2膜21が更に薄くなり、Si基板
11に結晶欠陥が発生し易いという上記の問題が更に顕著
になる。
従って、第５図に示した一従来例では、特性の優れた
MIS型半導体装置を高い歩留で製造することができな
い。
MIS型半導体装置を高い歩留で製造することができな
い。
本発明によるMIS型半導体装置の製造方法では、半導
体基板11上にゲート絶縁膜12を介してゲート電極13を形
成し、不純物濃度が相対的に低い第１の不純物領域24
を、前記ゲート電極13をマスクとして前記半導体基板11
内に形成し、前記ゲート電極13に側壁17を形成し、少な
くとも前記半導体基板11の表面に絶縁膜26を堆積させ、
少なくとも前記半導体基板11の前記表面と前記ゲート電
極13のエッジ部とを酸化し、不純物濃度が相対的に高い
第２の不純物領域25を、前記ゲート電極13及び前記側壁
17をマスクとして前記半導体基板11内に形成する。
体基板11上にゲート絶縁膜12を介してゲート電極13を形
成し、不純物濃度が相対的に低い第１の不純物領域24
を、前記ゲート電極13をマスクとして前記半導体基板11
内に形成し、前記ゲート電極13に側壁17を形成し、少な
くとも前記半導体基板11の表面に絶縁膜26を堆積させ、
少なくとも前記半導体基板11の前記表面と前記ゲート電
極13のエッジ部とを酸化し、不純物濃度が相対的に高い
第２の不純物領域25を、前記ゲート電極13及び前記側壁
17をマスクとして前記半導体基板11内に形成する。
本発明によるMIS型半導体装置の製造方法では、少な
くとも半導体基板11の表面に絶縁膜26を堆積させてから
前記表面を酸化しているので、不純物濃度が相対的に高
い第２の不純物領域25を半導体基板11内に形成する際
に、酸化膜21が薄くても半導体基板11の受ける損傷が少
なく、半導体基板11に結晶欠陥が発生しにくい。
くとも半導体基板11の表面に絶縁膜26を堆積させてから
前記表面を酸化しているので、不純物濃度が相対的に高
い第２の不純物領域25を半導体基板11内に形成する際
に、酸化膜21が薄くても半導体基板11の受ける損傷が少
なく、半導体基板11に結晶欠陥が発生しにくい。
しかも、半導体基板11の表面のみではなくゲート電極
13のエッジ部も酸化しているので、エッジ部が丸めら
れ、エッジ部における電界の集中が緩和されて、ゲート
電極13のエッジ部におけるゲート耐圧の劣化が防止され
る。
13のエッジ部も酸化しているので、エッジ部が丸めら
れ、エッジ部における電界の集中が緩和されて、ゲート
電極13のエッジ部におけるゲート耐圧の劣化が防止され
る。
以下、本発明の第１〜第６実施例を第１図〜第４図を
参照しながら説明する。
参照しながら説明する。
第１図が、第１実施例を示している。この第１実施例
でも、第1A図に示す様に、SiO2膜12、多結晶Si膜14及び
WSix膜15をSi基板11上に形成し、リン16をSi基板11中へ
イオン注入し、更にSiO2膜17をSi基板11上に形成するま
では、第５図に示した一従来例と同様に行う。
でも、第1A図に示す様に、SiO2膜12、多結晶Si膜14及び
WSix膜15をSi基板11上に形成し、リン16をSi基板11中へ
イオン注入し、更にSiO2膜17をSi基板11上に形成するま
では、第５図に示した一従来例と同様に行う。
この第１実施例では、次に、TEOS（テトラエチルオル
ソシリケート）等を用いた減圧高温（700℃程度）CVDに
よって、第1B図に示す様に、Si基板11やWSix膜15等の表
面に厚さ100〜300Å程度のSiO2膜26を堆積させる。
ソシリケート）等を用いた減圧高温（700℃程度）CVDに
よって、第1B図に示す様に、Si基板11やWSix膜15等の表
面に厚さ100〜300Å程度のSiO2膜26を堆積させる。
TEOS等を用いた減圧高温CVDでは、堆積速度を遅くす
ることができるので、薄いSiO2膜26でも制御性よく堆積
させることができる。
ることができるので、薄いSiO2膜26でも制御性よく堆積
させることができる。
その後は、第５図に示した一従来例と同様に行う。即
ち、第1C図に示す様にSiO2膜21、22の形成及びヒ素23の
イオン注入を行い、第1D図に示す様にアニールによって
N-領域24及びN+領域25を形成する。
ち、第1C図に示す様にSiO2膜21、22の形成及びヒ素23の
イオン注入を行い、第1D図に示す様にアニールによって
N-領域24及びN+領域25を形成する。
以上の様な第１実施例では、SiO2膜26を形成し更にSi
O2膜21を形成しているので、第５図に示した一従来例と
同様にSiO2膜21が100Å程度と薄くしても、ヒ素23のイ
オン注入時にSi基板11の受ける損傷が少ない。
O2膜21を形成しているので、第５図に示した一従来例と
同様にSiO2膜21が100Å程度と薄くしても、ヒ素23のイ
オン注入時にSi基板11の受ける損傷が少ない。
従って、Si基板11に結晶欠陥が発生しにくく、この第
１実施例では、特性の優れたMIS型半導体装置を高い歩
留で製造することができる。
１実施例では、特性の優れたMIS型半導体装置を高い歩
留で製造することができる。
ところで、SiO2膜21、22を形成するときの熱によっ
て、WSix膜15は非晶質状態から結晶化し、イオン注入に
対するWSix膜15の阻止能力は低下する。
て、WSix膜15は非晶質状態から結晶化し、イオン注入に
対するWSix膜15の阻止能力は低下する。
従って、第５図に示した一従来例の様にWSix膜15の表
面に100Å程度と薄いSiO2膜22しか形成されていない
と、ヒ素23のイオン注入時にこのヒ素23がゲート電極13
を突き抜けてチャネル部へ到達し易い。
面に100Å程度と薄いSiO2膜22しか形成されていない
と、ヒ素23のイオン注入時にこのヒ素23がゲート電極13
を突き抜けてチャネル部へ到達し易い。
しかしこの第１実施例では、WSix膜14の表面にもSiO2
膜22の他にSiO2膜26が形成されているので、ヒ素23がゲ
ート電極13を突き抜けてチャネル部へ到達するのが防止
される。
膜22の他にSiO2膜26が形成されているので、ヒ素23がゲ
ート電極13を突き抜けてチャネル部へ到達するのが防止
される。
なお、SiO2膜26を形成するための減圧高温CVDの温度
は熱酸化の温度よりも低いので、SiO2膜26の形成によっ
て接合深さが深くなることはない。
は熱酸化の温度よりも低いので、SiO2膜26の形成によっ
て接合深さが深くなることはない。
次に、第２実施例を説明する。この第２実施例は、ゲ
ート電極13の側壁であるSiO2膜17をTEOS等で用いた減圧
高温CVDによって形成し、SiO2膜26を常圧低温CVDによっ
て形成することを除いて、上述の第１実施例と実質的に
同様の工程を有している。
ート電極13の側壁であるSiO2膜17をTEOS等で用いた減圧
高温CVDによって形成し、SiO2膜26を常圧低温CVDによっ
て形成することを除いて、上述の第１実施例と実質的に
同様の工程を有している。
SiO2膜17を第１実施例の様に常圧低温CVDによって形
成すると、このSiO2膜17の段差被覆性は、周辺回路部等
のパターンの疎な領域では良いが、メモリセル等のパタ
ーンの密な領域では悪い。第２図は、このことを示して
いる。
成すると、このSiO2膜17の段差被覆性は、周辺回路部等
のパターンの疎な領域では良いが、メモリセル等のパタ
ーンの密な領域では悪い。第２図は、このことを示して
いる。
従って、SiO2膜17に対してRIEを行うと、Si基板11の
表面上のSiO2膜17のうちでゲート電極13の側壁以外の部
分は、段差被覆性が悪いためにSiO2膜17が薄いメモリセ
ルでまず存在しなくなるが、その時点では周辺回路部で
はまだ残存している。
表面上のSiO2膜17のうちでゲート電極13の側壁以外の部
分は、段差被覆性が悪いためにSiO2膜17が薄いメモリセ
ルでまず存在しなくなるが、その時点では周辺回路部で
はまだ残存している。
もしこの時点でRIEを停止すると、その後にヒ素23を
イオン注入しても、周辺回路部ではこのヒ素23がSi基板
11内へ十分には到達しないために不純物拡散層のシート
抵抗が高い。
イオン注入しても、周辺回路部ではこのヒ素23がSi基板
11内へ十分には到達しないために不純物拡散層のシート
抵抗が高い。
これを回避するためには周辺回路部でもSi基板11の表
面上には側壁以外のSiO2膜17が残存しなくなる状態まで
RIEを行う必要があるが、すると今度はメモリセルでの
オーバエッチングが多くなる。
面上には側壁以外のSiO2膜17が残存しなくなる状態まで
RIEを行う必要があるが、すると今度はメモリセルでの
オーバエッチングが多くなる。
この様にオーバエッチングが多くなると、Si基板11の
受ける損傷が多くなる。従って、Si基板11に結晶欠陥が
発生し易くなって、メモリセルの不良につながる。
受ける損傷が多くなる。従って、Si基板11に結晶欠陥が
発生し易くなって、メモリセルの不良につながる。
これに対してこの第２実施例では、TEOS等を用いた減
圧高温CVDによってSiO2膜17を形成しているので、パタ
ーンの密な領域でもSiO2膜17の段差被覆性が良い。
圧高温CVDによってSiO2膜17を形成しているので、パタ
ーンの密な領域でもSiO2膜17の段差被覆性が良い。
従ってこの第２実施例では、第１実施例よりも更に特
性の優れたMIS型半導体装置を更に高い歩留で製造する
ことができる。
性の優れたMIS型半導体装置を更に高い歩留で製造する
ことができる。
なお、SiO2膜17、26の双方を減圧高温CVDで形成する
と、WSix膜15が露出状態で600℃以上の高温を２回受け
ることになり、WSix膜15が多結晶Si膜14から剥離し易
い。
と、WSix膜15が露出状態で600℃以上の高温を２回受け
ることになり、WSix膜15が多結晶Si膜14から剥離し易
い。
しかしこの第２実施例では、SiO226を常圧低温CVDに
よって形成しているので、WSix膜15が多結晶Si膜14から
剥離することはない。
よって形成しているので、WSix膜15が多結晶Si膜14から
剥離することはない。
次に、第３実施例を説明する。この第３実施例は、メ
モリセル等のパターンの密な領域でSi基板11の表面上に
はゲート電極13の側壁以外にSiO2膜17が存在しなくなっ
た時点でこのSiO2膜17に対するRIEを停止し、その時点
で周辺回路部等のパターンの疎な領域に残存しているSi
O2膜17はその後のウエットエッチングによって除去する
ことを除いて、上述の第２実施例と実質的に同様の工程
を有している。
モリセル等のパターンの密な領域でSi基板11の表面上に
はゲート電極13の側壁以外にSiO2膜17が存在しなくなっ
た時点でこのSiO2膜17に対するRIEを停止し、その時点
で周辺回路部等のパターンの疎な領域に残存しているSi
O2膜17はその後のウエットエッチングによって除去する
ことを除いて、上述の第２実施例と実質的に同様の工程
を有している。
メモリセル等におけるRIEの停止時点を求めること
は、エッチングの終点検出器を用いることによって可能
である。
は、エッチングの終点検出器を用いることによって可能
である。
この第３実施例の様にウエットエッチングを行うと、
Si基板11は損傷を受けない。また、そのエッチング量も
数百Å程度であるので、ゲート電極13の側壁のSiO2膜17
の形状は殆ど影響を受けない。
Si基板11は損傷を受けない。また、そのエッチング量も
数百Å程度であるので、ゲート電極13の側壁のSiO2膜17
の形状は殆ど影響を受けない。
従ってこの第３実施例は、第２実施例よりも更に特性
の優れたMIS型半導体装置を更に高い歩留で製造するこ
とができる。
の優れたMIS型半導体装置を更に高い歩留で製造するこ
とができる。
なお、この第２実施例の様にTEOS等を用いた減圧高温
CVDによってSiO2膜17を形成する代りに、常圧低温CVDに
よってSiO2膜17を形成すると、ウエットエッチング時に
このSiO2膜17の肩部に巣が形成されているので好ましく
ない。
CVDによってSiO2膜17を形成する代りに、常圧低温CVDに
よってSiO2膜17を形成すると、ウエットエッチング時に
このSiO2膜17の肩部に巣が形成されているので好ましく
ない。
次に、第４実施例を説明する。この第４実施例は、ゲ
ート電極13間の間隔が1.4〜3.6μｍであるメモリセル
と、ゲート電極13間の間隔が3.6μｍよりも広い周辺回
路部とを有するメモリ装置を製造するものである。
ート電極13間の間隔が1.4〜3.6μｍであるメモリセル
と、ゲート電極13間の間隔が3.6μｍよりも広い周辺回
路部とを有するメモリ装置を製造するものである。
この第４実施例では、モノシラン等を用いた常圧低温
CVDによってSiO2膜17を堆積させ、このSiO2膜17に対す
るRIEはゲート電極13間の間隔が3.6μｍである部分でゲ
ート電極13の側壁以外にはSi基板11の表面上にSiO2膜17
が存在しなくなった時点で一旦停止する。
CVDによってSiO2膜17を堆積させ、このSiO2膜17に対す
るRIEはゲート電極13間の間隔が3.6μｍである部分でゲ
ート電極13の側壁以外にはSi基板11の表面上にSiO2膜17
が存在しなくなった時点で一旦停止する。
その後、メモリセルをレジストでマスクし、Si基板11
の表面上のSiO2膜17のうちで周辺回路部でゲート電極13
の側壁以外に残存している部分を除去するために、RIE
を再開する。
の表面上のSiO2膜17のうちで周辺回路部でゲート電極13
の側壁以外に残存している部分を除去するために、RIE
を再開する。
ところで、ゲート電極13間の間隔が1.4〜3.6μｍであ
れば、第２図から明らかな様に段差被覆性が79〜89％で
ある。
れば、第２図から明らかな様に段差被覆性が79〜89％で
ある。
このため、この第４実施例の様にメモリセルをレジス
トでマスクせずに、周辺回路部のSiO2膜17の除去までを
１度のRIEで行えば、メモリセルでは21〜11％のオーバ
エッチングが行われる。
トでマスクせずに、周辺回路部のSiO2膜17の除去までを
１度のRIEで行えば、メモリセルでは21〜11％のオーバ
エッチングが行われる。
これに対してこの第４実施例では、１回目のRIEでは
ゲート電極13間の間隔が3.6μｍの部分を基準にしてい
るので、オーバエッチングは最高ては10％である。この
ため、RIEによるSi基板11の受ける損傷が少なく、Si基
板11に結晶欠陥が発生しにくい。
ゲート電極13間の間隔が3.6μｍの部分を基準にしてい
るので、オーバエッチングは最高ては10％である。この
ため、RIEによるSi基板11の受ける損傷が少なく、Si基
板11に結晶欠陥が発生しにくい。
従ってこの第４実施例は、モノシラン等を用いた常圧
低温CVDによってSiO2膜17を堆積させているにも拘ら
ず、特性の優れたMIS型半導体装置を高い歩留で製造す
ることができる。
低温CVDによってSiO2膜17を堆積させているにも拘ら
ず、特性の優れたMIS型半導体装置を高い歩留で製造す
ることができる。
第３図は、第５実施例を示している。この第５実施例
では、第3A図に示す様に、Si基板11上にSiO2膜12と多結
晶Si膜14とをまず形成し、ゲート電極13をマスクとして
リン等をSi基板11中へイオン注入することによってN-領
域24を形成し、更にCVD及びエッチバックによってゲー
ト電極13の側壁としてSiO2膜17を形成する。
では、第3A図に示す様に、Si基板11上にSiO2膜12と多結
晶Si膜14とをまず形成し、ゲート電極13をマスクとして
リン等をSi基板11中へイオン注入することによってN-領
域24を形成し、更にCVD及びエッチバックによってゲー
ト電極13の側壁としてSiO2膜17を形成する。
次に、熱酸化を行うことによって、第3B図に示す様
に、Si基板11及び多結晶Si膜14の夫々の表面にSiO2膜2
1、22を形成する。
に、Si基板11及び多結晶Si膜14の夫々の表面にSiO2膜2
1、22を形成する。
次に、厚さ1000Å程度の多結晶Si膜27をCVDによって
堆積させ、この多結晶Si膜27をRIEで全面エッチングす
ることによって、第3C図に示す様に、SiO2膜17の更に外
側に多結晶Si膜27の側壁を形成する。
堆積させ、この多結晶Si膜27をRIEで全面エッチングす
ることによって、第3C図に示す様に、SiO2膜17の更に外
側に多結晶Si膜27の側壁を形成する。
その後、ゲート電極13、SiO2膜17、及び多結晶Si膜27
をマスクとして、ヒ素23をSi基板11中へイオン注入す
る。従って、第3C図からも明らかな様に、Si基板11中へ
イオン注入されたヒ素23とSiO2膜17との間には、多結晶
Si膜27の厚さに対応するオフセットが存在している。
をマスクとして、ヒ素23をSi基板11中へイオン注入す
る。従って、第3C図からも明らかな様に、Si基板11中へ
イオン注入されたヒ素23とSiO2膜17との間には、多結晶
Si膜27の厚さに対応するオフセットが存在している。
次に、第3D図に示す様に、プラズマエッチングによっ
て多結晶Si膜27を除去し、アニールによってN+領域25を
形成する。
て多結晶Si膜27を除去し、アニールによってN+領域25を
形成する。
ところで、ヒ素23のイオン注入によって非晶質化した
領域が再結晶するとき、結晶が回復できる温度には面方
位依存性がある。このため、結晶欠陥が残存して、転位
網を形成する場合がある。一方、SiO2膜17のエッジ部に
は応力が集中し易い。
領域が再結晶するとき、結晶が回復できる温度には面方
位依存性がある。このため、結晶欠陥が残存して、転位
網を形成する場合がある。一方、SiO2膜17のエッジ部に
は応力が集中し易い。
従って、SiO2膜17のエッジ部に接するSi基板11中に転
位網が発生しており、N+領域25を形成するためのアニー
ルによってSiO2膜17のエッジ部からSi基板11へ応力が加
わると、ゲート電極13の下方まで転位が増殖する。そし
て、この転位が接合を横切ると、リーク電流が増加する
原因となる。
位網が発生しており、N+領域25を形成するためのアニー
ルによってSiO2膜17のエッジ部からSi基板11へ応力が加
わると、ゲート電極13の下方まで転位が増殖する。そし
て、この転位が接合を横切ると、リーク電流が増加する
原因となる。
これに対してこの第５実施例では、上述の様に、Si基
板11中へイオン注入されたヒ素23とSiO2膜17との間にオ
フセットが存在しているので、転位網が発生している領
域へSiO2膜17から応力が加わりにくい。
板11中へイオン注入されたヒ素23とSiO2膜17との間にオ
フセットが存在しているので、転位網が発生している領
域へSiO2膜17から応力が加わりにくい。
従ってこの第５実施例では、ゲート電極13の下方への
転位の増殖を防止できて、品質の高いMIS型半導体装置
を製造することができる。
転位の増殖を防止できて、品質の高いMIS型半導体装置
を製造することができる。
なお、ゲート電極13の側壁の全体を多結晶Si膜27で形
成し、ヒ素23をイオン注入した後に側壁の全体を除去し
ても、ゲート電極13とイオン注入領域との間にオフセッ
トを設けることはできる。しかしこの方法では、側壁に
よる平坦化という利点が無くなってしまう。
成し、ヒ素23をイオン注入した後に側壁の全体を除去し
ても、ゲート電極13とイオン注入領域との間にオフセッ
トを設けることはできる。しかしこの方法では、側壁に
よる平坦化という利点が無くなってしまう。
第４図は、第６実施例を示している。この第６実施例
は、N-領域24を形成するためのイオンの入射角度とN+領
域25を形成するためのイオンの入射角度とを互いに異な
らせることによって、ゲート電極の側壁を形成すること
なくLDD構造のMISトランジスタを製造するものである。
は、N-領域24を形成するためのイオンの入射角度とN+領
域25を形成するためのイオンの入射角度とを互いに異な
らせることによって、ゲート電極の側壁を形成すること
なくLDD構造のMISトランジスタを製造するものである。
この第６実施例でも、第4A図に示す様に、Si基板11上
にSiO2膜12と多結晶Si膜14とをまず形成する。
にSiO2膜12と多結晶Si膜14とをまず形成する。
次に、第4B図に示す様に、MISトランジスタのソース
領域を覆う様にレジスト28をパターニングし、この状態
でSi基板11を回転させ、レジスト28及びゲート電極13を
マスクとして斜め方向からSi基板11へリン16をイオン注
入してN-領域24を形成する。
領域を覆う様にレジスト28をパターニングし、この状態
でSi基板11を回転させ、レジスト28及びゲート電極13を
マスクとして斜め方向からSi基板11へリン16をイオン注
入してN-領域24を形成する。
次に、第4C図に示す様に、レジスト28を除去してか
ら、ゲート電極13をマスクとして垂直な方向からSi基板
11へヒ素23をイオン注入してN+領域25を形成する。
ら、ゲート電極13をマスクとして垂直な方向からSi基板
11へヒ素23をイオン注入してN+領域25を形成する。
この第６実施例では、N-領域24を形成されるのはドレ
イン領域のみであるので、短チャネル効果を低減させた
MIS型半導体装置を製造することができる。
イン領域のみであるので、短チャネル効果を低減させた
MIS型半導体装置を製造することができる。
本発明によるMIS型半導体装置の製造方法では、半導
体基板に結晶欠陥が発生しにくく、しかもゲート電極の
エッジ部におけるゲート耐圧の劣化が防止されるので、
特性の優れたMIS型半導体装置を高い歩留で製造するこ
とができる。
体基板に結晶欠陥が発生しにくく、しかもゲート電極の
エッジ部におけるゲート耐圧の劣化が防止されるので、
特性の優れたMIS型半導体装置を高い歩留で製造するこ
とができる。
第１図は本発明の第１実施例を順次に示す側断面図、第
２図は段差被覆性を示すグラフ、第３図及び第４図は夫
々第５及び第６実施例を順次に示す側断面図である。 第５図は本発明の一従来例を順次に示す側断面図であ
る。 なお図面に用いた符号において、 11……Si基板 12,17,21,26……SiO2膜 13……ゲート電極 24……N-領域 25……N+領域 である。
２図は段差被覆性を示すグラフ、第３図及び第４図は夫
々第５及び第６実施例を順次に示す側断面図である。 第５図は本発明の一従来例を順次に示す側断面図であ
る。 なお図面に用いた符号において、 11……Si基板 12,17,21,26……SiO2膜 13……ゲート電極 24……N-領域 25……N+領域 である。
Claims (2)
- 【請求項１】半導体基板上にゲート絶縁膜を介してゲー
ト電極を形成し、 不純物濃度が相対的に低い第１の不純物領域を、前記ゲ
ート電極をマスクとして前記半導体基板内に形成し、 前記ゲート電極に側壁を形成し、 少なくとも前記半導体基板の表面に絶縁膜を堆積させ、 少なくとも前記半導体基板の前記表面と前記ゲート電極
のエッジ部とを酸化し、 不純物濃度が相対的に高い第２の不純物領域を、前記ゲ
ート電極及び前記側壁をマスクとして前記半導体基板内
に形成するMIS型半導体装置の製造方法。 - 【請求項２】前記絶縁膜の厚さが100〜300Åである請求
項１記載のMIS型半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185759A JP2760068B2 (ja) | 1989-07-18 | 1989-07-18 | Ｍｉｓ型半導体装置の製造方法 |
| US07/553,393 US5073514A (en) | 1989-07-18 | 1990-07-17 | Method of manufacturing mis semiconductor device |
| EP90307802A EP0409561B1 (en) | 1989-07-18 | 1990-07-17 | Methods of manufacturing MIS semiconductor devices |
| DE69031447T DE69031447T2 (de) | 1989-07-18 | 1990-07-17 | Verfahren zur Herstellung von MIS-Halbleiterbauelementen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1185759A JP2760068B2 (ja) | 1989-07-18 | 1989-07-18 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0350740A JPH0350740A (ja) | 1991-03-05 |
| JP2760068B2 true JP2760068B2 (ja) | 1998-05-28 |
Family
ID=16176374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1185759A Expired - Lifetime JP2760068B2 (ja) | 1989-07-18 | 1989-07-18 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5073514A (ja) |
| EP (1) | EP0409561B1 (ja) |
| JP (1) | JP2760068B2 (ja) |
| DE (1) | DE69031447T2 (ja) |
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