JPH06326183A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06326183A JPH06326183A JP5077699A JP7769993A JPH06326183A JP H06326183 A JPH06326183 A JP H06326183A JP 5077699 A JP5077699 A JP 5077699A JP 7769993 A JP7769993 A JP 7769993A JP H06326183 A JPH06326183 A JP H06326183A
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】
【目的】 素子分離領域を活性領域に対し自己整合的に
形成する製法において、活性領域上に厚い熱酸化膜を形
成しないで済むようにして活性領域内に転移が導入され
るのを防止し、不純物プロファイルの変動を抑制する。 【構成】 ｐ型半導体基板１００上に酸化シリコン膜１
０３、多結晶シリコン膜１０４、酸化シリコン膜１０５
を順に成長させた後、フォトレジスト膜１２０をマスク
として酸化シリコン膜１０５を選択的に除去する［図
（ａ）］。ｎ型不純物を導入して電荷転送領域１０７を
形成し、酸化シリコン膜１０５をマスクとした選択的に
Ｗ膜１０８を成長させ［図（ｂ）］、酸化シリコン膜１
０５を除去した後、Ｗ膜１０８をマスクとしてｐ型の不
純物を導入して、電荷転送領域１０７に対し自己整合的
に素子分離領域１１１を形成する［図（ｃ）］。
形成する製法において、活性領域上に厚い熱酸化膜を形
成しないで済むようにして活性領域内に転移が導入され
るのを防止し、不純物プロファイルの変動を抑制する。 【構成】 ｐ型半導体基板１００上に酸化シリコン膜１
０３、多結晶シリコン膜１０４、酸化シリコン膜１０５
を順に成長させた後、フォトレジスト膜１２０をマスク
として酸化シリコン膜１０５を選択的に除去する［図
（ａ）］。ｎ型不純物を導入して電荷転送領域１０７を
形成し、酸化シリコン膜１０５をマスクとした選択的に
Ｗ膜１０８を成長させ［図（ｂ）］、酸化シリコン膜１
０５を除去した後、Ｗ膜１０８をマスクとしてｐ型の不
純物を導入して、電荷転送領域１０７に対し自己整合的
に素子分離領域１１１を形成する［図（ｃ）］。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、電荷結合素子（ＣＣＤ）やＣＣＤ型固体
撮像素子等の半導体装置の素子分離領域の形成方法に関
する。
に関し、特に、電荷結合素子（ＣＣＤ）やＣＣＤ型固体
撮像素子等の半導体装置の素子分離領域の形成方法に関
する。
【０００２】
【従来の技術】従来、この種の電荷結合素子や固体撮像
素子の製造方法は、バーズビークによるアクティブ領域
の減少を防止するため、アクティブ領域上を選択熱酸化
することにより比較的厚い酸化シリコン膜を形成し、こ
の酸化シリコン膜をマスクとしてイオン注入を行い素子
分離領域をアクティブ領域に対し自己整合的に形成する
（織田：特開昭６０−２０６１４２号公報、中柴：特開
平２−４０４９７４号公報参照）ものであった。
素子の製造方法は、バーズビークによるアクティブ領域
の減少を防止するため、アクティブ領域上を選択熱酸化
することにより比較的厚い酸化シリコン膜を形成し、こ
の酸化シリコン膜をマスクとしてイオン注入を行い素子
分離領域をアクティブ領域に対し自己整合的に形成する
（織田：特開昭６０−２０６１４２号公報、中柴：特開
平２−４０４９７４号公報参照）ものであった。
【０００３】図８の（ａ）〜（ｃ）乃至図９の（ａ）〜
（ｃ）は、従来の固体撮像素子の主な製造工程における
セル部の断面図を示したものである。まず、ｎ型半導体
基板５０１上にｐ型ウェル層５０２を形成し、その上に
膜厚約４０ｎｍの酸化シリコン膜５０３、膜厚約２２０
ｎｍの窒化シリコン膜５０４を順に成長させた後、フォ
トレジスト膜５２０ａを形成し、これをマスクとして光
電変換領域５０６および電荷転送領域５０７となる部分
の窒化シリコン膜５０４をプラズマエッチング法にて選
択的に除去する［図８の（ａ）］。
（ｃ）は、従来の固体撮像素子の主な製造工程における
セル部の断面図を示したものである。まず、ｎ型半導体
基板５０１上にｐ型ウェル層５０２を形成し、その上に
膜厚約４０ｎｍの酸化シリコン膜５０３、膜厚約２２０
ｎｍの窒化シリコン膜５０４を順に成長させた後、フォ
トレジスト膜５２０ａを形成し、これをマスクとして光
電変換領域５０６および電荷転送領域５０７となる部分
の窒化シリコン膜５０４をプラズマエッチング法にて選
択的に除去する［図８の（ａ）］。
【０００４】次に、前記電荷転送領域５０７となる領域
上を覆うフォトレジスト膜５２０ｂを形成した後、前記
フォトレジスト膜５２０ｂと窒化シリコン膜５０４とを
マスクとしてｎ型不純物をイオン注入して光電変換領域
５０６を形成する［図８の（ｂ）］。次に、前記光電変
換領域５０６上を覆うフォトレジスト膜５２０ｃを形成
し、前記フォトレジスト膜５２０ｃと窒化シリコン膜５
０４とをマスクとしてｎ型不純物をイオン注入して電荷
転送領域５０７を形成する［図８の（ｃ）］。
上を覆うフォトレジスト膜５２０ｂを形成した後、前記
フォトレジスト膜５２０ｂと窒化シリコン膜５０４とを
マスクとしてｎ型不純物をイオン注入して光電変換領域
５０６を形成する［図８の（ｂ）］。次に、前記光電変
換領域５０６上を覆うフォトレジスト膜５２０ｃを形成
し、前記フォトレジスト膜５２０ｃと窒化シリコン膜５
０４とをマスクとしてｎ型不純物をイオン注入して電荷
転送領域５０７を形成する［図８の（ｃ）］。
【０００５】次に、窒化シリコン膜５０４をマスクとし
て熱酸化を施し、選択的に約３００ｎｍの比較的厚い酸
化シリコン膜５０８を成長させ、窒化シリコン膜５０４
をウェットエッチング法により除去した後、前記比較的
厚い酸化シリコン膜５０８をマスクとしてｐ型の不純物
（例えばボロン）をイオン注入して信号読み出し領域５
１０のしきい値の調整を行い、さらにフォトレジストプ
ロセスを用いて前記信号読み出し領域５１０をフォトレ
ジスト膜５２０ｄにて被覆し、前記酸化シリコン膜５０
８とフォトレジスト膜５２０ｄをマスクとしてｐ型の不
純物（例えばボロン）をイオン注入してｐ+ 型の素子分
離領域５１１を前記光電変換領域５０６および電荷転送
領域５０７に自己整合的に形成する［図９の（ａ）］。
て熱酸化を施し、選択的に約３００ｎｍの比較的厚い酸
化シリコン膜５０８を成長させ、窒化シリコン膜５０４
をウェットエッチング法により除去した後、前記比較的
厚い酸化シリコン膜５０８をマスクとしてｐ型の不純物
（例えばボロン）をイオン注入して信号読み出し領域５
１０のしきい値の調整を行い、さらにフォトレジストプ
ロセスを用いて前記信号読み出し領域５１０をフォトレ
ジスト膜５２０ｄにて被覆し、前記酸化シリコン膜５０
８とフォトレジスト膜５２０ｄをマスクとしてｐ型の不
純物（例えばボロン）をイオン注入してｐ+ 型の素子分
離領域５１１を前記光電変換領域５０６および電荷転送
領域５０７に自己整合的に形成する［図９の（ａ）］。
【０００６】次に、フォトレジスト膜５２０ｄおよび酸
化シリコン膜５０３、５０８を除去し、熱酸化を施すこ
とにより第１のゲート絶縁膜（図示せず）を形成し、さ
らに減圧ＣＶＤ法、フォトリソグラフィ法およびプラズ
マエッチング法を用いて電荷転送を行うための第１の電
荷転送電極（図示せず）を形成する。続いて第１の電荷
転送電極をマスクとして第１のゲート絶縁膜をエッチン
グ除去し、新たに熱酸化を施すことにより第２のゲート
絶縁膜５３０を形成した後、第１の電荷転送電極を形成
したのと同様の手法を用いて、光電変換領域から電荷転
送領域への信号電荷の読み出しおよび電荷転送を行う第
２の電荷転送電極５３１を形成する。続いて、前記電荷
転送電極５３１をマスクとして、ｐ型不純物（例えばボ
ロン）をイオン注入して光電変換領域５０６の表面に浅
いｐ+ 型領域５１２を形成する［図９の（ｂ）］。
化シリコン膜５０３、５０８を除去し、熱酸化を施すこ
とにより第１のゲート絶縁膜（図示せず）を形成し、さ
らに減圧ＣＶＤ法、フォトリソグラフィ法およびプラズ
マエッチング法を用いて電荷転送を行うための第１の電
荷転送電極（図示せず）を形成する。続いて第１の電荷
転送電極をマスクとして第１のゲート絶縁膜をエッチン
グ除去し、新たに熱酸化を施すことにより第２のゲート
絶縁膜５３０を形成した後、第１の電荷転送電極を形成
したのと同様の手法を用いて、光電変換領域から電荷転
送領域への信号電荷の読み出しおよび電荷転送を行う第
２の電荷転送電極５３１を形成する。続いて、前記電荷
転送電極５３１をマスクとして、ｐ型不純物（例えばボ
ロン）をイオン注入して光電変換領域５０６の表面に浅
いｐ+ 型領域５１２を形成する［図９の（ｂ）］。
【０００７】しかる後、層間絶縁膜５３２を堆積し、さ
らにコンタクトホール（図示せず）を開口した後、遮光
用および配線用の金属膜５３３を形成し、続いて、保護
酸化シリコン膜５３４を形成することにより従来法によ
る固体撮像素子の製造が完了する［図９の（ｃ）］。
らにコンタクトホール（図示せず）を開口した後、遮光
用および配線用の金属膜５３３を形成し、続いて、保護
酸化シリコン膜５３４を形成することにより従来法によ
る固体撮像素子の製造が完了する［図９の（ｃ）］。
【０００８】
【発明が解決しようとする課題】上述したような従来の
半導体装置の製造方法では、光電変換領域および電荷転
送領域となるアクティブ領域上を選択熱酸化することに
より比較的厚い酸化シリコン膜を形成し、この酸化シリ
コン膜をマスクとしてイオン注入を行い素子分離領域を
前記光電変換領域および電荷転送領域と自己整合的に形
成するものであるため、以下の問題点があった。 （１）アクティブ領域上に選択熱酸化を施すものである
ため、 転位ループによるシリコン格子の乱れ、
酸化膜中への不純物の取り込みあるいはパイルアップ現
象（不純物が酸化膜中にとりこまれずシリコン表面に蓄
積する現象）による不純物プロファイル変動、が発生し
やすい。 （２）素子分離領域が活性領域に接して形成されるた
め、後工程の熱処理により素子分離領域の高濃度ｐ+ 型
不純物の横方向拡散により光電変換領域と電荷転送領域
が目減りし特性低下が発生する。
半導体装置の製造方法では、光電変換領域および電荷転
送領域となるアクティブ領域上を選択熱酸化することに
より比較的厚い酸化シリコン膜を形成し、この酸化シリ
コン膜をマスクとしてイオン注入を行い素子分離領域を
前記光電変換領域および電荷転送領域と自己整合的に形
成するものであるため、以下の問題点があった。 （１）アクティブ領域上に選択熱酸化を施すものである
ため、 転位ループによるシリコン格子の乱れ、
酸化膜中への不純物の取り込みあるいはパイルアップ現
象（不純物が酸化膜中にとりこまれずシリコン表面に蓄
積する現象）による不純物プロファイル変動、が発生し
やすい。 （２）素子分離領域が活性領域に接して形成されるた
め、後工程の熱処理により素子分離領域の高濃度ｐ+ 型
不純物の横方向拡散により光電変換領域と電荷転送領域
が目減りし特性低下が発生する。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１導電型半導体層上に、第１の絶縁膜と、
導電性膜と、第２の絶縁膜を順次形成する工程と、前記
第２の絶縁膜に選択的にエッチングを施して、形成すべ
き活性領域部分に開口を形成する工程と、前記第２の絶
縁膜をマスクとして第２導電型の不純物を導入して第２
導電型の活性領域を形成する工程と、前記第２の絶縁膜
をマスクとして選択ＣＶＤ技術により金属膜を成膜する
工程と、前記第２の絶縁膜を除去した後、前記金属膜を
マスクとして第１導電型の不純物を導入して素子分離領
域を形成する工程と、を有するものである。
造方法は、第１導電型半導体層上に、第１の絶縁膜と、
導電性膜と、第２の絶縁膜を順次形成する工程と、前記
第２の絶縁膜に選択的にエッチングを施して、形成すべ
き活性領域部分に開口を形成する工程と、前記第２の絶
縁膜をマスクとして第２導電型の不純物を導入して第２
導電型の活性領域を形成する工程と、前記第２の絶縁膜
をマスクとして選択ＣＶＤ技術により金属膜を成膜する
工程と、前記第２の絶縁膜を除去した後、前記金属膜を
マスクとして第１導電型の不純物を導入して素子分離領
域を形成する工程と、を有するものである。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）〜（ｄ）は、本発明の第１の
実施例の主な製造工程における断面図を示したものであ
って、本発明を電荷転送素子に適用した場合の例を示す
ものである。まず、ｐ型半導体基板１００上に膜厚約２
０ｎｍの酸化シリコン膜１０３、膜厚約１００ｎｍの多
結晶シリコン膜１０４、膜厚約３００ｎｍの酸化シリコ
ン膜１０５を順に成長させた後、フォトレジスト膜１２
０を形成し、これをマスクとして電荷転送領域１０７を
形成すべき領域上の酸化シリコン膜１０５をプラズマエ
ッチング法にて選択的に除去する［図１の（ａ）］。
て説明する。図１の（ａ）〜（ｄ）は、本発明の第１の
実施例の主な製造工程における断面図を示したものであ
って、本発明を電荷転送素子に適用した場合の例を示す
ものである。まず、ｐ型半導体基板１００上に膜厚約２
０ｎｍの酸化シリコン膜１０３、膜厚約１００ｎｍの多
結晶シリコン膜１０４、膜厚約３００ｎｍの酸化シリコ
ン膜１０５を順に成長させた後、フォトレジスト膜１２
０を形成し、これをマスクとして電荷転送領域１０７を
形成すべき領域上の酸化シリコン膜１０５をプラズマエ
ッチング法にて選択的に除去する［図１の（ａ）］。
【００１１】次に、フォトレジスト膜１２０と酸化シリ
コン膜１０５とをマスクとしてｎ型不純物（例えばリ
ン）をイオン注入して電荷転送領域１０７を形成する。
次に、フォトレジスト膜１２０を除去し、続いて酸化シ
リコン膜１０５をマスクとして、ＷＦ6 ／Ｈ2 ガスを用
いた３００℃での選択ＣＶＤ法により、選択的に約２５
０ｎｍのタングステン膜１０８を成長させる［図１の
（ｂ）］。
コン膜１０５とをマスクとしてｎ型不純物（例えばリ
ン）をイオン注入して電荷転送領域１０７を形成する。
次に、フォトレジスト膜１２０を除去し、続いて酸化シ
リコン膜１０５をマスクとして、ＷＦ6 ／Ｈ2 ガスを用
いた３００℃での選択ＣＶＤ法により、選択的に約２５
０ｎｍのタングステン膜１０８を成長させる［図１の
（ｂ）］。
【００１２】酸化シリコン膜１０５をウェットエッチン
グ法により除去した後、前記タングステン膜１０８をマ
スクとしてｐ型の不純物（例えばボロン）を高濃度にイ
オン注入して、電荷転送領域１０７に対し自己整合的に
素子分離領域１１１を形成する［図１の（ｃ）］。
グ法により除去した後、前記タングステン膜１０８をマ
スクとしてｐ型の不純物（例えばボロン）を高濃度にイ
オン注入して、電荷転送領域１０７に対し自己整合的に
素子分離領域１１１を形成する［図１の（ｃ）］。
【００１３】次に、タングステン膜１０８をＨ2 Ｏ2 液
を用いるウェットエッチング法により除去し、さらに、
多結晶シリコン膜１０４、酸化シリコン膜１０３をそれ
ぞれウェットエッチング法を用いて除去した後、熱酸化
を施すことにより第１のゲート絶縁膜１３０を形成し、
さらに減圧ＣＶＤ法、フォトリソグラフィ法およびプラ
ズマエッチング法を用いて第１の電荷転送電極１３１を
形成する［図１の（ｄ）］。
を用いるウェットエッチング法により除去し、さらに、
多結晶シリコン膜１０４、酸化シリコン膜１０３をそれ
ぞれウェットエッチング法を用いて除去した後、熱酸化
を施すことにより第１のゲート絶縁膜１３０を形成し、
さらに減圧ＣＶＤ法、フォトリソグラフィ法およびプラ
ズマエッチング法を用いて第１の電荷転送電極１３１を
形成する［図１の（ｄ）］。
【００１４】続いて、第１の電荷転送電極１３１をマス
クとしてｐ型の不純物（例えばボロン）をイオン注入し
て電荷転送領域１０７内にポテンシャルバリアを形成
し、さらに第１の電荷転送電極１３１をマスクとして露
出している第１のゲート絶縁膜をエッチング除去し、新
たに熱酸化を施すことにより第２のゲート絶縁膜（図示
なし）を形成した後、第１の電荷転送電極を形成したの
と同様の手法を用いて第２の電荷転送電極（図示なし）
を形成して電荷転送素子の製造が完了する。このように
形成された電荷転送素子では、電荷転送領域を形成した
後に厚い熱酸化膜を形成することがないので、この領域
内に導入される欠陥が少なくなり、またその不純物プロ
ファイルの変動も抑制されたものとなる。
クとしてｐ型の不純物（例えばボロン）をイオン注入し
て電荷転送領域１０７内にポテンシャルバリアを形成
し、さらに第１の電荷転送電極１３１をマスクとして露
出している第１のゲート絶縁膜をエッチング除去し、新
たに熱酸化を施すことにより第２のゲート絶縁膜（図示
なし）を形成した後、第１の電荷転送電極を形成したの
と同様の手法を用いて第２の電荷転送電極（図示なし）
を形成して電荷転送素子の製造が完了する。このように
形成された電荷転送素子では、電荷転送領域を形成した
後に厚い熱酸化膜を形成することがないので、この領域
内に導入される欠陥が少なくなり、またその不純物プロ
ファイルの変動も抑制されたものとなる。
【００１５】図２の（ａ）〜（ｃ）乃至図３の（ａ）〜
（ｃ）は、本発明の第２の実施例を示す、固体撮像素子
の主な製造工程における断面図である。まず、ｎ型半導
体基板２０１上にｐ型ウェル層２０２を形成し、その上
に膜厚約２０ｎｍの酸化シリコン膜２０３、膜厚約５０
ｎｍの多結晶シリコン膜２０４、膜厚約３００ｎｍの酸
化シリコン膜２０５を順に成長させた後、フォトレジス
ト膜２２０ａを形成し、これをマスクとして光電変換領
域２０６および電荷転送領域２０７となる部分の酸化シ
リコン膜２０５をプラズマエッチング法にて選択的に除
去する［図２の（ａ）］。
（ｃ）は、本発明の第２の実施例を示す、固体撮像素子
の主な製造工程における断面図である。まず、ｎ型半導
体基板２０１上にｐ型ウェル層２０２を形成し、その上
に膜厚約２０ｎｍの酸化シリコン膜２０３、膜厚約５０
ｎｍの多結晶シリコン膜２０４、膜厚約３００ｎｍの酸
化シリコン膜２０５を順に成長させた後、フォトレジス
ト膜２２０ａを形成し、これをマスクとして光電変換領
域２０６および電荷転送領域２０７となる部分の酸化シ
リコン膜２０５をプラズマエッチング法にて選択的に除
去する［図２の（ａ）］。
【００１６】次に、前記電荷転送領域２０７となる領域
上を覆うフォトレジスト膜２２０ｂを形成した後、前記
フォトレジスト膜２２０ｂと酸化シリコン膜２０５とを
マスクとしてｎ型不純物（例えばリン）をイオン注入し
て光電変換領域２０６を形成する［図２の（ｂ）］。次
に、前記光電変換領域２０６上を覆うフォトレジスト膜
２２０ｃを形成した後、前記フォトレジスト膜２２０ｃ
と酸化シリコン膜２０５とをマスクとしてｎ型不純物
（例えばリン）をイオン注入して電荷転送領域２０７を
形成する［図２の（ｃ）］。
上を覆うフォトレジスト膜２２０ｂを形成した後、前記
フォトレジスト膜２２０ｂと酸化シリコン膜２０５とを
マスクとしてｎ型不純物（例えばリン）をイオン注入し
て光電変換領域２０６を形成する［図２の（ｂ）］。次
に、前記光電変換領域２０６上を覆うフォトレジスト膜
２２０ｃを形成した後、前記フォトレジスト膜２２０ｃ
と酸化シリコン膜２０５とをマスクとしてｎ型不純物
（例えばリン）をイオン注入して電荷転送領域２０７を
形成する［図２の（ｃ）］。
【００１７】次に、酸化シリコン膜２０５をマスクとし
て選択ＣＶＤ法により、約２５０ｎｍのタングステン膜
２０８を成長させ、酸化シリコン膜２０５をウェットエ
ッチング法により除去した後、前記タングステン膜２０
８をマスクとしてｐ型の不純物（例えばボロン）をイオ
ン注入して信号読み出し領域２１０のしきい値の調整を
行い、さらにフォトレジストプロセスを用いて前記信号
読み出し領域２１０上をフォトレジスト膜２２０ｄにて
被覆し、タングステン膜２０８とフォトレジスト膜２２
０ｄとをマスクとしてｐ型の不純物（例えばボロン）を
イオン注入してｐ+ 型の素子分離領域２１１を、前記光
電変換領域２０６および電荷転送領域２０７に自己整合
的に形成する［図３の（ａ）］。
て選択ＣＶＤ法により、約２５０ｎｍのタングステン膜
２０８を成長させ、酸化シリコン膜２０５をウェットエ
ッチング法により除去した後、前記タングステン膜２０
８をマスクとしてｐ型の不純物（例えばボロン）をイオ
ン注入して信号読み出し領域２１０のしきい値の調整を
行い、さらにフォトレジストプロセスを用いて前記信号
読み出し領域２１０上をフォトレジスト膜２２０ｄにて
被覆し、タングステン膜２０８とフォトレジスト膜２２
０ｄとをマスクとしてｐ型の不純物（例えばボロン）を
イオン注入してｐ+ 型の素子分離領域２１１を、前記光
電変換領域２０６および電荷転送領域２０７に自己整合
的に形成する［図３の（ａ）］。
【００１８】次に、フォトレジスト膜２２０ｄを除去
し、続いて、タングステン膜２０８をＨ2 Ｏ2 液にてウ
ェットエッチング法を用いて除去し、さらに、多結晶シ
リコン膜２０４、酸化シリコン膜２０３をそれぞれウェ
ットエッチング法を用いて除去した後、熱酸化を施すこ
とにより第１のゲート絶縁膜（図示せず）を形成し、さ
らに減圧ＣＶＤ法、フォトリソグラフィ法およびプラズ
マエッチング法を用いて第１の電荷転送電極（図示せ
ず）を形成する。続いて第１の電荷転送電極をマスクと
して第１のゲート絶縁膜をエッチング除去し、新たに熱
酸化を施すことにより第２のゲート絶縁膜２３０を形成
した後、第１の電荷転送電極を形成したのと同様の手法
を用いて、光電変換領域から電荷転送領域への信号電荷
の読み出しおよび電荷転送を行う第２の電荷転送電極２
３１を形成する。
し、続いて、タングステン膜２０８をＨ2 Ｏ2 液にてウ
ェットエッチング法を用いて除去し、さらに、多結晶シ
リコン膜２０４、酸化シリコン膜２０３をそれぞれウェ
ットエッチング法を用いて除去した後、熱酸化を施すこ
とにより第１のゲート絶縁膜（図示せず）を形成し、さ
らに減圧ＣＶＤ法、フォトリソグラフィ法およびプラズ
マエッチング法を用いて第１の電荷転送電極（図示せ
ず）を形成する。続いて第１の電荷転送電極をマスクと
して第１のゲート絶縁膜をエッチング除去し、新たに熱
酸化を施すことにより第２のゲート絶縁膜２３０を形成
した後、第１の電荷転送電極を形成したのと同様の手法
を用いて、光電変換領域から電荷転送領域への信号電荷
の読み出しおよび電荷転送を行う第２の電荷転送電極２
３１を形成する。
【００１９】続いて、前記電荷転送電極２３１をマスク
として、ｐ型不純物（例えばボロン）をイオン注入して
光電変換領域２０６の表面に浅いｐ+ 型領域２１２を形
成する［図３の（ｂ）］。しかる後に、層間絶縁膜２３
２を堆積し、さらにコンタクトホール（図示せず）を開
口した後、遮光および配線用の金属膜２３３を形成し、
さらに保護酸化シリコン膜２３４を形成することにより
本発明の第２の実施例による固体撮像素子が得られる
［図３の（ｃ）］。
として、ｐ型不純物（例えばボロン）をイオン注入して
光電変換領域２０６の表面に浅いｐ+ 型領域２１２を形
成する［図３の（ｂ）］。しかる後に、層間絶縁膜２３
２を堆積し、さらにコンタクトホール（図示せず）を開
口した後、遮光および配線用の金属膜２３３を形成し、
さらに保護酸化シリコン膜２３４を形成することにより
本発明の第２の実施例による固体撮像素子が得られる
［図３の（ｃ）］。
【００２０】図４の（ａ）〜（ｃ）乃至図５の（ａ）〜
（ｃ）は、固体撮像素子についての本発明の第３の実施
例の主な製造工程におけるセル部の断面図を示したもの
である。まず、ｎ型半導体基板３０１上にｐ型ウェル層
３０２を形成し、その上に膜厚約２０ｎｍの酸化シリコ
ン膜３０３、膜厚約１００ｎｍの多結晶シリコン膜３０
４、膜厚約３５０ｎｍの酸化シリコン膜３０５を順に成
長させた後、フォトレジスト膜３２０ａを形成し、これ
をマスクとして光電変換領域３０６および電荷転送領域
３０７となる部分の酸化シリコン膜３０５をプラズマエ
ッチング法にて選択的に除去する［図４の（ａ）］。次
に、前記電荷転送領域３０７となる領域上を覆うフォト
レジスト膜３２０ｂを形成した後、前記フォトレジスト
膜３２０ｂと酸化シリコン膜３０５とをマスクとしてｎ
型不純物（例えばリン）をイオン注入して光電変換領域
３０６を形成する［図４の（ｂ）］。
（ｃ）は、固体撮像素子についての本発明の第３の実施
例の主な製造工程におけるセル部の断面図を示したもの
である。まず、ｎ型半導体基板３０１上にｐ型ウェル層
３０２を形成し、その上に膜厚約２０ｎｍの酸化シリコ
ン膜３０３、膜厚約１００ｎｍの多結晶シリコン膜３０
４、膜厚約３５０ｎｍの酸化シリコン膜３０５を順に成
長させた後、フォトレジスト膜３２０ａを形成し、これ
をマスクとして光電変換領域３０６および電荷転送領域
３０７となる部分の酸化シリコン膜３０５をプラズマエ
ッチング法にて選択的に除去する［図４の（ａ）］。次
に、前記電荷転送領域３０７となる領域上を覆うフォト
レジスト膜３２０ｂを形成した後、前記フォトレジスト
膜３２０ｂと酸化シリコン膜３０５とをマスクとしてｎ
型不純物（例えばリン）をイオン注入して光電変換領域
３０６を形成する［図４の（ｂ）］。
【００２１】次に、前記光電変換領域３０６上を覆うフ
ォトレジスト膜３２０ｃを形成した後、前記フォトレジ
スト膜３２０ｃと酸化シリコン膜３０５とをマスクとし
てｎ型不純物（例えばリン）をイオン注入して電荷転送
領域３０７を形成する［図４の（ｃ）］。次に、酸化シ
リコン膜３０５をマスクとして選択ＣＶＤ法により、選
択的に膜厚約３００ｎｍのアルミニウム膜３０８を成長
させ、酸化シリコン膜３０５をウェットエッチング法に
より除去した後、前記アルミニウム膜３０８をマスクと
してｐ型の不純物（例えばボロン）をイオン注入して信
号読み出し領域３１０のしきい値の調整を行い、さらに
フォトレジストプロセスを用いて前記信号読み出し領域
３１０をフォトレジスト膜３２０ｄにて被覆し、アルミ
ニウム膜３０８とフォトレジスト膜３２０ｄとをマスク
としてｐ型の不純物（例えばボロン）をイオン注入して
ｐ+ 型の素子分離領域３１１を前記光電変換領域３０６
および電荷転送領域３０７に自己整合的に形成する［図
５の（ａ）］。
ォトレジスト膜３２０ｃを形成した後、前記フォトレジ
スト膜３２０ｃと酸化シリコン膜３０５とをマスクとし
てｎ型不純物（例えばリン）をイオン注入して電荷転送
領域３０７を形成する［図４の（ｃ）］。次に、酸化シ
リコン膜３０５をマスクとして選択ＣＶＤ法により、選
択的に膜厚約３００ｎｍのアルミニウム膜３０８を成長
させ、酸化シリコン膜３０５をウェットエッチング法に
より除去した後、前記アルミニウム膜３０８をマスクと
してｐ型の不純物（例えばボロン）をイオン注入して信
号読み出し領域３１０のしきい値の調整を行い、さらに
フォトレジストプロセスを用いて前記信号読み出し領域
３１０をフォトレジスト膜３２０ｄにて被覆し、アルミ
ニウム膜３０８とフォトレジスト膜３２０ｄとをマスク
としてｐ型の不純物（例えばボロン）をイオン注入して
ｐ+ 型の素子分離領域３１１を前記光電変換領域３０６
および電荷転送領域３０７に自己整合的に形成する［図
５の（ａ）］。
【００２２】次に、フォトレジスト膜３２０ｄを除去
し、続いて燐酸を用いたウェットエッチング法によりア
ルミニウム膜３０８を除去し、さらに多結晶シリコン膜
３０４、酸化シリコン膜３０３をそれぞれウェットエッ
チング法を用いて除去する。その後、第２の実施例と同
様の手法により、第１のゲート絶縁膜（図示なし）、第
１の電荷転送電極（図示なし）、第２のゲート絶縁膜３
３０、第２の電荷転送電極３３１を順次形成し、続いて
前記電荷転送電極３３１をマスクとして光電変換領域３
０６の表面に浅いｐ+ 型領域３１２を形成する［図５の
（ｂ）］。しかる後に、層間絶縁膜３３２を堆積し、さ
らにコンタクトホール（図示せず）を開口した後、遮光
および配線用の金属膜３３３を形成し、さらに保護酸化
シリコン膜３３４を形成することにより本実施例による
固体撮像素子の製造が完了する［図５の（ｃ）］。
し、続いて燐酸を用いたウェットエッチング法によりア
ルミニウム膜３０８を除去し、さらに多結晶シリコン膜
３０４、酸化シリコン膜３０３をそれぞれウェットエッ
チング法を用いて除去する。その後、第２の実施例と同
様の手法により、第１のゲート絶縁膜（図示なし）、第
１の電荷転送電極（図示なし）、第２のゲート絶縁膜３
３０、第２の電荷転送電極３３１を順次形成し、続いて
前記電荷転送電極３３１をマスクとして光電変換領域３
０６の表面に浅いｐ+ 型領域３１２を形成する［図５の
（ｂ）］。しかる後に、層間絶縁膜３３２を堆積し、さ
らにコンタクトホール（図示せず）を開口した後、遮光
および配線用の金属膜３３３を形成し、さらに保護酸化
シリコン膜３３４を形成することにより本実施例による
固体撮像素子の製造が完了する［図５の（ｃ）］。
【００２３】図６の（ａ）〜（ｃ）乃至図７の（ａ）〜
（ｃ）は、固体撮像素子についての本発明の第４の実施
例の主な製造工程におけるセル部の断面図を示したもの
である。本実施例において、図６の（ａ）の段階から図
６の（ｃ）に至るまでの工程は、図２の（ａ）〜（ｃ）
に示した第２の実施例のそれと同様であるので、対応す
る部分に下２桁が共通する符号を付して重複する説明は
省略する。
（ｃ）は、固体撮像素子についての本発明の第４の実施
例の主な製造工程におけるセル部の断面図を示したもの
である。本実施例において、図６の（ａ）の段階から図
６の（ｃ）に至るまでの工程は、図２の（ａ）〜（ｃ）
に示した第２の実施例のそれと同様であるので、対応す
る部分に下２桁が共通する符号を付して重複する説明は
省略する。
【００２４】図６の（ｃ）の状態とした後、酸化シリコ
ン膜４０５をマスクとして選択ＣＶＤ法により、選択的
に約２５０ｎｍのタングステン膜４０８を成長させ、酸
化シリコン膜４０５をウェットエッチング法により除去
し、前記タングステン膜４０８をマスクとしてｐ型の不
純物（例えばボロン）をイオン注入して信号読み出し領
域４１０のしきい値の調整を行う。次に、通常のＬＤＤ
型ＭＯＳＦＥＴの製造工程において用いられる手法によ
り前記タングステン膜４０８の側壁に酸化シリコン膜の
サイドウォール４１３を形成し、続いて、フォトレジス
トプロセスを用いて前記信号読み出し領域４１０上をフ
ォトレジスト膜４２０ｄにて被覆し、前記タングステン
膜４０８、酸化シリコン膜のサイドウォール４１３およ
びフォトレジスト膜４２０ｄとをマスクとしてｐ型の不
純物（例えばボロン）をイオン注入してｐ+ 型の素子分
離領域４１１を、前記光電変換領域４０６と電荷転送領
域４０７から所望の距離（好ましくは約０．２μｍ、こ
の距離はサイドウォール４１３を構成する酸化シリコン
膜の膜厚にて調整可能）をおいて自己整合的に形成する
［図７の（ａ）］。
ン膜４０５をマスクとして選択ＣＶＤ法により、選択的
に約２５０ｎｍのタングステン膜４０８を成長させ、酸
化シリコン膜４０５をウェットエッチング法により除去
し、前記タングステン膜４０８をマスクとしてｐ型の不
純物（例えばボロン）をイオン注入して信号読み出し領
域４１０のしきい値の調整を行う。次に、通常のＬＤＤ
型ＭＯＳＦＥＴの製造工程において用いられる手法によ
り前記タングステン膜４０８の側壁に酸化シリコン膜の
サイドウォール４１３を形成し、続いて、フォトレジス
トプロセスを用いて前記信号読み出し領域４１０上をフ
ォトレジスト膜４２０ｄにて被覆し、前記タングステン
膜４０８、酸化シリコン膜のサイドウォール４１３およ
びフォトレジスト膜４２０ｄとをマスクとしてｐ型の不
純物（例えばボロン）をイオン注入してｐ+ 型の素子分
離領域４１１を、前記光電変換領域４０６と電荷転送領
域４０７から所望の距離（好ましくは約０．２μｍ、こ
の距離はサイドウォール４１３を構成する酸化シリコン
膜の膜厚にて調整可能）をおいて自己整合的に形成する
［図７の（ａ）］。
【００２５】次に、フォトレジスト膜４２０ｄを除去
し、続いてサイドウォール４１３を弗酸を用いた、タン
グステン膜４０８をＨ2 Ｏ2 を用いたウェットエッチン
グ法によりそれぞれ除去し、さらに多結晶シリコン膜４
０４、酸化シリコン膜４０３をウェットエッチング法を
用いて除去する。これ以降の工程は、図３の（ｂ）、
（ｃ）で説明した第２の実施例の場合と同様であるの
で、図７の（ｂ）、（ｃ）において対応する部分に下２
桁が共通する符号を付して重複する説明は省略する。
し、続いてサイドウォール４１３を弗酸を用いた、タン
グステン膜４０８をＨ2 Ｏ2 を用いたウェットエッチン
グ法によりそれぞれ除去し、さらに多結晶シリコン膜４
０４、酸化シリコン膜４０３をウェットエッチング法を
用いて除去する。これ以降の工程は、図３の（ｂ）、
（ｃ）で説明した第２の実施例の場合と同様であるの
で、図７の（ｂ）、（ｃ）において対応する部分に下２
桁が共通する符号を付して重複する説明は省略する。
【００２６】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく各種の
変更が可能である。例えば、実施例において埋め込みチ
ャネル型であった電荷結合素子を表面チャネル型のもの
変更することができ、また、光電変換素子についても埋
め込み型フォトダイオードに代え通常型のフォトダイオ
ードを用いることができる。さらに、選択ＣＶＤ法によ
って成膜する金属膜としてモリブデン等の金属材料を使
用することができ、また、本発明は、エリア型、リニア
型のいずれの固体撮像素子にも適用しうるものである。
本発明はこれら実施例に限定されるものではなく各種の
変更が可能である。例えば、実施例において埋め込みチ
ャネル型であった電荷結合素子を表面チャネル型のもの
変更することができ、また、光電変換素子についても埋
め込み型フォトダイオードに代え通常型のフォトダイオ
ードを用いることができる。さらに、選択ＣＶＤ法によ
って成膜する金属膜としてモリブデン等の金属材料を使
用することができ、また、本発明は、エリア型、リニア
型のいずれの固体撮像素子にも適用しうるものである。
【００２７】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法は、活性領域を形成する際にマスクとして
用いた酸化シリコン膜をマスクとして、選択ＣＶＤ法に
より金属膜を形成し、これをマスクに素子分離領域を形
成しているため、本発明によれば、活性領域上を選択酸
化することに起因する転位ループによる結晶欠陥の発生
や活性領域の不純物プロファイル変動の発生を抑制する
ことができる。また、前記金属膜にサイドウォールを形
成した後、活性領域と所望の距離をおいて自己整合的に
素子分離領域を形成することも可能であり、その場合に
は、素子分離領域の高濃度ｐ型不純物の横方向拡散によ
る活性領域の目減りを抑制できるという効果が期待でき
る。
置の製造方法は、活性領域を形成する際にマスクとして
用いた酸化シリコン膜をマスクとして、選択ＣＶＤ法に
より金属膜を形成し、これをマスクに素子分離領域を形
成しているため、本発明によれば、活性領域上を選択酸
化することに起因する転位ループによる結晶欠陥の発生
や活性領域の不純物プロファイル変動の発生を抑制する
ことができる。また、前記金属膜にサイドウォールを形
成した後、活性領域と所望の距離をおいて自己整合的に
素子分離領域を形成することも可能であり、その場合に
は、素子分離領域の高濃度ｐ型不純物の横方向拡散によ
る活性領域の目減りを抑制できるという効果が期待でき
る。
【図１】 本発明の第１の実施例を説明するための工程
断面図。
断面図。
【図２】 本発明の第２の実施例を説明するための工程
断面図の一部。
断面図の一部。
【図３】 本発明の第２の実施例を説明するための工程
断面図の一部。
断面図の一部。
【図４】 本発明の第３の実施例を説明するための工程
断面図の一部。
断面図の一部。
【図５】 本発明の第３の実施例を説明するための工程
断面図の一部。
断面図の一部。
【図６】 本発明の第４の実施例を説明するための工程
断面図の一部。
断面図の一部。
【図７】 本発明の第４の実施例を説明するための工程
断面図の一部。
断面図の一部。
【図８】 従来例を説明するための工程断面図の一部。
【図９】 従来例を説明するための工程断面図の一部。
１００ ｐ型半導体基板 ２０１、３０１、４０１、５０１ ｎ型半導体基板 ２０２、３０２、４０２、５０２ ｐ型ウェル層 １０３、２０３、３０３、４０３、５０３ 酸化シリコ
ン膜 １０４、２０４、３０４、４０４ 多結晶シリコン膜 ５０４ 窒化シリコン膜 １０５、２０５、３０５、４０５ 酸化シリコン膜 ２０６、３０６、４０６、５０６ 光電変換領域 １０７、２０７、３０７、４０７、５０７ 電荷転送領
域 １０８、２０８、４０８ タングステン膜 ３０８ アルミニウム膜 ５０８ 酸化シリコン膜 ２１０、３１０、４１０、５１０ 信号読み出し領域 １１１、２１１、３１１、４１１、５１１ 素子分離領
域 ２１２、３１２、４１２、５１２ ｐ+ 型領域 ４１３ サイドウォール １２０、２２０、３２０、４２０、５２０ フォトレジ
スト膜 １３０、２３０、３３０、４３０、５３０ ゲート絶縁
膜 １３１、２３１、３３１、４３１、５３１ 電荷転送電
極 ２３２、３３２、４３２、５３２ 層間絶縁膜 ２３３、３３３、４３３、５３３ 金属膜 ２３４、３３４、４３４、５３４ 保護酸化シリコン膜
ン膜 １０４、２０４、３０４、４０４ 多結晶シリコン膜 ５０４ 窒化シリコン膜 １０５、２０５、３０５、４０５ 酸化シリコン膜 ２０６、３０６、４０６、５０６ 光電変換領域 １０７、２０７、３０７、４０７、５０７ 電荷転送領
域 １０８、２０８、４０８ タングステン膜 ３０８ アルミニウム膜 ５０８ 酸化シリコン膜 ２１０、３１０、４１０、５１０ 信号読み出し領域 １１１、２１１、３１１、４１１、５１１ 素子分離領
域 ２１２、３１２、４１２、５１２ ｐ+ 型領域 ４１３ サイドウォール １２０、２２０、３２０、４２０、５２０ フォトレジ
スト膜 １３０、２３０、３３０、４３０、５３０ ゲート絶縁
膜 １３１、２３１、３３１、４３１、５３１ 電荷転送電
極 ２３２、３３２、４３２、５３２ 層間絶縁膜 ２３３、３３３、４３３、５３３ 金属膜 ２３４、３３４、４３４、５３４ 保護酸化シリコン膜
Claims (3)
- 【請求項１】 第１導電型半導体層上に、第１の絶縁膜
と、導電性膜と、第２の絶縁膜を順次成膜する工程と、
前記第２の絶縁膜に選択的にエッチングを施して、形成
すべき活性領域部分に開口を形成する工程と、前記第２
の絶縁膜をマスクとして第２導電型の不純物を導入して
第２導電型の活性領域を形成する工程と、前記第２の絶
縁膜をマスクとして選択ＣＶＤ技術により金属膜を成膜
する工程と、前記第２の絶縁膜を除去した後、前記金属
膜をマスクとして第１導電型の不純物を導入して素子分
離領域を形成する工程と、を有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記金属膜が、タングステン膜、モリブ
デン膜またはアルミニウム膜であることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第２の絶縁膜を除去した後、素子分
離領域を形成するに先立って前記金属膜の側壁にサイド
ウォールを形成することを特徴とする請求項１記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5077699A JPH06326183A (ja) | 1993-03-11 | 1993-03-11 | 半導体装置の製造方法 |
| US08/208,681 US5565373A (en) | 1993-03-11 | 1994-03-11 | Method of fabricating an isolation region in a semiconductor device without heat treatment of active regions |
| KR1019940004949A KR0156284B1 (ko) | 1993-03-11 | 1994-03-11 | 반도체 장치내의 고립 영역 제조방법 |
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