JPH0992812A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0992812A JPH0992812A JP7243330A JP24333095A JPH0992812A JP H0992812 A JPH0992812 A JP H0992812A JP 7243330 A JP7243330 A JP 7243330A JP 24333095 A JP24333095 A JP 24333095A JP H0992812 A JPH0992812 A JP H0992812A
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- insulating film
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Abstract
(57)【要約】
【課題】 イオン注入プロファイルのばらつきを抑制す
ることができる固体撮像装置の製造方法を提供する。 【解決手段】 ｐ型半導体基板の表面上にシリコン酸化
膜１３、多結晶シリコン膜１４を形成する工程と、多結
晶シリコン膜１４にエッチングを行い所定領域を除去し
て電極１４ａを形成し、さらに表面が露出したシリコン
酸化膜１３にエッチングを行って除去し、半導体基板１
１の表面を露出させる工程と、表面全体にシリコン酸化
膜１５を形成する工程と、電極１４ａをマスクとしシリ
コン酸化膜１５をバッファ膜として、半導体基板１１の
表面部分にｎ型の不純物イオンを注入してｎ+ 型不純物
層１６を形成する工程とを備えたことを特徴としてい
る。
ることができる固体撮像装置の製造方法を提供する。 【解決手段】 ｐ型半導体基板の表面上にシリコン酸化
膜１３、多結晶シリコン膜１４を形成する工程と、多結
晶シリコン膜１４にエッチングを行い所定領域を除去し
て電極１４ａを形成し、さらに表面が露出したシリコン
酸化膜１３にエッチングを行って除去し、半導体基板１
１の表面を露出させる工程と、表面全体にシリコン酸化
膜１５を形成する工程と、電極１４ａをマスクとしシリ
コン酸化膜１５をバッファ膜として、半導体基板１１の
表面部分にｎ型の不純物イオンを注入してｎ+ 型不純物
層１６を形成する工程とを備えたことを特徴としてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法について、
図２を用いて説明する。
図２を用いて説明する。
【０００３】図２（ａ）に示されるように、ｐ型半導体
基板３１の表面に、信号電荷を紙面垂直方向に順次転送
していく電荷結合素子（CHARGE COUPLED DEVIDE 以
下、ＣＣＤという）における２列のｎ型不純物層３２が
所定の間隔を空けて形成されている。半導体基板３１の
表面に、ゲート酸化膜３３と多結晶シリコン膜３４とが
順に形成される。
基板３１の表面に、信号電荷を紙面垂直方向に順次転送
していく電荷結合素子（CHARGE COUPLED DEVIDE 以
下、ＣＣＤという）における２列のｎ型不純物層３２が
所定の間隔を空けて形成されている。半導体基板３１の
表面に、ゲート酸化膜３３と多結晶シリコン膜３４とが
順に形成される。
【０００４】図２（ｂ）のように、多結晶シリコン膜３
４の所定領域がエッチングにより除去されて、ｎ型不純
物層３２上にそれぞれＣＣＤ電極３４ａが形成される。
この段階で、画素を形成すべき領域におけるゲート酸化
膜３３の表面が露出する。
４の所定領域がエッチングにより除去されて、ｎ型不純
物層３２上にそれぞれＣＣＤ電極３４ａが形成される。
この段階で、画素を形成すべき領域におけるゲート酸化
膜３３の表面が露出する。
【０００５】図２（ｃ）のように、ＣＣＤ電極３４ａを
マスクとしてｎ型不純物イオンであるリンイオンが半導
体基板３１の表面に注入され、ｎ+ 型不純物層３５が形
成される。
マスクとしてｎ型不純物イオンであるリンイオンが半導
体基板３１の表面に注入され、ｎ+ 型不純物層３５が形
成される。
【０００６】図２（ｄ）のように、ＣＣＤ電極３４ａを
マスクとして、ｐ型不純物イオンであるボロンイオンが
ｎ+ 型不純物層３５の表面に注入され、ｐ+ 型不純物層
３６がｎ+ 型不純物層３５の表面に形成される。
マスクとして、ｐ型不純物イオンであるボロンイオンが
ｎ+ 型不純物層３５の表面に注入され、ｐ+ 型不純物層
３６がｎ+ 型不純物層３５の表面に形成される。
【０００７】このようにして、ｎ型不純物層３２の間の
基板表面の画素領域に、光を受けて信号電荷を発生する
フォトトランジスタとして、ｎ+ 型不純物層３５及びそ
の表面のｐ+ 型不純物層３６が形成される。
基板表面の画素領域に、光を受けて信号電荷を発生する
フォトトランジスタとして、ｎ+ 型不純物層３５及びそ
の表面のｐ+ 型不純物層３６が形成される。
【０００８】
【発明が解決しようとする課題】しかし、従来の半導体
装置の製造方法には次のような問題があった。
装置の製造方法には次のような問題があった。
【０００９】ｎ+ 型不純物層３５及びｐ+ 型不純物層３
６を形成するために不純物イオンを半導体基板３１の表
面に注入する場合、多結晶シリコン膜３４にエッチング
を行って表面が露出したゲート酸化膜３３をバッファ膜
として用いていた。
６を形成するために不純物イオンを半導体基板３１の表
面に注入する場合、多結晶シリコン膜３４にエッチング
を行って表面が露出したゲート酸化膜３３をバッファ膜
として用いていた。
【００１０】このゲート酸化膜３３の膜厚には、エッチ
ング量の変動によってばらつきが生じる。このため、不
純物イオンを注入したときのプロファイルがばらつい
て、フォトダイオード特性にばらつきが生じる。
ング量の変動によってばらつきが生じる。このため、不
純物イオンを注入したときのプロファイルがばらつい
て、フォトダイオード特性にばらつきが生じる。
【００１１】本発明は上記事情に鑑みてなされたもの
で、イオン注入プロファイルのばらつきを抑制すること
ができる固体撮像装置の製造方法を提供することを目的
とする。
で、イオン注入プロファイルのばらつきを抑制すること
ができる固体撮像装置の製造方法を提供することを目的
とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基板の表面上に、第１の絶縁
膜を形成する工程と、前記第１の絶縁膜の表面上に、電
極材から成る導電膜を形成する工程と、写真蝕刻法を用
いて、前記導電膜にエッチングを行い所定領域を除去し
て電極を形成し、前記所定領域において前記第１の絶縁
膜の表面を露出させる工程と、前記所定領域において表
面が露出した前記第１の絶縁膜にエッチングを行って除
去し、前記半導体基板の表面を露出させる工程と、表面
全体に第２の絶縁膜を形成し、前記所定領域における前
記半導体基板の表面を所定の膜厚を有する前記第２の絶
縁膜で覆う工程と、前記電極をマスクとし、前記第２の
絶縁膜をバッファ膜として、前記所定領域における前記
半導体基板の表面部分に、逆導電型の不純物イオンを注
入して逆導電型不純物層を形成する工程とを備えたこと
を特徴としている。
造方法は、一導電型半導体基板の表面上に、第１の絶縁
膜を形成する工程と、前記第１の絶縁膜の表面上に、電
極材から成る導電膜を形成する工程と、写真蝕刻法を用
いて、前記導電膜にエッチングを行い所定領域を除去し
て電極を形成し、前記所定領域において前記第１の絶縁
膜の表面を露出させる工程と、前記所定領域において表
面が露出した前記第１の絶縁膜にエッチングを行って除
去し、前記半導体基板の表面を露出させる工程と、表面
全体に第２の絶縁膜を形成し、前記所定領域における前
記半導体基板の表面を所定の膜厚を有する前記第２の絶
縁膜で覆う工程と、前記電極をマスクとし、前記第２の
絶縁膜をバッファ膜として、前記所定領域における前記
半導体基板の表面部分に、逆導電型の不純物イオンを注
入して逆導電型不純物層を形成する工程とを備えたこと
を特徴としている。
【００１３】また、本発明の他の半導体装置の製造方法
は、一導電型半導体基板の表面部分に、信号電荷転送用
の逆導電型の第１の不純物層を、所定の間隔を空けて２
列形成する工程と、前記半導体基板の表面上に、第１の
絶縁膜を形成する工程と、前記第１の絶縁膜の表面上
に、電極材から成る導電膜を形成する工程と、写真蝕刻
法を用いて前記導電膜にエッチングを行い、前記２列の
第１の不純物層の間の画素領域に対応する部分を除去し
て電極を形成し、前記画素領域において前記第１の絶縁
膜の表面を露出させる工程と、前記画素領域において表
面が露出した前記第１の絶縁膜にエッチングを行って除
去し、前記半導体基板の表面を露出させる工程と、表面
全体に第２の絶縁膜を形成し、前記画素領域における前
記半導体基板の表面を所望の膜厚を有する前記第２の絶
縁膜で覆う工程と、前記電極をマスクとし、前記第２の
絶縁膜をバッファ膜として、前記画素領域における前記
半導体基板の表面部分に逆導電型の不純物イオンを注入
して、逆導電型の第２の不純物層を形成する工程とを備
えている。
は、一導電型半導体基板の表面部分に、信号電荷転送用
の逆導電型の第１の不純物層を、所定の間隔を空けて２
列形成する工程と、前記半導体基板の表面上に、第１の
絶縁膜を形成する工程と、前記第１の絶縁膜の表面上
に、電極材から成る導電膜を形成する工程と、写真蝕刻
法を用いて前記導電膜にエッチングを行い、前記２列の
第１の不純物層の間の画素領域に対応する部分を除去し
て電極を形成し、前記画素領域において前記第１の絶縁
膜の表面を露出させる工程と、前記画素領域において表
面が露出した前記第１の絶縁膜にエッチングを行って除
去し、前記半導体基板の表面を露出させる工程と、表面
全体に第２の絶縁膜を形成し、前記画素領域における前
記半導体基板の表面を所望の膜厚を有する前記第２の絶
縁膜で覆う工程と、前記電極をマスクとし、前記第２の
絶縁膜をバッファ膜として、前記画素領域における前記
半導体基板の表面部分に逆導電型の不純物イオンを注入
して、逆導電型の第２の不純物層を形成する工程とを備
えている。
【００１４】ここで、前記導電膜のエッチングには反応
性イオンエッチングが用いられ、前記第１の絶縁膜のエ
ッチングにはフッ化アンモニウムによるウェットエッチ
ングが用いられてもよく、また前記第２の不純物層を形
成した後、さらに前記電極をマスクとし前記第２の絶縁
膜をバッファ膜として前記第２の不純物層の表面部分に
一導電型の不純物イオンを注入し、一導電型の第３の不
純物層を形成してもよい。
性イオンエッチングが用いられ、前記第１の絶縁膜のエ
ッチングにはフッ化アンモニウムによるウェットエッチ
ングが用いられてもよく、また前記第２の不純物層を形
成した後、さらに前記電極をマスクとし前記第２の絶縁
膜をバッファ膜として前記第２の不純物層の表面部分に
一導電型の不純物イオンを注入し、一導電型の第３の不
純物層を形成してもよい。
【００１５】導電膜にエッチングを行い、所定領域にお
いて第１の絶縁膜の表面を露出した後、さらにこの部分
の第１の絶縁膜をエッチングにより除去して半導体基板
の表面を露出させる。この後、第２の絶縁膜を形成して
所定領域における半導体基板の表面を覆い、この第２の
絶縁膜をバッファ膜として不純物イオンの注入を行う。
導電膜にエッチングを行った後に残存した第１の絶縁膜
をバッファ膜として不純物イオンの注入を行った場合に
は、エッチング後に残存した第１の絶縁膜の膜厚はばら
つきが大きいためイオン注入プロファイルにもばらつき
が生じ、特性が安定しないが、エッチング後に残像した
第１の絶縁膜を除去して第２の絶縁膜を形成し、この膜
厚の安定した第２の絶縁膜をバッファ膜としてイオン注
入を行うことで、イオン注入プロファイルのばらつきが
抑制され、安定した特性を得ることができる。
いて第１の絶縁膜の表面を露出した後、さらにこの部分
の第１の絶縁膜をエッチングにより除去して半導体基板
の表面を露出させる。この後、第２の絶縁膜を形成して
所定領域における半導体基板の表面を覆い、この第２の
絶縁膜をバッファ膜として不純物イオンの注入を行う。
導電膜にエッチングを行った後に残存した第１の絶縁膜
をバッファ膜として不純物イオンの注入を行った場合に
は、エッチング後に残存した第１の絶縁膜の膜厚はばら
つきが大きいためイオン注入プロファイルにもばらつき
が生じ、特性が安定しないが、エッチング後に残像した
第１の絶縁膜を除去して第２の絶縁膜を形成し、この膜
厚の安定した第２の絶縁膜をバッファ膜としてイオン注
入を行うことで、イオン注入プロファイルのばらつきが
抑制され、安定した特性を得ることができる。
【００１６】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１７】図１に、本実施の形態による半導体装置の
製造方法における工程別の縦断面を示す。
製造方法における工程別の縦断面を示す。
【００１８】図１（ａ）に示されるように、ｐ型半導体
基板１１のＣＣＤ形成領域に、紙面垂直方向に２列のｎ
型不純物層１２が所定の間隔を空けて形成されている。
半導体基板１１の表面に、熱酸化法により摂氏約９００
度の温度で約９３０オングストロームの膜厚のゲート酸
化膜１３が形成される。さらにその表面上に、ＣＶＤ法
により約３０００オングストロームの膜厚の多結晶シリ
コン膜１４が形成される。この後、表面全体にレジスト
が塗布されて、画素を形成すべき領域が開口した図示さ
れていないレジスト膜が形成される。
基板１１のＣＣＤ形成領域に、紙面垂直方向に２列のｎ
型不純物層１２が所定の間隔を空けて形成されている。
半導体基板１１の表面に、熱酸化法により摂氏約９００
度の温度で約９３０オングストロームの膜厚のゲート酸
化膜１３が形成される。さらにその表面上に、ＣＶＤ法
により約３０００オングストロームの膜厚の多結晶シリ
コン膜１４が形成される。この後、表面全体にレジスト
が塗布されて、画素を形成すべき領域が開口した図示さ
れていないレジスト膜が形成される。
【００１９】このレジスト膜をマスクとして、図１
（ｂ）のように、多結晶シリコン膜１４のうち画素を形
成すべき領域が反応性イオンエッチング（以下、ＲＩＥ
という）により除去されて、ｎ型不純物層１２上にそれ
ぞれＣＣＤ電極１４ａが形成される。このエッチングに
より、ゲート酸化膜１３の表面が露出する。
（ｂ）のように、多結晶シリコン膜１４のうち画素を形
成すべき領域が反応性イオンエッチング（以下、ＲＩＥ
という）により除去されて、ｎ型不純物層１２上にそれ
ぞれＣＣＤ電極１４ａが形成される。このエッチングに
より、ゲート酸化膜１３の表面が露出する。
【００２０】多結晶シリコン膜１４をエッチングした
後、従来の場合と異なり、さらに図１（ｃ）のようにゲ
ート酸化膜１３のエッチングを行って画素形成領域にお
ける半導体基板１１の表面を露出させる。このエッチン
グは、図１（ｂ）におけるＲＩＥとは異なり、フッ化ア
ンモニウム（ＮＨ4 Ｆ）を用いたウェットエッチングで
行う。
後、従来の場合と異なり、さらに図１（ｃ）のようにゲ
ート酸化膜１３のエッチングを行って画素形成領域にお
ける半導体基板１１の表面を露出させる。このエッチン
グは、図１（ｂ）におけるＲＩＥとは異なり、フッ化ア
ンモニウム（ＮＨ4 Ｆ）を用いたウェットエッチングで
行う。
【００２１】図１（ｄ）のように、熱酸化法により摂氏
約９００度で、表面全体に酸化シリコンから成る約２５
０オングストロームの再酸化膜１５を形成する。
約９００度で、表面全体に酸化シリコンから成る約２５
０オングストロームの再酸化膜１５を形成する。
【００２２】図１（ｅ）のように、ＣＣＤ電極１４ａを
イオン注入用マスクとし再酸化膜１５をバッファ膜とし
て、ｎ型不純物イオンとして例えばリンイオンを半導体
基板１１の表面に、例えば加速電圧６５０ｋe Ｖ、ドー
ズ量１．３ｘ１０12の条件で注入し、ｎ+ 型不純物層１
６を形成する。
イオン注入用マスクとし再酸化膜１５をバッファ膜とし
て、ｎ型不純物イオンとして例えばリンイオンを半導体
基板１１の表面に、例えば加速電圧６５０ｋe Ｖ、ドー
ズ量１．３ｘ１０12の条件で注入し、ｎ+ 型不純物層１
６を形成する。
【００２３】図１（ｆ）のように、ＣＣＤ電極１４ａ及
び再酸化膜１６をマスクとし、ｐ型不純物イオンとして
例えばボロンイオンをｎ+ 型不純物層１６の表面に、例
えば加速電圧３３ｋe Ｖ、ドーズ量２．０＊１０14の条
件で注入し、ｐ+ 型不純物層１７をｎ+ 型不純物層１６
の表面に形成する。
び再酸化膜１６をマスクとし、ｐ型不純物イオンとして
例えばボロンイオンをｎ+ 型不純物層１６の表面に、例
えば加速電圧３３ｋe Ｖ、ドーズ量２．０＊１０14の条
件で注入し、ｐ+ 型不純物層１７をｎ+ 型不純物層１６
の表面に形成する。
【００２４】このようにして、画素領域としてｎ+ 型不
純物層１６及びｐ+ 型不純物層１７が形成される。
純物層１６及びｐ+ 型不純物層１７が形成される。
【００２５】本実施の形態によれば、ＣＣＤ電極１４ａ
を形成するために多結晶シリコン膜１４にエッチングを
行いゲート酸化膜１３の表面を露出させた後、この表面
が露出したゲート酸化膜１３をエッチングにより除去し
て半導体基板１１の表面を露出させる。この後、再度熱
酸化を行って再酸化膜１５を形成する。これにより、露
出した半導体基板１１上には、所望の膜厚を有する再酸
化膜１５が存在することになる。この再酸化膜１５をバ
ッファ膜としてイオン注入を行うことで、ｎ+型不純物
層１６及びｐ+ 型不純物層１７のプロファイルのばらつ
きが小さく抑制され、所望のフォトダイオード特性を安
定して得ることができる。
を形成するために多結晶シリコン膜１４にエッチングを
行いゲート酸化膜１３の表面を露出させた後、この表面
が露出したゲート酸化膜１３をエッチングにより除去し
て半導体基板１１の表面を露出させる。この後、再度熱
酸化を行って再酸化膜１５を形成する。これにより、露
出した半導体基板１１上には、所望の膜厚を有する再酸
化膜１５が存在することになる。この再酸化膜１５をバ
ッファ膜としてイオン注入を行うことで、ｎ+型不純物
層１６及びｐ+ 型不純物層１７のプロファイルのばらつ
きが小さく抑制され、所望のフォトダイオード特性を安
定して得ることができる。
【００２６】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、本実施例は固体撮像
装置に本発明による製造方法を適用した場合に相当する
が、電極加工後に基板表面にイオン注入を行う装置を製
造する場合には、同様に用いることができる。また、実
施例における導電型を全て反転した装置にも用いること
もできる。
を限定するものではない。例えば、本実施例は固体撮像
装置に本発明による製造方法を適用した場合に相当する
が、電極加工後に基板表面にイオン注入を行う装置を製
造する場合には、同様に用いることができる。また、実
施例における導電型を全て反転した装置にも用いること
もできる。
【００２７】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、導電膜にエッチングを行って所
定領域において第１の絶縁膜の表面を露出した後、さら
にこの部分の第１の絶縁膜にエッチングを行って除去し
て半導体基板の表面を露出させ、第２の絶縁膜を形成し
てこの膜厚の安定した第２の絶縁膜をバッファ膜として
不純物イオンの注入を行うことで、イオン注入プロファ
イルのばらつきが抑制され、安定した特性を得ることが
可能である。
置の製造方法によれば、導電膜にエッチングを行って所
定領域において第１の絶縁膜の表面を露出した後、さら
にこの部分の第１の絶縁膜にエッチングを行って除去し
て半導体基板の表面を露出させ、第２の絶縁膜を形成し
てこの膜厚の安定した第２の絶縁膜をバッファ膜として
不純物イオンの注入を行うことで、イオン注入プロファ
イルのばらつきが抑制され、安定した特性を得ることが
可能である。
【図１】本発明の一実施の形態による半導体装置の製造
方法を工程別に示した素子の縦断面図。
方法を工程別に示した素子の縦断面図。
【図２】従来の半導体装置の製造方法を工程別に示した
素子の縦断面図。
素子の縦断面図。
１１ ｐ型半導体基板 １２ ｎ型不純物層 １３ ゲート酸化膜 １４ 多結晶シリコン膜 １４ａ ＣＣＤ電極 １５ 再酸化膜 １６ ｎ+ 型不純物層 １７ ｐ+ 型不純物層
Claims (4)
- 【請求項１】一導電型半導体基板の表面上に、第１の絶
縁膜を形成する工程と、 前記第１の絶縁膜の表面上に、電極材から成る導電膜を
形成する工程と、 写真蝕刻法を用いて、前記導電膜にエッチングを行い所
定領域を除去して電極を形成し、前記所定領域において
前記第１の絶縁膜の表面を露出させる工程と、 前記所定領域において表面が露出した前記第１の絶縁膜
にエッチングを行って除去し、前記半導体基板の表面を
露出させる工程と、 表面全体に第２の絶縁膜を形成し、前記所定領域におけ
る前記半導体基板の表面を所定の膜厚を有する前記第２
の絶縁膜で覆う工程と、 前記電極をマスクとし、前記第２の絶縁膜をバッファ膜
として、前記所定領域における前記半導体基板の表面部
分に、逆導電型の不純物イオンを注入して逆導電型不純
物層を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】一導電型半導体基板の表面部分に、信号電
荷転送用の逆導電型の第１の不純物層を、所定の間隔を
空けて２列形成する工程と、 前記半導体基板の表面上に、第１の絶縁膜を形成する工
程と、 前記第１の絶縁膜の表面上に、電極材から成る導電膜を
形成する工程と、 写真蝕刻法を用いて前記導電膜にエッチングを行い、前
記２列の第１の不純物層の間の画素領域に対応する部分
を除去して電極を形成し、前記画素領域において前記第
１の絶縁膜の表面を露出させる工程と、 前記画素領域において表面が露出した前記第１の絶縁膜
にエッチングを行って除去し、前記半導体基板の表面を
露出させる工程と、 表面全体に第２の絶縁膜を形成し、前記画素領域におけ
る前記半導体基板の表面を所望の膜厚を有する前記第２
の絶縁膜で覆う工程と、 前記電極をマスクとし、前記第２の絶縁膜をバッファ膜
として、前記画素領域における前記半導体基板の表面部
分に逆導電型の不純物イオンを注入して、逆導電型の第
２の不純物層を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項３】前記導電膜のエッチングには反応性イオン
エッチングが用いられ、前記第１の絶縁膜のエッチング
にはフッ化アンモニウムによるウェットエッチングが用
いられることを特徴とする請求項１又は２記載の半導体
装置の製造方法。 - 【請求項４】前記第２の不純物層を形成した後、さらに
前記電極をマスクとし前記第２の絶縁膜をバッファ膜と
して前記第２の不純物層の表面部分に一導電型の不純物
イオンを注入し、一導電型の第３の不純物層を形成する
ことを特徴とする請求項１ないし３のいずれかに記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7243330A JPH0992812A (ja) | 1995-09-21 | 1995-09-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7243330A JPH0992812A (ja) | 1995-09-21 | 1995-09-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0992812A true JPH0992812A (ja) | 1997-04-04 |
Family
ID=17102226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7243330A Pending JPH0992812A (ja) | 1995-09-21 | 1995-09-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0992812A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010283306A (ja) * | 2009-06-08 | 2010-12-16 | Canon Inc | 光電変換装置の製造方法 |
| JP2011222572A (ja) * | 2010-04-02 | 2011-11-04 | Sharp Corp | 固体撮像素子およびその製造方法、電子情報機器 |
-
1995
- 1995-09-21 JP JP7243330A patent/JPH0992812A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010283306A (ja) * | 2009-06-08 | 2010-12-16 | Canon Inc | 光電変換装置の製造方法 |
| JP2011222572A (ja) * | 2010-04-02 | 2011-11-04 | Sharp Corp | 固体撮像素子およびその製造方法、電子情報機器 |
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