JP2724889B2 - 電荷転送素子 - Google Patents
電荷転送素子Info
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- JP2724889B2 JP2724889B2 JP1286931A JP28693189A JP2724889B2 JP 2724889 B2 JP2724889 B2 JP 2724889B2 JP 1286931 A JP1286931 A JP 1286931A JP 28693189 A JP28693189 A JP 28693189A JP 2724889 B2 JP2724889 B2 JP 2724889B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電荷転送素子に関し、特に、チャネルの
幅が狭くなったときの電荷転送量の改善を図った電荷転
送素子に関する。
幅が狭くなったときの電荷転送量の改善を図った電荷転
送素子に関する。
［従来の技術］ 第７図は従来の電荷転送素子のチャネル部の構造を示
した断面構造図である。第７図を参照して、電荷転送素
子のチャネル部は、Ｐ型シリコン基板１と、Ｐ型シリコ
ン基板１の主表面上に形成されたN-型導電領域３と、N-
型導電領域３の両隣りに形成され、N-型導電領域３と他
の部分を分離するためのP+型導電領域２と、N-型導電領
域上にゲート絶縁膜５を介して形成され電荷転送時に電
圧を印加するためのゲート電極６とを含む。
した断面構造図である。第７図を参照して、電荷転送素
子のチャネル部は、Ｐ型シリコン基板１と、Ｐ型シリコ
ン基板１の主表面上に形成されたN-型導電領域３と、N-
型導電領域３の両隣りに形成され、N-型導電領域３と他
の部分を分離するためのP+型導電領域２と、N-型導電領
域上にゲート絶縁膜５を介して形成され電荷転送時に電
圧を印加するためのゲート電極６とを含む。
一般に、転送すべき電荷を蓄積する埋込チャネルは、
N-型導電領域３の内部に形成される。すなわち、埋込チ
ャネルはゲート電極から距離を持つこととなる。この結
果、埋込チャネルは、P+型導電領域２の影響を大きく受
けることとなる。第８図は、第７図に示した電荷転送素
子のチャネル部での電子ポテンシャル分布を示した分布
図である。第８図を参照して、ポテンシャル分布は、P+
型導電領域２とN-型導電領域３との分離領域においてフ
リンジング領域61および62ができる。この領域はポテン
シャルがチャネルの中央部15に比べて浅いため、単位面
積あたりの蓄積電荷量が小さくなる。
N-型導電領域３の内部に形成される。すなわち、埋込チ
ャネルはゲート電極から距離を持つこととなる。この結
果、埋込チャネルは、P+型導電領域２の影響を大きく受
けることとなる。第８図は、第７図に示した電荷転送素
子のチャネル部での電子ポテンシャル分布を示した分布
図である。第８図を参照して、ポテンシャル分布は、P+
型導電領域２とN-型導電領域３との分離領域においてフ
リンジング領域61および62ができる。この領域はポテン
シャルがチャネルの中央部15に比べて浅いため、単位面
積あたりの蓄積電荷量が小さくなる。
［発明が解決しようとする課題］ 前述のように、従来の電荷転送素子においては、N-型
導電領域３に隣接するP+型導電領域２との分離領域で、
埋込チャネルに蓄積された電荷がP+型導電領域２の影響
を強く受けるので、単位体積あたりの蓄積電荷量が小さ
くなる。
導電領域３に隣接するP+型導電領域２との分離領域で、
埋込チャネルに蓄積された電荷がP+型導電領域２の影響
を強く受けるので、単位体積あたりの蓄積電荷量が小さ
くなる。
第9A図はチャネル幅が比較的広いW1である場合のチャ
ネル部のポテンシャル分布を示した概略図である。第9B
図はチャネル幅が比較的狭いW2である場合のチャネル部
のポテンシャル分布を示した概略図である。第9A図およ
び第9B図を参照して、まず、第9A図のチャネル部に蓄積
される電荷量は、電荷蓄積部51に蓄積される電荷量Q1に
等しい。フリンジング領域61および62には本来各々にQL
の電荷量が蓄積されるはずであるが、P+型導電領域２の
影響を受けるため蓄積することができない。第９図に示
したチャネル部においても同様に、電荷蓄積部52に電荷
量Q2の電荷が蓄積される。また、第9B図におけるフリン
ジング領域61および62により蓄積できない電荷量は第9A
図におけるフリンジング領域61および62により蓄積でき
ない電荷量に等しい。すなわち、チャネル幅が変動して
も、フリンジング領域61および62によって蓄積できない
電荷量2QLは同じである。ここで、第9A図のようにチャ
ネル幅が比較的広い場合には、電荷蓄積部51に蓄積でき
る電荷量Q1に対して蓄積できない電荷量2QLの比率（2QL
/Q1）があまり問題とならない。しかし、第9B図のよう
にチャネル幅が狭くなった場合には、電荷蓄積部52に蓄
積される電荷量Q2に対して蓄積できない電荷量2QLの占
める比率（2QL/Q2）が大きくなる。この場合には、電荷
転送部の面積に対して転送できる最大転送電荷量の比率
が小さくなるという不都合が生じる。すなわち、チャネ
ル幅が狭くなるほど単位面積あたりの転送電荷量が減少
するのである。この結果、イメージセンサなどにおいて
電荷転送素子が光電変換素子として使われる場合に強い
光の入射に際して、それに対応した多くの転送電荷量を
蓄積することができない問題点があった。
ネル部のポテンシャル分布を示した概略図である。第9B
図はチャネル幅が比較的狭いW2である場合のチャネル部
のポテンシャル分布を示した概略図である。第9A図およ
び第9B図を参照して、まず、第9A図のチャネル部に蓄積
される電荷量は、電荷蓄積部51に蓄積される電荷量Q1に
等しい。フリンジング領域61および62には本来各々にQL
の電荷量が蓄積されるはずであるが、P+型導電領域２の
影響を受けるため蓄積することができない。第９図に示
したチャネル部においても同様に、電荷蓄積部52に電荷
量Q2の電荷が蓄積される。また、第9B図におけるフリン
ジング領域61および62により蓄積できない電荷量は第9A
図におけるフリンジング領域61および62により蓄積でき
ない電荷量に等しい。すなわち、チャネル幅が変動して
も、フリンジング領域61および62によって蓄積できない
電荷量2QLは同じである。ここで、第9A図のようにチャ
ネル幅が比較的広い場合には、電荷蓄積部51に蓄積でき
る電荷量Q1に対して蓄積できない電荷量2QLの比率（2QL
/Q1）があまり問題とならない。しかし、第9B図のよう
にチャネル幅が狭くなった場合には、電荷蓄積部52に蓄
積される電荷量Q2に対して蓄積できない電荷量2QLの占
める比率（2QL/Q2）が大きくなる。この場合には、電荷
転送部の面積に対して転送できる最大転送電荷量の比率
が小さくなるという不都合が生じる。すなわち、チャネ
ル幅が狭くなるほど単位面積あたりの転送電荷量が減少
するのである。この結果、イメージセンサなどにおいて
電荷転送素子が光電変換素子として使われる場合に強い
光の入射に際して、それに対応した多くの転送電荷量を
蓄積することができない問題点があった。
そこで、埋込チャネルが形成されるN-型導電領域３全
体の不純物濃度を高くしてポテンシャル溝を深く形成す
ることが考えられる。ポテンシャル溝を深く形成した場
合にはチャネル幅が狭くても蓄積電荷量を大きくするこ
とができる。しかし、ポテンシャル溝を深く形成した場
合には、電荷転送時にゲート電極に高い電圧を印加しな
ければならない。ところが、ゲート電極に印加できる電
圧は制御回路などの関係から制限がある。このように、
チャネル幅を狭くしたときにポテンシャル溝を深く形成
して蓄積電荷量を大きくする方法は、制御回路などの関
係からゲート電極に印加される電圧が制限されることよ
り実現性に乏しい。
体の不純物濃度を高くしてポテンシャル溝を深く形成す
ることが考えられる。ポテンシャル溝を深く形成した場
合にはチャネル幅が狭くても蓄積電荷量を大きくするこ
とができる。しかし、ポテンシャル溝を深く形成した場
合には、電荷転送時にゲート電極に高い電圧を印加しな
ければならない。ところが、ゲート電極に印加できる電
圧は制御回路などの関係から制限がある。このように、
チャネル幅を狭くしたときにポテンシャル溝を深く形成
して蓄積電荷量を大きくする方法は、制御回路などの関
係からゲート電極に印加される電圧が制限されることよ
り実現性に乏しい。
第10図はチャネル幅と最大転送電荷量の関係を示した
グラフである。第10図を参照して、隣接する素子による
影響がない場合には、第10図の一点鎖線で示されるよう
な特性を示す。しかし上述のように現実には、隣接する
素子の影響を受けるので、第10図の実線に示すような特
性を示す。すなわち、チャネル幅が比較的広い場合に
は、理想的な特性を示したときに蓄積される電荷量に対
する現実の蓄積される電荷量の割合が大きいので問題と
ならない。しかし、チャネル幅が狭くなった場合には、
理想的な特性を示したときに蓄積される電荷量に対する
現実の蓄積される電荷量の割合が小さいので不都合が生
じる。つまり、従来の電荷転送素子においては、チャネ
ル幅が狭くなったときにチャネル幅が広い場合に比べ単
位面積あたりの電荷蓄積量が小さくなる。この結果、電
荷転送素子がイメージセンサなどの光電変換素子として
利用された場合に強い光の入射に対応できる多くの転送
電荷量を蓄積することができないという問題点があっ
た。
グラフである。第10図を参照して、隣接する素子による
影響がない場合には、第10図の一点鎖線で示されるよう
な特性を示す。しかし上述のように現実には、隣接する
素子の影響を受けるので、第10図の実線に示すような特
性を示す。すなわち、チャネル幅が比較的広い場合に
は、理想的な特性を示したときに蓄積される電荷量に対
する現実の蓄積される電荷量の割合が大きいので問題と
ならない。しかし、チャネル幅が狭くなった場合には、
理想的な特性を示したときに蓄積される電荷量に対する
現実の蓄積される電荷量の割合が小さいので不都合が生
じる。つまり、従来の電荷転送素子においては、チャネ
ル幅が狭くなったときにチャネル幅が広い場合に比べ単
位面積あたりの電荷蓄積量が小さくなる。この結果、電
荷転送素子がイメージセンサなどの光電変換素子として
利用された場合に強い光の入射に対応できる多くの転送
電荷量を蓄積することができないという問題点があっ
た。
この発明は、上記のような課題を解決するためになさ
れたもので、光電変換素子として使用された場合に、チ
ャネル幅が狭くなっても強い光の入射に対応できる多く
の転送電荷量を得ることが可能な電荷転送素子を提供す
ることを目的とする。
れたもので、光電変換素子として使用された場合に、チ
ャネル幅が狭くなっても強い光の入射に対応できる多く
の転送電荷量を得ることが可能な電荷転送素子を提供す
ることを目的とする。
［課題を解決するための手段］ この発明における電荷転送素子は、第１導電型半導体
基板と、第１導電型半導体基板の主表面上に形成された
第２導電型の不純物領域と、第２導電型の不純物領域の
上に形成されたゲート絶縁膜と、ゲート絶縁膜の主表面
上に所定の間隔を隔てて形成された複数のゲート電極と
を含んでいる。そして、第２導電型の不純物領域とゲー
ト絶縁膜とゲート電極とを含む電荷蓄積部自体は、第２
導電型の不純物領域の電荷転送方向と垂直な方向でかつ
第１導電型半導体基板の主表面に沿った方向において、
第２導電型の不純物領域の中央部より両端部の方が電荷
蓄積時により高い電位になる性質を有するもので構成さ
れている。また、電荷転送方向と垂直な方向において、
不純物領域の中央部におけるゲート絶縁膜の膜厚が不純
物領域の両端部におけるゲート絶縁膜の膜厚よりも薄く
なるように形成されている。
基板と、第１導電型半導体基板の主表面上に形成された
第２導電型の不純物領域と、第２導電型の不純物領域の
上に形成されたゲート絶縁膜と、ゲート絶縁膜の主表面
上に所定の間隔を隔てて形成された複数のゲート電極と
を含んでいる。そして、第２導電型の不純物領域とゲー
ト絶縁膜とゲート電極とを含む電荷蓄積部自体は、第２
導電型の不純物領域の電荷転送方向と垂直な方向でかつ
第１導電型半導体基板の主表面に沿った方向において、
第２導電型の不純物領域の中央部より両端部の方が電荷
蓄積時により高い電位になる性質を有するもので構成さ
れている。また、電荷転送方向と垂直な方向において、
不純物領域の中央部におけるゲート絶縁膜の膜厚が不純
物領域の両端部におけるゲート絶縁膜の膜厚よりも薄く
なるように形成されている。
［作用］ この発明に係る電荷転送素子では、電荷転送素子と垂
直な方向において、不純物領域の中央部におけるゲート
絶縁膜の膜厚を両端部における膜厚よりも薄くなるよう
に形成することによって、電荷転送素子のゲート絶縁膜
の膜厚が厚いほど電子ポテンシャル溝が深く形成される
ということを利用して、第２導電型の不純物領域の両端
部のポテンシャルが浅くなる領域が狭くなり、従来に比
べて最大電荷転送量が増加される。
直な方向において、不純物領域の中央部におけるゲート
絶縁膜の膜厚を両端部における膜厚よりも薄くなるよう
に形成することによって、電荷転送素子のゲート絶縁膜
の膜厚が厚いほど電子ポテンシャル溝が深く形成される
ということを利用して、第２導電型の不純物領域の両端
部のポテンシャルが浅くなる領域が狭くなり、従来に比
べて最大電荷転送量が増加される。
［発明の実施例］ 第１実施例 第１図は本発明の一実施例を示した電荷転送素子のチ
ャネル部の構造を示した断面構造図である。第１図を参
照して、電荷転送素子のチャネル部は、Ｐ型シリコン基
板１と、Ｐ型シリコン基板１上に形成されたN-型導電領
域３と、N-型導電領域３の両端部に形成されたN+型導電
領域４と、N-型導電領域３およびN+型導電領域４により
形成される第２導電型の不純物領域の両端に隣接して形
成されたP+型導電領域２と、N-型導電領域３およびN+型
導電領域４上にゲート絶縁膜５を介して形成されたゲー
ト電極６とを含む。
ャネル部の構造を示した断面構造図である。第１図を参
照して、電荷転送素子のチャネル部は、Ｐ型シリコン基
板１と、Ｐ型シリコン基板１上に形成されたN-型導電領
域３と、N-型導電領域３の両端部に形成されたN+型導電
領域４と、N-型導電領域３およびN+型導電領域４により
形成される第２導電型の不純物領域の両端に隣接して形
成されたP+型導電領域２と、N-型導電領域３およびN+型
導電領域４上にゲート絶縁膜５を介して形成されたゲー
ト電極６とを含む。
第２図は第１図に示した電荷転送素子のチャネル部の
電子ポテンシャル分布を示した分布図である。第２図を
参照して、本実施例では、電荷蓄積部７の両端部におい
ても、電子ポテンシャルが浅くなることがない。これ
は、一般に、電荷転送部の中央部の不純物濃度より両端
部の不純物濃度を高くすると電荷転送部の両端部の電子
ポテンシャルが浅くならないという特性を利用したもの
である。このように、本実施例では、電荷転送部の両端
部のポテンシャルの浅くなる領域が抑えられているの
で、従来に比べて最大転送電荷量が増加し、チャネル幅
を狭くしても単位面積あたりの電荷蓄積量が減少するの
を極力防止することができる。この結果、電荷転送素子
を光電変換素子として利用した場合のチャネル幅を狭く
しても、従来に比べて強い光の入射に対応できる多くの
転送電荷量を蓄積することができる。
電子ポテンシャル分布を示した分布図である。第２図を
参照して、本実施例では、電荷蓄積部７の両端部におい
ても、電子ポテンシャルが浅くなることがない。これ
は、一般に、電荷転送部の中央部の不純物濃度より両端
部の不純物濃度を高くすると電荷転送部の両端部の電子
ポテンシャルが浅くならないという特性を利用したもの
である。このように、本実施例では、電荷転送部の両端
部のポテンシャルの浅くなる領域が抑えられているの
で、従来に比べて最大転送電荷量が増加し、チャネル幅
を狭くしても単位面積あたりの電荷蓄積量が減少するの
を極力防止することができる。この結果、電荷転送素子
を光電変換素子として利用した場合のチャネル幅を狭く
しても、従来に比べて強い光の入射に対応できる多くの
転送電荷量を蓄積することができる。
第3A図ないし第3C図は第１図に示した電荷転送素子の
チャネル部の製造プロセスを説明するための断面構造図
である。第１図ないし第3C図を参照して、製造プロセス
について説明する。まず、第3A図に示すように、Ｐ型シ
リコン基板１上にレジスト101を所望のパターンに形成
する。レジスト101をマスクにして、ボロン８を注入し
てP+型導電領域２を形成する。次に、第3B図に示すよう
に、P+型導電領域２上にレジスト102を形成する。レジ
スト102をマスクにして、リン10を注入してN-型導電領
域３を形成する。第3C図に示すように、N-型導電領域３
の中央部上にレジスト103を形成する。レジスト102およ
び103をマスクにしてリン11を注入する。これにより、N
-型導電領域３より不純物濃度の高いN+型導電領域４がN
-型導電領域３の両端部に形成される。この後、第１図
に示したように、N-型導電領域３およびN+型導電領域４
上にゲート絶縁膜５を形成した後、ゲート電極６を形成
する。このようにして、本実施例の電荷転送素子のチャ
ネル部が形成される。第４図は第3A図ないし第3C図に示
した製造プロセスと別な製造プロセスを説明するための
断面構造図である。上述の第3B図に示した製造プロセス
終了の後に、第４図に示すように、N-型導電領域３の両
端部上にレジスト104を形成する。レジスト104をマスク
にしてボロン12を注入してN-型導電領域の不純物濃度が
低くなる領域300を形成する。このようにしても、チャ
ネルの中央部より両端の不純物濃度を相対的に高くする
ことができるため、結果として第3A図ないし第3C図に示
した製造プロセスと同様の効果を得ることができる。す
なわち、チャネルポテンシャルの平坦な領域を広くする
ことができる。
チャネル部の製造プロセスを説明するための断面構造図
である。第１図ないし第3C図を参照して、製造プロセス
について説明する。まず、第3A図に示すように、Ｐ型シ
リコン基板１上にレジスト101を所望のパターンに形成
する。レジスト101をマスクにして、ボロン８を注入し
てP+型導電領域２を形成する。次に、第3B図に示すよう
に、P+型導電領域２上にレジスト102を形成する。レジ
スト102をマスクにして、リン10を注入してN-型導電領
域３を形成する。第3C図に示すように、N-型導電領域３
の中央部上にレジスト103を形成する。レジスト102およ
び103をマスクにしてリン11を注入する。これにより、N
-型導電領域３より不純物濃度の高いN+型導電領域４がN
-型導電領域３の両端部に形成される。この後、第１図
に示したように、N-型導電領域３およびN+型導電領域４
上にゲート絶縁膜５を形成した後、ゲート電極６を形成
する。このようにして、本実施例の電荷転送素子のチャ
ネル部が形成される。第４図は第3A図ないし第3C図に示
した製造プロセスと別な製造プロセスを説明するための
断面構造図である。上述の第3B図に示した製造プロセス
終了の後に、第４図に示すように、N-型導電領域３の両
端部上にレジスト104を形成する。レジスト104をマスク
にしてボロン12を注入してN-型導電領域の不純物濃度が
低くなる領域300を形成する。このようにしても、チャ
ネルの中央部より両端の不純物濃度を相対的に高くする
ことができるため、結果として第3A図ないし第3C図に示
した製造プロセスと同様の効果を得ることができる。す
なわち、チャネルポテンシャルの平坦な領域を広くする
ことができる。
第２実施例 第５図は、本発明の他の実施例を示した電荷転送素子
のチャネル部の断面構造を示した断面構造図である。第
５図を参照して、電荷転送素子のチャネル部は、Ｐ型シ
リコン基板１と、Ｐ型シリコン基板１上に形成されたN-
型導電領域３と、N-型導電領域３の両端部に隣接して形
成されたP+型導電領域２と、N-型導電領域３上に絶縁膜
５を介して形成されたゲート電極30とを含む。ゲート電
極30は、ゲート絶縁膜５の膜厚がN-型導電領域３の中央
部で両端部より薄くなるように形成される。これによ
り、チャネルの中央部に比べて両端部で不純物濃度を高
くしたときと同様の効果が得られる。これは、一般に電
荷転送素子のゲート絶縁膜の膜厚が厚いほど、電子ポテ
ンシャル溝が深く形成されることを利用したものであ
る。これらは、たとえば、Physics of Semiconductor D
evicesの423頁や、テレビジョン学会技術報告ED604,IPD
62−14の81頁の図６などに開示されている。
のチャネル部の断面構造を示した断面構造図である。第
５図を参照して、電荷転送素子のチャネル部は、Ｐ型シ
リコン基板１と、Ｐ型シリコン基板１上に形成されたN-
型導電領域３と、N-型導電領域３の両端部に隣接して形
成されたP+型導電領域２と、N-型導電領域３上に絶縁膜
５を介して形成されたゲート電極30とを含む。ゲート電
極30は、ゲート絶縁膜５の膜厚がN-型導電領域３の中央
部で両端部より薄くなるように形成される。これによ
り、チャネルの中央部に比べて両端部で不純物濃度を高
くしたときと同様の効果が得られる。これは、一般に電
荷転送素子のゲート絶縁膜の膜厚が厚いほど、電子ポテ
ンシャル溝が深く形成されることを利用したものであ
る。これらは、たとえば、Physics of Semiconductor D
evicesの423頁や、テレビジョン学会技術報告ED604,IPD
62−14の81頁の図６などに開示されている。
第6A図および第6B図は第５図に示した電荷転送素子の
チャネル部の製造プロセスを説明するための断面構造図
である。第6A図および第6B図を参照して製造プロセスに
ついて説明する。まず、上記の第3A図および第3B図に示
した工程は第１実施例と同じである。第3B図においてN-
型導電領域３を形成した後、第6A図に示すようにゲート
絶縁膜５を熱酸化法で形成する。ゲート絶縁膜５上のチ
ャネルの中央部13に相当する部分を除いてレジスト105
を形成する。レジスト105をマスクにしてチャネルの中
央部13のゲート絶縁膜の所定の厚みを沸酸でエッチング
除去する。これによりゲート絶縁膜５のチャネルの中央
部の膜厚は両端部に比べて薄くなる。次に第6B図に示す
ようにCVD法でポリシリコン膜からなるゲート電極６を
堆積する。その後、第５図に示したようにゲート絶縁膜
５およびゲート電極30を必要とする部分以外を除去す
る。これにより第５図に示したような電荷転送素子のチ
ャネル部を形成することができる。なお、本実施例で
は、基板としてＰ型シリコン基板を用いたが、本発明は
これに限らずＮ型シリコン基板中にＰ型ウェルを形成し
て用いてもよい。また、本実施例ではP+型導電領域のみ
でチャネルを分離しているが、本発明はこれに限らず厚
い酸化膜と組合わせていわゆるLOCOS分離でもよい。
チャネル部の製造プロセスを説明するための断面構造図
である。第6A図および第6B図を参照して製造プロセスに
ついて説明する。まず、上記の第3A図および第3B図に示
した工程は第１実施例と同じである。第3B図においてN-
型導電領域３を形成した後、第6A図に示すようにゲート
絶縁膜５を熱酸化法で形成する。ゲート絶縁膜５上のチ
ャネルの中央部13に相当する部分を除いてレジスト105
を形成する。レジスト105をマスクにしてチャネルの中
央部13のゲート絶縁膜の所定の厚みを沸酸でエッチング
除去する。これによりゲート絶縁膜５のチャネルの中央
部の膜厚は両端部に比べて薄くなる。次に第6B図に示す
ようにCVD法でポリシリコン膜からなるゲート電極６を
堆積する。その後、第５図に示したようにゲート絶縁膜
５およびゲート電極30を必要とする部分以外を除去す
る。これにより第５図に示したような電荷転送素子のチ
ャネル部を形成することができる。なお、本実施例で
は、基板としてＰ型シリコン基板を用いたが、本発明は
これに限らずＮ型シリコン基板中にＰ型ウェルを形成し
て用いてもよい。また、本実施例ではP+型導電領域のみ
でチャネルを分離しているが、本発明はこれに限らず厚
い酸化膜と組合わせていわゆるLOCOS分離でもよい。
上記のように、本実施例では、N-型導電領域が転送方
向と垂直な断面において、両端部のＮ型不純物の濃度を
中央部より濃くすることにより、または、N-型チャネル
領域上のゲート絶縁膜厚さを中央部より断面図で厚くす
ることにより、単位面積あたりの電荷蓄積量が増加する
ので、N-型チャネルの幅が狭くなっても大きな最大電荷
転送量が得られる。これにより、電荷転送素子を光電変
換素子として用いた場合にチャネル幅が狭くなっても従
来に比べて強い光に対応した多くの転送電荷量を蓄積す
ることができる。
向と垂直な断面において、両端部のＮ型不純物の濃度を
中央部より濃くすることにより、または、N-型チャネル
領域上のゲート絶縁膜厚さを中央部より断面図で厚くす
ることにより、単位面積あたりの電荷蓄積量が増加する
ので、N-型チャネルの幅が狭くなっても大きな最大電荷
転送量が得られる。これにより、電荷転送素子を光電変
換素子として用いた場合にチャネル幅が狭くなっても従
来に比べて強い光に対応した多くの転送電荷量を蓄積す
ることができる。
［発明の効果］ 以上のように、この発明によれば、電荷転送方向と垂
直な方向において不純物領域の中央部におけるゲート絶
縁膜の膜厚を不純物領域の両端部におけるゲート絶縁膜
の膜厚より薄くなるように形成することによって、第２
導電型の不純物領域の両端部のポテンシャルの浅くなる
領域が狭くなり従来に比べて最大電荷転送量が増加する
ので、光電変換素子として使用された場合にチャネル幅
が狭くなっても従来に比べてより強い光の入射に対応で
きる多くの電荷転送量を得ることができる。
直な方向において不純物領域の中央部におけるゲート絶
縁膜の膜厚を不純物領域の両端部におけるゲート絶縁膜
の膜厚より薄くなるように形成することによって、第２
導電型の不純物領域の両端部のポテンシャルの浅くなる
領域が狭くなり従来に比べて最大電荷転送量が増加する
ので、光電変換素子として使用された場合にチャネル幅
が狭くなっても従来に比べてより強い光の入射に対応で
きる多くの電荷転送量を得ることができる。
第１図は本発明の一実施例を示した電荷転送素子のチャ
ネル部の断面構造図、第２図は第１図に示した電荷転送
素子のチャネル部の電子ポテンシャル分布図、第3A図な
いし第3C図は第１図に示した電荷転送素子の製造プロセ
スを説明するための断面構造図、第４図は第3A図ないし
第3C図に示した製造プロセスの別の方法を説明するため
の断面構造図、第５図は本発明の他の実施例を示した電
荷転送素子のチャネル部の断面構造図、第6A図および第
6B図は第５図に示した電荷転送素子の製造プロセスを説
明するための断面構造図、第７図は従来の電荷転送素子
のチャネル部の断面構造図、第８図は第７図に示したチ
ャネル部の電子ポテンシャルの分布図、第9A図および第
9B図はチャネル幅を変更したときの電荷蓄積量および蓄
積できない電荷量を示した概略図、第10図はチャネル幅
と最大電荷量の関係を示したグラフである。 図において、１はＰ型シリコン基板、２はP+型導電領
域、３はN-型導電領域、４はN+型導電領域、５はゲート
絶縁膜、６はゲート電極である。 なお、図中、同一符号は同一、または相当部分を示す。
ネル部の断面構造図、第２図は第１図に示した電荷転送
素子のチャネル部の電子ポテンシャル分布図、第3A図な
いし第3C図は第１図に示した電荷転送素子の製造プロセ
スを説明するための断面構造図、第４図は第3A図ないし
第3C図に示した製造プロセスの別の方法を説明するため
の断面構造図、第５図は本発明の他の実施例を示した電
荷転送素子のチャネル部の断面構造図、第6A図および第
6B図は第５図に示した電荷転送素子の製造プロセスを説
明するための断面構造図、第７図は従来の電荷転送素子
のチャネル部の断面構造図、第８図は第７図に示したチ
ャネル部の電子ポテンシャルの分布図、第9A図および第
9B図はチャネル幅を変更したときの電荷蓄積量および蓄
積できない電荷量を示した概略図、第10図はチャネル幅
と最大電荷量の関係を示したグラフである。 図において、１はＰ型シリコン基板、２はP+型導電領
域、３はN-型導電領域、４はN+型導電領域、５はゲート
絶縁膜、６はゲート電極である。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 【請求項１】第１導電型半導体基板と、 前記第１導電型半導体基板の主表面上に形成された第２
導電型の不純物領域と、 前記第２導電型の不純物領域の上に形成されたゲート絶
縁膜と、 前記ゲート絶縁膜の主表面上に所定の間隔を隔てて形成
された複数のゲート電極とを含み、 前記第２導電型の不純物領域と前記ゲート絶縁膜と前記
ゲート電極とを含む電荷蓄積部自体は、前記第２導電型
の不純物領域の電荷転送方向と垂直な方向でかつ前記第
１導電型半導体基板の主表面に沿った方向において、前
記第２導電型の不純物領域の中央部より両端部の方が電
荷蓄積時により高い電位になる性質を有するもので構成
されており、 前記電荷転送方向と垂直な方向において、前記不純物領
域の中央部における前記ゲート絶縁膜の膜厚が前記不純
物領域の両端部における前記ゲート絶縁膜の膜厚よりも
薄くなるように形成されていることを特徴とする、電荷
転送素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286931A JP2724889B2 (ja) | 1989-11-02 | 1989-11-02 | 電荷転送素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286931A JP2724889B2 (ja) | 1989-11-02 | 1989-11-02 | 電荷転送素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03148137A JPH03148137A (ja) | 1991-06-24 |
| JP2724889B2 true JP2724889B2 (ja) | 1998-03-09 |
Family
ID=17710813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286931A Expired - Lifetime JP2724889B2 (ja) | 1989-11-02 | 1989-11-02 | 電荷転送素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2724889B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333526B1 (en) | 1997-11-27 | 2001-12-25 | Nec Corporation | Charge transfer device and a manufacturing process therefor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577964A (en) * | 1980-06-17 | 1982-01-16 | Matsushita Electric Ind Co Ltd | Charge transfer element |
-
1989
- 1989-11-02 JP JP1286931A patent/JP2724889B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03148137A (ja) | 1991-06-24 |
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Legal Events
| Date | Code | Title | Description |
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