JP3156779B2 - 電荷転送素子及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、固体撮像素子や遅
延素子等に用いられる電荷転送素子およびその製造方法
に関するものである。

【０００２】

【従来の技術】従来、固体撮像素子や遅延素子等に用い
られている電荷転送素子を図６に示す。図６（ａ）、
（ｂ）、（ｃ）はそれぞれ、特開昭５７−７９６４号公
報に開示されている、転送電荷量を増大させた電荷転送
素子の概略平面図、Ｘ−Ｘ’線概略断面図およびＹ−
Ｙ’線概略断面図である。

【０００３】Ｎ型シリコン基板１内にＰ型ウェル２が形
成され、Ｐ型ウェル２内に電荷伝送チャネルが形成され
るＮ型ウェル３が形成されている。Ｎ型ウェル３の電荷
転送方向（図中ではＸ−Ｘ’線方向）に沿った両側に
は、Ｎ型ウェル３よりも高濃度のＮ型不純物を含むＮ＋
領域４が形成され、さらにその外側にはＰ＋チャネルス
トッパー７が形成されている。Ｎ型ウェル３及びＮ＋領
域４上には、酸化膜（ＳｉＯ₂）等からなるゲート絶縁
膜５を介してゲート電極６が隣合って多数形成されてい
る。

【０００４】図７は、図６（ｃ）のＺ−Ｚ’線深さ方向
の電位分布を示したものであり、電位は下が正の方向で
ある。図中、深さ方向の原点はシリコン／ゲート絶縁膜
界面であり、Ｐ＋チャネルストッパー７とＰ型ウェル２
に０Ｖ、ゲート電極６に低電圧（ＶＬ）又は高電圧（Ｖ
Ｈ）を印加した場合について示してある。Ｎ型シリコン
基板１には、Ｐ型ウェル２と逆バイアスとなる電圧が印
加されている。図７に示す深さ方向の電位分布で一番高
い電位を以後「チャネル電位」と呼ぶことにする。

【０００５】あるゲートに高電圧（ＶＨ）が印加され、
その両隣のゲートに低電圧（ＶＬ）が印加された場合、
電子はＶＨが印加されたゲート電極下に転送され、電位
は低下する。その電位は隣接するＶＬが印加されたゲー
ト電極のチャネル電位まで低下することができ、そのと
きの電位分布を図中点線で示す。この電位変化を起こさ
せる電荷量が、転送できる最大の電荷量となる。

【０００６】図６に示した電荷転送素子において電荷を
転送する方法について、図８（ａ）、（ｂ）、（ｃ）を
用いて説明する。図８（ａ）は図６（ｂ）に示したのと
同じ概略断面図、図８（ｂ）は図８（ｃ）に示した各時
間での図８（ａ）に示したＵ−Ｕ’線方向のチャネル電
位分布を示す図、図８（ｃ）は電荷転送素子のゲート電
極に印加する電圧パルスのタイミングを示す図である。
図８（ａ）と図８（ｂ）では水平方向の位置が一致する
ように描いてあり、図８（ｂ）の電位の方向は下向きが
正である。φＶ1〜φＶ4電極には図８（ｃ）に示してい
るように高電圧（ＶＨ）と低電圧（ＶＬ）の間を振幅す
る２値のパルスが印加される。

【０００７】低電圧は、シリコン／酸化膜界面に正孔が
蓄積され、界面の電位が０Ｖとなる電圧（ピンニング電
圧）を印加する。こうすることで、シリコン／酸化膜界
面準位を介して発生する暗電流を抑制することができ
る。

【０００８】一方、高電圧は、低電圧を印加したときの
チャネル電位以下の電圧が印加される。こうすること
で、最大転送電荷量（Ｑmax）を転送するときでも転送
電荷がシリコン／酸化膜界面に到達することがなく、界
面準位にトラップされることがないので、転送効率が劣
化せずに電荷を転送することができる。

【０００９】まず、時刻Ｔ1では、φＶ1及びφＶ2電極
に高電圧（ＶＨ）が印加され、チャネル電位がこれら電
極下で高くなり電荷が蓄積されている。蓄積されている
電荷を図８（ｂ）に斜線で示す。時刻Ｔ2ではφＶ3が高
電圧（ＶＨ）となりφＶ1が低電圧（ＶＬ）となるの
で、電荷はφＶ2とφＶ3電極下に転送される。同様に時
刻Ｔ3及びＴ4では、それぞれφＶ3とφＶ4電極下、及び
φＶ4とφＶ1電極下に転送される。そして時刻Ｔ5では
φＶ1とφＶ2電極下に転送され、時刻Ｔ1の状態にな
る。ただし、電荷は１つ右隣のφＶ1とφＶ2電極下に移
動している。以上の動作を繰り返すことで、電荷は図で
右方向に順に転送される。その電荷の転送の様子を図８
（ｂ）中の右斜め下向きの矢印で示してある。

【００１０】次に、図６で示した電荷転送素子により、
最大の転送電荷量（Ｑmax）が増大する理由を図９を用
いて説明する。図９（ａ）は図６（ａ）のＹ−Ｙ’線断
面図であり、図９（ｂ）はゲート電極に低電圧（ＶＬ）
又は高電圧（ＶＨ）を印加したときのＶ−Ｖ’線に沿っ
た方向のチャネル電位分布である。点線はＮ＋領域を有
しない電荷転送素子の場合について示している。図９
（ａ）に、ゲート電極に電圧ＶＧを印加した場合のＮ型
ウェル３中の電位の極大点（チャネル位置）での容量を
示してある。チャネル位置より表面側の容量（Ｃs）
は、チャネル位置−ゲート電極間の容量であり、ゲート
絶縁膜容量とシリコン／ゲート絶縁膜界面からチャネル
位置までのシリコン内部の容量との直列接続の和であ
り、両側の容量（Ｃcs）はチャネル位置とＰ＋チャネル
ストッパー７間の容量であり、チャネル位置より下側の
容量（Ｃb）はチャネル位置とＰ型ウェル２間の容量で
ある。

【００１１】ゲート電極に電圧ＶＧ、Ｐ＋チャネルスト
ッパー７及びＰ型ウェル２に０Ｖを印加した場合に、ゲ
ート電圧の変化量ΔＶＧに対するチャネル電位の変化量
Δφchは以下の式で与えられる。

【００１２】 Δφch＝ΔＶＧ・Ｃs／（Ｃs＋２Ｃcs＋Ｃb） ゲート電極下に蓄積される電荷量はおおよそ以下の式で
表わされる。

【００１３】 ΔＱ＝Δφch・（Ｃs＋２Ｃcs＋Ｃb） ＝ΔＶＧ・Ｃs ・・・・ （１） 上記（１）式をゲート電圧の変化量（振幅）で積分した
ものが最大転送電荷量（Ｑmax）であるが、振幅が等し
い場合、ＱmaxはＣsが大きいほど大きいことがわかる。

【００１４】ここで、ゲート電極に低電圧（ＶＬ）又は
高電圧（ＶＨ）を印加したときの、Ｖ−Ｖ’線方向のチ
ャネル電位分布を示す図９（ｂ）の実線を参照する。水
平方向の位置は図９（ａ）と一致している。

【００１５】低電圧（ＶＬ）が印加されたとき、チャネ
ル電位の曲がりがＮ＋領域４内で終了し、Ｎ型ウェル３
中のチャネル電位が全域にわたって平になるようにＮ＋
領域４の濃度および幅が設計されている。高電圧（Ｖ
Ｈ）が印加されたときはチャネルストッパー７とＮ＋領
域４間のＰＮ接合による空乏層が延びてＮ型ウェル３中
に達するので、チャネル電位の平な部分は低電圧（Ｖ
Ｌ）を印加したときよりも小さくなっている。このチャ
ネル電位の平な部分とゲート電極間の容量がＣsであ
り、（１）式からわかるように電荷量に寄与する。一
方、Ｎ＋領域４では隣接するＰ＋チャネルストッパー７
とＰＮ接合を形成し、電位はＰ＋チャネルストッパー側
の０Ｖからφchに向かって増加している。この部分の容
量はＣcsであり（１）式より電荷量に寄与することはな
い。したがって、チャネル電位の平な部分を増大させる
ことがＱmaxの増大につながる。

【００１６】図９（ｂ）中に、点線で、Ｎ＋領域４がな
い場合の、ゲート電圧に低電圧（ＶＬ）又は高電圧（Ｖ
Ｈ）を印加したときの、Ｖ−Ｖ’線方向のチャネル電位
分布を示す。この場合は、Ｎ型不純物濃度がＮ＋領域よ
りも小さいために両側でのチャネル電位の曲がりが緩や
かとなり、チャネル電位の平な部分が小さくなってい
る。

【００１７】以上から、図６の電荷転送素子でＱmaxが
増大する理由は、Ｎ＋領域を有するため、両側でのチャ
ネル電位の曲がり（変化）が急になり、チャネル電位の
平坦な部分が大きくなっているためである。

【００１８】次に、図６に示した電荷転送素子の製造方
法について説明する。図１０は各製造手順を図６のＹ−
Ｙ’線断面で示した概略工程断面図である。

【００１９】まず、１０¹⁴／ｃｍ³台のリン濃度を持つ
Ｎ型シリコン基板１の表面に１５０〜２００ｋｅＶ、１
〜５×１０¹²／ｃｍ²のボロンのイオン注入と、１２０
０℃、３０分から２時間の熱処理によりＰ型ウェル２を
形成し、その後９００℃、７分程度のウェット酸化で酸
化膜９を形成する。その上に図１０（ａ）に示すよう
に、フォトリソグラフィー技術により２μｍ厚程度のフ
ォトレジスト８１を形成した後、２０〜４０ｋｅＶ、１
〜５×１０¹³／ｃｍ²のボロンのイオン注入を行い、Ｐ
＋チャネルストッパー７を形成する。

【００２０】次に、フォトレジスト８１を剥離した後、
図１０（ｂ）に示すように２μｍ厚程度のフォトレジス
ト８２を形成し、次いで７０〜１５０ｋｅＶ、１〜５×
１０ ¹²／ｃｍ²のリンのイオン注入を行い、Ｎ型ウェル
３を形成する。

【００２１】続いて、フォトレジスト８２を剥離した
後、図１０（ｃ）に示すように２μｍ厚程度のフォトレ
ジスト８３ａ及び８３ｂを形成し、次いでＮ型ウェル３
と同じエネルギーで、Ｎ型ウェル３のドーズ量の０．２
〜２倍のドーズ量をＮ型ウェル３の両側に追加で注入し
てＮ＋領域４を形成する。

【００２２】次に、フォトレジストを剥離し、９５０〜
９８０℃、３０分〜１時間、窒素雰囲気で熱処理するこ
とでイオン注入した不純物を活性化させ、酸化膜９をフ
ッ酸でウェットエッチングする。

【００２３】その後、図１０（ｄ）に示すように、９０
０〜９８０℃、５〜３０分のウェット酸化でゲート絶縁
膜５を形成し、その上にリソグラフィーとエッチングに
より不純物が混入したポリシコンゲート電極６を形成し
て、図６に示した電荷転送素子が完成する。

【００２４】

【発明が解決しようとする課題】しかしながら、図６に
示したような従来の電荷転送素子を図１０に示した上記
従来の製造方法で作製すると、Ｎ型ウェルの幅が狭くな
ると、図１０（ｃ）のフォトレジスト８３ａが狭くな
り、フォトレジストが剥がれたり倒れたりするという問
題が生じる。この問題が顕著な例として、インターライ
ン型２次元ＣＣＤイメージセンサの場合について述べ
る。

【００２５】図１１に、インターライン型ＣＣＤイメー
ジセンサを模式的に示す。２次元に配置されたフォトダ
イオード１０の各列に隣接して垂直ＣＣＤ１２が配置さ
れ、トランスファーゲート１１を介してフォトダイオー
ド１０と接続されている。フォトダイオード１０間、フ
ォトダイオード１０と垂直ＣＣＤ１２間、フォトダイオ
ード１０と水平ＣＣＤ１３間等にはＰ＋チャネルストッ
パー１５がある。各垂直ＣＣＤ１２の下端は水平ＣＣＤ
１３に接続され、この水平ＣＣＤ１３の端には増幅器１
４が接続されている。フォトダイオード１０で光電変換
された信号電荷は、トランスファーゲート１１を介して
垂直ＣＣＤ１２へ読み出された後、垂直ＣＣＤ１２及び
水平ＣＣＤ１３で転送され、増幅器１４で増幅されて出
力される。図中の破線で囲った領域が単位画素１６であ
るが、近年の２次元ＣＣＤイメージセンサのチップサイ
ズの縮小化および多画素化に伴い、画素サイズも縮小化
されてきている。

【００２６】しかし、フォトダイオード１０の感度や容
量を確保するためフォトダイオードの面積はできるだけ
大きくしたい。そのためには、垂直ＣＣＤ１２の単位面
積当たりの転送電荷量を増大し、垂直ＣＣＤ１２の面積
を小さくする必要がある。

【００２７】この課題を解決するため図６に示した電荷
転送素子を垂直ＣＣＤに適用すると、図１０に示した前
記の製造方法では問題が生じる。それは、Ｎ型ウェル３
の幅が狭くなるにしたがってフォトレジスト８３ａの幅
も狭くなってくるためである。インターライン型２次元
ＣＣＤイメージセンサは現在、画素の縮小化が進めら
れ、現在報告されている最小の画素寸法は４〜５μｍ角
程度である。この場合、垂直ＣＣＤの幅は１．５μｍ以
下であり、この垂直ＣＣＤの幅は、図１０においてＰ＋
チャネルストッパー７間の距離である。設計最小寸法を
０．５μｍとすると図１０（ｃ）のフォトレジストの開
口は０．５μｍとなり、フォトレジスト８３ａの幅は
０．５μｍ以下となる。垂直ＣＣＤの長さは１／２イン
チの光学フォーマットでは約５ｍｍであるので、フォト
レジスト８３ａの形状は幅０．５μｍ以下、長さ５ｍｍ
のストライプとなる。このような形状はフォトレジスト
の密着不良による剥がれや倒れを起こしやすく、さらに
垂直ＣＣＤの幅が縮小した場合により顕著となる。この
ような問題が生じるため、垂直ＣＣＤ幅が１．５μｍ以
下の電荷転送素子は、従来の方法では図６に示した構造
を形成することが非常に困難であった。

【００２８】そこで、本発明は上述の課題に鑑み、上記
のような剥がれや倒れが起きやすい狭く長いレジストパ
ターンを用いることなく、図６に示した構造を有し、最
大転送電荷量が大きく、且つＣＣＤ幅が１．５μｍ以下
（設計最小寸法の３倍以下）に縮小化された電荷転送素
子を提供することを目的とする。

【００２９】

【課題を解決するための手段】本発明者は、上記の目的
を達成するために種々の検討を重ねた結果、本発明を完
成した。

【００３０】本発明は、半導体基板表面の第１導電型ウ
ェル中に形成され、信号電荷を転送するための第２導電
型ウェルと、該第２導電型ウェルの電荷転送方向に沿っ
た両側のうち少なくとも一方に形成され第２導電型ウェ
ルよりも高い不純物濃度を持つ第２導電型領域と、該第
２導電型領域または第２導電型ウェルの外側に形成され
た第１導電型領域と、少なくとも前記第２導電型ウェル
と第２導電型領域を覆いかつゲート絶縁膜を介して形成
されたゲート電極を具備する電荷転送素子の製造方法に
おいて、第１のマスクを用いて前記第２導電型ウェル及
び第２導電型領域となる領域に第２導電型の不純物をイ
オン注入する工程と、第２のマスクを用いて第２導電型
ウェルとなる領域に第１導電型の不純物をイオン注入す
る工程を少なくとも有し、第２のマスクを用いて第２導
電型ウェルとなる領域に第１導電型の不純物をイオン注
入する前記工程において、基板表面の法線方向から電荷
転送方向に対して非平行方向のいずれか一方に傾けてイ
オン注入することを特徴とする電荷転送素子の製造方法
に関する。また本発明は、半導体基板表面の第１導電型
ウェル中に形成され、信号電荷を転送するための第２導
電型ウェルと、該第２導電型ウェルの電荷転送方向に沿
った両側のうち少なくとも一方に形成され第２導電型ウ
ェルよりも高い不純物濃度を持つ第２導電型領域と、該
第２導電型領域または第２導電型ウェルの外側に形成さ
れた第１導電型領域と、少なくとも前記第２導電型ウェ
ルと第２導電型領域を覆いかつゲート絶縁膜を介して形
成されたゲート電極を具備する電荷転送素子の製造方法
において、第１のマスクを用いて前記第２導電型ウェル
及び第２導電型領域となる領域に第２導電型の不純物を
イオン注入する工程と、第２のマスクを用いて第２導電
型ウェルとなる領域に第１導電型の不純物をイオン注入
する工程を少なくとも有し、第２のマスクを用いて第２
導電型ウェルとなる領域に第１導電型の不純物をイオン
注入する前記工程において、第２のマスクを第１のマス
クに対して電荷転送方向の中心線をずらして形成し、第
１導電型の不純物をイオン注入することを特徴とする電
荷転送素子の製造方法に関する。

【００３１】また本発明は、半導体基板表面の第１導電
型ウェル中に形成され、信号電荷を転送するための第２
導電型ウェルと、該第２導電型ウェルの電荷転送方向に
沿った片側に形成され第２導電型ウェルよりも高い不純
物濃度を持つ第２導電型領域と、該第２導電型領域およ
び該第２導電型ウェルのそれぞれの外側に形成された第
１導電型領域と、少なくとも前記第２導電型ウェルと第
２導電型領域を覆いかつゲート絶縁膜を介して形成され
たゲート電極を具備する電荷転送素子の製造方法におい
て、マスクを用いて前記第２導電型ウェル及び第２導電
型領域となる領域に第２導電型の不純物をイオン注入す
る工程と、前記マスクを用いて第１導電型の不純物を、
基板表面の法線方向から電荷転送方向に対して非平行方
向のいずれか一方に傾けて所定のドーズ量およびエネル
ギーでイオン注入する工程を少なくとも有することを特
徴とする電荷転送素子の製造方法に関する。

【００３２】また本発明は、半導体基板表面の第１導電
型ウェル中に形成され、信号電荷を転送するための第２
導電型ウェルと、該第２導電型ウェルの電荷転送方向に
沿った両側に形成され第２導電型ウェルよりも高い不純
物濃度を持つ第２導電型領域と、該第２導電型領域の外
側に形成された第１導電型領域と、少なくとも前記第２
導電型ウェルと第２導電型領域を覆いかつゲート絶縁膜
を介して形成されたゲート電極を具備する電荷転送素子
の製造方法において、マスクを用いて前記第２導電型ウ
ェル及び第２導電型領域となる領域に第２導電型の不純
物をイオン注入する工程と、前記マスクを用いて第１導
電型の不純物を、基板表面の法線方向から電荷転送方向
に対して非平行方向の第１の方向に傾けて第１のドーズ
量および第１のエネルギーでイオン注入する工程と、前
記マスクを用いて第１導電型の不純物を、基板表面の法
線方向から電荷転送方向に対して非平行方向の第２の方
向に傾けて第２のドーズ量および第２のエネルギーでイ
オン注入する工程を少なくとも有することを特徴とする
電荷転送素子の製造方法に関する。

【００３３】

【００３４】また本発明は、半導体基板表面の第１導電
型ウェル中に形成され、信号電荷を転送するための第２
導電型ウェルと、該第２導電型ウェルの電荷転送方向に
沿った両側に形成され第２導電型ウェルよりも高い不純
物濃度を持つ第２導電型領域と、該第２導電型領域の外
側に形成されたそれぞれ濃度の異なる第１導電型領域
と、少なくとも前記第２導電型ウェルと第２導電型領域
を覆いかつゲート絶縁膜を介して形成されたゲート電極
を具備する電荷転送素子において、不純物濃度が低い方
の第１導電型領域側の第２導電型領域の幅が他方の第２
導電型領域の幅より狭いことを特徴とする電荷転送素子
に関する。

【００３５】また本発明は、半導体基板表面の第１導電
型ウェル中に形成され、信号電荷を転送するための第２
導電型ウェルと、該第２導電型ウェルの電荷転送方向に
沿った両側に形成され第２導電型ウェルよりも高い不純
物濃度を持つ第２導電型領域と、該第２導電型領域の外
側に形成されたそれぞれ濃度の異なる第１導電型領域
と、少なくとも前記第２導電型ウェルと第２導電型領域
を覆いかつゲート絶縁膜を介して形成されたゲート電極
を具備する電荷転送素子において、不純物濃度が低い方
の第１導電型領域側の第２導電型領域の不純物濃度が他
方の第２導電型領域の不純物濃度より低いことを特徴と
する電荷転送素子に関する。

【００３６】本発明の電荷転送素子に製造方法では、例
えば、Ｎ型ウェル及びＮ＋領域となる領域に第１のレジ
ストの開口部からＮ型不純物をイオン注入し、次にＮ型
ウェルとなる領域に第２のレジストの開口部からＰ型不
純物をイオン注入する。こうすることで、剥がれや倒れ
が起きやすい狭く長いレジストパターンを形成すること
なく、またＮ＋領域の幅はレジスト開口端とＰ＋チャネ
ルストッパー間の距離で決まり設計最小寸法より小さく
できるので、ＣＣＤ幅（Ｎ型ウェルと両側のＮ＋領域の
和）が設計最小寸法の３倍以下に形成でき、且つ最大転
送電荷量が増大した電荷転送素子が得られる。

【００３７】また、上記本発明の製造方法によれば、Ｐ
型不純物をイオン注入するときに基板表面の法線方向か
ら電荷転送方向に対して非平行方向に傾けることで、Ｎ
型ウェルを狭くすることができるため、ＣＣＤ幅をさら
に縮小することができる。

【００３８】この場合には、Ｎ型ウェルがＣＣＤの中央
にくるようにＮ型不純物を注入するときの第１のレジス
トの開口位置の中心線と、Ｐ型不純物を注入するときの
第２のレジストの開口位置の中心線をずらすことが望ま
しい。

【００３９】また上記本発明では、Ｐ型不純物をイオン
注入するときに、Ｎ型不純物を注入するときのレジスト
を使用し、基板表面の法線方向から電荷転送方向に対し
て非平行方向に左右に傾けて２回イオン注入することで
自己整合的にＮ＋領域を形成する。このとき、左右に同
じ角度傾けて、同じエネルギー、同じドーズ量でイオン
注入することで、左右のＮ＋領域は同一に形成される。

【００４０】以上の方法で、ＣＣＤ幅が設計最小寸法の
３倍以下で最大転送電荷量が増大した電荷転送素子が得
られる。

【００４１】また、Ｎ型ウェルの電荷転送方向に沿った
両側にあるＮ＋領域のそれぞれの外側にＰ＋チャネルス
トッパーがあるが、その不純物濃度が左右で異なる場合
には、その不純物濃度が低い側のＮ＋領域の幅を狭くす
るか又は不純物濃度を低くすることが望ましい。

【００４２】そのためには、Ｐ型不純物をイオン注入す
るレジスト開口の電荷転送方向の中心線をＣＣＤの中心
線からずらすことが望ましい。あるいは、Ｐ型不純物を
イオン注入するときにＮ型不純物を注入するときのレジ
ストを使用し、基板表面の法線方向から電荷転送方向に
対して非平行方向に左右に傾けて２回イオン注入するこ
とで自己整合的にＮ＋領域を形成する方法の場合は、左
右に傾けるイオン注入角度を変えて、不純物濃度の低い
方のＰ＋チャネルストッパー側のＮ＋領域の幅を狭くす
るか、またはドーズ量を左右変えて、不純物濃度の低い
方のＰ＋チャネルストッパー側のＮ＋領域の濃度を低く
することが望ましい。

【００４３】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。なお、以下では転送される電
荷はすべて電子である場合について説明する。

【００４４】第１の実施の形態図１は、最大転送電荷量 を増大させた電荷転送素子の製
造方法の一形態を説明するための概略工程断面図であ
り、製造手順を図６（ｃ）と同じ断面について示してい
る。他の構造部分、電荷転送方法、及び最大転送電荷量
が増大する理由については従来例と同じであるので説明
を省略する。

【００４５】まず、１０¹⁴／ｃｍ³台のリン濃度を持つ
Ｎ型シリコン基板１０１の表面に１５０〜２００ｋｅ
Ｖ、１〜５×１０¹²／ｃｍ²のボロンのイオン注入と、
１２００℃、３０分〜２時間の熱処理によりＰ型ウェル
１０２を形成し、その後９００℃、７分程度のウェット
酸化で酸化膜１０９を形成する。その上に図１（ａ）に
示すように、フォトリソグラフィー技術により２μｍ厚
程度のフォトレジスト１８１を形成した後、２０〜４０
ｋｅＶ、１〜５×１０¹³／ｃｍ²のボロンのイオン注入
を行い、Ｐ＋チャネルストッパー１０７を形成する。

【００４６】次に、フォトレジスト１８１を剥離し、図
１（ｂ）に示すように２μｍ厚程度のフォトレジスト１
８２を形成した後、７０〜１５０ｋｅＶ、１．２〜１０
×１０¹²／ｃｍ² のリンのイオン注入を行い、Ｎ＋領域
１０４を形成する。このときのドーズ量は、従来の製造
方法によるＮ型ウェル３を形成するときのドーズ量の
１．２〜２倍大きい値とすることが望ましい。このとき
の倍率は、Ｎ＋領域の不純物濃度のＮ型ウェルに対する
倍率と同じである。つまり、ドーズ量は従来例のＮ＋領
域４と同程度の不純物濃度となる量に設定する。また、
このドーズ量は、以下で述べるボロンのイオン注入によ
り、中央部分１０３の濃度が従来例のＮ型ウェル３と同
程度の不純物濃度となる量に設定する。

【００４７】次に、フォトレジスト１８２を剥離し、図
１（ｃ）に示すように２μｍ厚程度のフォトレジスト１
８３を形成した後、２５〜６０ｋｅＶ、０．２〜５×１
０¹²／ｃｍ² のボロンのイオン注入を行い、Ｎ型ウェル
１０３を形成する。このボロンのイオン注入のドーズ量
は、中央のＮ＋領域１０４のＮ型不純物濃度からＰ型不
純物濃度を引いた値が、従来の製造方法によるＮ型ウェ
ル３のＮ型不純物濃度と同程度となる量に設定する。Ｎ
型不純物濃度とＰ型不純物濃度の差が電気特性に影響を
与えるので、以後その差を「実質的不純物濃度」とい
う。また、イオン注入のエネルギーは、リンとボロンの
深さ方向の濃度分布のピークがほぼ一致する値に設定す
ることが望ましい。

【００４８】次に、フォトレジスト１８３を剥離し、９
５０〜９８０℃、３０分〜１時間、窒素雰囲気で熱処理
することによりイオン注入した不純物を活性化させ、酸
化膜１０９をフッ酸でウェットエッチングする。

【００４９】次いで、図１（ｄ）に示すように、９００
〜９８０℃、５〜３０分のウェット酸化でゲート絶縁膜
１０５を形成し、その上にリソグラフィーとエッチング
で不純物が混入したポリシリコンゲート電極１０６を形
成して、図６に示した電荷転送素子が完成する。

【００５０】図１（ｃ）の工程におけるフォトレジスト
１８３の形状は、図１０（ｃ）に示した従来例のフォト
レジスト８３ａのような幅の狭い形状ではないので、レ
ジストの剥がれや倒れ等が発生しない。

【００５１】フォトレジスト１８３の開口は設計最小寸
法まで小さくすることができ、Ｎ＋領域の幅はＰ＋チャ
ネルストッパー１０７とフォトレジスト１８３の開口位
置で決まるので、Ｎ＋領域の幅は設計最小寸法以下で露
光機のマスク合わせ精度以上の寸法まで小さくすること
ができる。Ｎ＋領域は、その部分でのチャネル電位の曲
がり（変化）を急にする役目を持っているが、濃度を高
くすればその幅は小さくすることができる。したがっ
て、例えば、設計最小寸法を０．５μｍ、Ｎ＋領域を片
側幅０．２μｍとすると、Ｎ型ウェル１０３と両側のＮ
＋領域の幅の合計は０．９μｍとなる。すなわち本発明
の製造方法によれば、ＣＣＤ幅が設計最小寸法の３倍以
下でも、Ｎ型ウェルの両側にＮ＋領域を持つ電荷転送素
子を製造することができる。

【００５２】本実施形態では、図１（ｃ）の工程におい
て、ボロンの注入方向を、基板表面の法線方向から電荷
転送方向に対して非平行方向に傾けることで、ボロンが
注入される領域、すなわちＮ型ウェル１０３の領域が狭
くなり、その分左右どちらかのＮ＋領域の外側の端の位
置をＮ型ウェルの方向にずらして両側のＮ＋領域の幅を
そろえて、ＣＣＤ幅をさらに縮小することが可能であ
る。この場合、フォトレジスト１８２と１８３の開口の
中心線がずれている。

【００５３】第２の実施の形態 図２は、第２の実施の形態を説明するための概略工程断
面図であり、Ｎ＋領域の両側にあるＰ＋チャネルストッ
パーの不純物濃度が異なる電荷転送素子の製造方法を示
している。この図２は、製造手順を図６（ｃ）と同じ断
面についての概略を示し、図１に示した形態と同じ構造
については同じ記号で表わしている。

【００５４】図１に示した形態と異なる点は、左側のＰ
＋チャネルストッパー１１０の不純物濃度が右側のＰ＋
チャネルストッパー１０７の不純物濃度よりも低く、図
２（ｂ）の工程においてＮ＋領域１０４に注入するボロ
ンの注入領域が、Ｎ＋領域１０４の中央ではなく片側の
Ｐ＋チャネルストッパー１１０方向に広がっている或い
はズレている点である。

【００５５】これにより、左側のＮ＋領域１０４ａの幅
が右側のＮ＋領域１０４ｂの幅よりも小さくなってい
る。左右のＮ＋領域の幅の差はＮ＋領域の不純物濃度の
関数であり、その設定方法は後述するが、左側のＮ＋領
域１０４ａの幅を右側のＮ＋領域１０４ｂよりも０．１
〜０．３μｍ程度小さくすることが望ましい。

【００５６】図２に示した電荷転送素子の製造方法は、
図１に示した形態の場合と比較して、不純物濃度の異な
るＰ＋チャネルストッパー１０７、１１０を形成する工
程以外は、図２（ｂ）の工程においてフォトレジスト１
８３の位置が異なるだけでそれ以外は同じであるのでそ
の説明を省略する。

【００５７】ＣＣＤの両側のＰ＋チャネルストッパーの
不純物濃度が異なる構造は、図１１に示したＣＣＤイメ
ージセンサのように垂直ＣＣＤの片側にトランスファー
ゲートが接続される場合に見られる。このトランスファ
ーゲートは、Ｎチャネルのエンハンスメント型トランジ
スタで構成されるＰ型半導体で形成されるが、そのしき
い値電圧は０〜１Ｖに設定され、そのＰ型不純物濃度は
Ｐ＋チャネルストッパーよりも１桁以上低く、Ｎ型ウェ
ルと同じ程度である。

【００５８】図３（ａ）及び（ｂ）に、左側のＰ＋チャ
ネルストッパー１１０の不純物濃度が、右側のＰ＋チャ
ネルストッパー１０７の不純物濃度より低い場合におけ
る、ゲート電極に低電圧（ＶＬ）を印加したときの図２
（ｃ）のＡ−Ａ’線方向のチャネル電位分布を示す。図
３（ａ）中の実線と図３（ｂ）中の実線は同じものであ
る。図３（ａ）はＮ＋領域１０４ａと１０４ｂの幅が等
しい場合で、図３（ｂ）はＮ＋領域１０４ａの幅がＮ＋
領域１０４ｂよりも狭い図２（ｃ）に示す本実施の形態
の場合を示し、図中の実線は両側のＰ＋チャネルストッ
パー１０７、１１０の不純物濃度が等しく、両側のＮ＋
領域１０４ａ、１０４ｂの幅が等しい場合を示してい
る。

【００５９】図３（ａ）の破線１３０は、左側のＰ＋チ
ャネルストッパーの不純物濃度が小さく、両側のＮ＋領
域の幅が等しい場合を示している。そのときの右側のＰ
＋チャネルストッパー付近のチャネル電位の曲線は実線
と同じである。左側のＰ＋チャネルストッパーの不純物
濃度がＮ＋領域と同じ程度まで小さくなると、Ｎ＋領域
の空乏層が小さくなり、チャネル電位はＰ＋チャネルス
トッパーとのＰＮ接合ではなく、Ｐ型ウェルとのＰＮ接
合によって決まる値となる。チャネル電位がＰ型ウェル
とのＰＮ接合で決まる場合、Ｎ＋領域とＮ型ウェルが空
乏化したときのチャネル電位は、Ｎ＋領域のリン濃度が
高いためにＮ＋領域の方が高くなり、Ｎ＋領域１０４ａ
で電位のくぼみが形成される。このような電位のくぼみ
が形成されると、駆動振幅が増大する。その理由は、Ｎ
型ウェルの深さが同じときは、不純物濃度が高いほどシ
リコン／酸化膜界面に正孔を蓄積させるために必要なゲ
ート電圧（ピニング電圧）は低くなるためである。

【００６０】このような電位のくぼみを左側のＮ＋領域
に形成させないために、Ｎ＋領域の不純物濃度を低下さ
せたときの、Ｎ＋領域のチャネル電位分布を図３（ａ）
の破線１３１ａ、１３１ｂで示す。Ｎ＋領域の不純物濃
度の低下により電位の曲がりが緩くなり、チャネル電位
の平な領域が小さくなる。したがって、チャネル位置よ
り表面側の容量Ｃsが減少し、Ｑmaxが減少する。

【００６１】図２に示す本実施の形態のように、Ｎ＋領
域の不純物濃度は変えずに、左側のＮ＋領域１０４ａの
幅を右側のＮ＋領域１０４ｂの幅より狭くすると、図３
（ｂ）に示すように（点線１３２）、電位のくぼみが発
生せず、チャネル電位の平な領域が縮小することもな
い。左右のＮ＋領域の幅の差はＮ＋領域の濃度の関数で
あるが、左側のＮ＋領域１０４ａの幅を右側のＮ＋領域
１０４ｂの幅よりも０．１〜０．３μｍ程度小さくする
ことが望ましい。これにより、駆動電圧を増大すること
なくＱmaxの増大した電荷転送素子が得られる。

【００６２】第３の実施の形態 図４は、最大転送電荷量を増大させた電荷転送素子の製
造方法の第３の実施の形態を説明するための概略工程断
面図であり、製造手順を図６（ｃ）と同じ断面について
示している。他の構造部分、電荷転送方法、及び最大転
送電荷量が増大する理由については従来例と同じである
ので説明を省略する。図１に示した形態と同じ構造部分
については同じ記号で表わしている。

【００６３】図１に示した形態と異なる点は、Ｎ＋領域
１４２を形成するときに専用のレジストを用いるのでは
なく、Ｎ型領域を形成するのに使用するフォトレジスト
１８２を使用し且つフォトレジスト１８２の開口に対し
て斜めにボロンをイオン注入した点である。これによ
り、Ｎ型ウェルと位置ズレなくＮ＋領域を形成すること
ができる。

【００６４】まず、１０¹⁴／ｃｍ³ 台のリン濃度を持つ
Ｎ型シリコン基板１０１の表面に１５０〜２００ｋｅ
Ｖ、１〜５×１０¹²／ｃｍ² のボロンのイオン注入と、
１２００℃、３０分〜２時間の熱処理によりＰ型ウェル
１０２を形成し、その後９００℃、７分程度のウエット
酸化で酸化膜１０９を形成する。その上に図４（ａ）に
示すように、フォトリソグラフィー技術により２μｍ厚
程度のフォトレジスト１８１を形成した後、２０〜４０
ｋｅＶ、１〜５×１０¹³／ｃｍ² のボロンのイオン注入
を行い、Ｐ＋チャネルストッパー１０７を形成する。

【００６５】次に、フォトレジスト１８１を剥離し、図
４（ｂ）に示すように２μｍ厚程度のフォトレジスト１
８２を形成した後、７０〜１５０ｋｅＶ、１．４〜１５
×１０¹²／ｃｍ² のリンのイオン注入を行い、Ｎ＋領域
１４１を形成する。このときのドーズ量は、従来の製造
方法によるＮ型ウェル３を形成するときのドーズ量の
１．４〜３倍大きい値とすることが望ましい。このとき
の倍率は、Ｎ＋領域の不純物濃度をＮ型ウェルの不純物
濃度のａ倍にしたい場合、２ａ−１で与えられる。この
ドーズ量は、以下で述べる２回のボロンのイオン注入に
より、中央部分１４４の実質的不純物濃度が従来例のＮ
型ウェル３と同程度の実質的不純物濃度となる量に設定
することが望ましい。

【００６６】次に、図４（ｃ）に示すように、同じフォ
トレジスト１８２を使用し、２５〜６０ｋｅＶ、０．２
〜５×１０¹²／ｃｍ² のボロンを基板表面の法線方向か
ら電荷転送方法と垂直な方向へ左に５〜２０度（図では
αと表示）傾けてイオン注入し、Ｎ型不純物濃度をＰ型
不純物で薄めたＮ＋領域１４２を形成する。このドーズ
量は、Ｎ＋領域１４２の電気的特性に関する実質的不純
物濃度が従来構造のＮ＋領域４の実質的不純物濃度と同
程度の濃度となるように設定する。また、イオン注入の
エネルギーは、リンとボロンの深さ方向の濃度分布のピ
ークがほぼ一致する値に設定することが望ましい。この
とき、レジスト開口端の右側からｄ1の距離まではレジ
ストに遮蔽されてボロンが注入されないため、Ｎ＋領域
１４１が残っている。この距離ｄ1はレジストと酸化膜
１０９の厚さの和をＬとすると、 ｄ1＝Ｌ・ｔａｎα ・・・（２） で与えられる。したがって、厚さＬとボロンの入射角度
αで距離ｄ1を制御することができる。

【００６７】次に、図４（ｄ）に示すように、同じフォ
トレジスト１８２を使用し、図４（ｃ）に示す工程のと
きと同じエネルギーとドーズ量のボロンを基板表面の法
線方向から電荷転送方法と垂直な方向へ右に図４（ｃ）
の工程のときと同じ角度（図中ではαと表示）に傾けて
イオン注入し、Ｎ型不純物濃度をＰ型不純物でさらに薄
めたＮ型ウェル１４４を形成する。このときのＮ型ウェ
ル１４４の電気特性に関する実質的不純物濃度は、従来
の製造方法によるＮ型ウェル３の実質的不純物濃度と同
程度である。

【００６８】ボロンがフォトレジスト１８２で遮蔽され
るレジスト開口端左側からの距離は、図４（ｃ）の工程
における距離ｄ1と同じである。このレジスト開口端左
側から距離ｄ1の領域の実質的不純物濃度は、図４
（ｃ）のＮ＋領域１４２の実質的不純物濃度と同じであ
る。また、レジスト開口端右側から距離ｄ1の領域の実
質的不純物濃度も、今回のボロン注入で薄められ、図４
（ｃ）のＮ＋領域１４２と同じになる。

【００６９】次に、フォトレジスト１８２を剥離し、９
５０〜９８０℃、３０分〜１時間、窒素雰囲気で熱処理
することによりイオン注入した不純物を活性化させ、酸
化膜１０９をフッ酸でウェットエッチングする。

【００７０】次いで、図４（ｅ）に示すように、９００
〜９８０℃、５〜３０分のウェット酸化でゲート絶縁膜
１０５を形成し、その上にリソグラフィーとエッチング
で不純物が混入したポリシリコンゲート電極１０６を形
成して、図６に示した電荷転送素子が完成する。

【００７１】図４（ｂ）〜（ｄ）の工程におけるフォト
レジスト１８２の形状は、図１０（ｃ）に示した従来例
のフォトレジスト８３ａのような幅の狭い形状ではない
ので、レジストの剥がれや倒れ等が発生しない。

【００７２】フォトレジスト１８２の開口は設計最小寸
法まで小さくすることができ、また、Ｎ＋領域の幅は厚
さＬとボロンの入射角度αで決まる。Ｎ＋領域は、その
部分でのチャネル電位の曲がり（変化）を急にする役目
を担っているが、実質的不純物濃度を高くすればその幅
は小さくすることができる。したがって、Ｎ型ウェル１
４４と両側のＮ＋領域１４２の合計は設計最小寸法まで
縮小できる。すなわち、本発明の製造方法によれば、Ｃ
ＣＤ幅が設計最小寸法の３倍以下でも、Ｎ型ウェルの両
側にＮ＋領域を持つ電荷転送素子を製造することができ
る。図４（ｃ）及び（ｄ）の工程でボロンを斜めからイ
オン注入する際、電荷転送方向に対して垂直方向に傾け
ている。しかし、傾ける方向は電荷転送方向に対して垂
直方向でなくてもよく、電荷転送方向に対して垂直方向
の成分があればよい。すなわち、ボロンのイオン注入
は、電荷転送方向に対して非平行な方向に傾けて行えば
よい。

【００７３】第４の実施の形態 図５は、本発明の製造方法の第４の実施の形態を説明す
るための概略工程断面図であり、Ｎ＋領域の両側にある
Ｐ＋チャネルストッパーの不純物濃度が異なる電荷転送
素子の製造方法を示している。この図５は、製造手順を
図６（ｃ）と同じ断面について示し、図４に示した第３
の実施の形態と同じ構造部分については同じ記号で表わ
している。

【００７４】図５に示す本実施の形態が図４に示した第
３の実施の形態と異なる点は、左側のＰ＋チャネルスト
ッパー１１０の不純物濃度が右側のＰ＋チャネルストッ
パー１０７の不純物濃度よりも低い点、及び図５（ｃ）
の工程において注入するボロンの入射角度βが図５
（ｂ）の工程における入射角度αより小さく、注入され
るボロンがフォトレジスト１８２に遮蔽される距離ｄ2
が、図５（ｂ）の工程における距離ｄ1よりも小さくな
っている点である。

【００７５】これにより、左側のＮ＋領域１４３の幅が
右側のＮ＋領域１４２の幅よりも小さくなっている。左
右のＮ＋領域の幅の差はＮ＋領域の実質的不純物濃度の
関数であり、その設定方法は第２の実施の形態で述べた
とおりであるが、左側のＮ＋領域１４３の幅を右側のＮ
＋領域１４２よりも０．１〜０．３μｍ程度小さくする
ことが望ましい。これにより、駆動電圧を増大すること
なくＱmaxの増大した電荷転送素子が得られる。

【００７６】図５に示した電荷転送素子の製造方法は、
図４に示した第３の実施の形態の場合と比較して、図５
（ｃ）の工程におけるボロンのイオン入射角度βが図５
（ｂ）の工程における入射角度αよりも小さくなってい
る点が異なるだけであるのでその説明を省略する。

【００７７】本実施の形態では、ボロンがレジストで遮
蔽される距離は、式（２）で与えられるので、所望の距
離ｄ2を得る入射角度βを算出することは容易である。

【００７８】図４で示した第３の実施の形態の製造方法
（入射角度α＝βとする方法）において、図５に示す本
実施の形態のように左側のＰ＋チャネルストッパー１１
０の不純物濃度が右側のＰ＋チャネルストッパー１０７
の濃度よりも小さい場合は、図４（ｄ）の工程でのボロ
ンのドーズ量を図４（ｃ）の工程よりも小さくすること
によって、図３（ａ）の破線１３１ａとそれ以外の実線
で示され電位のくぼみのないチャネル電位曲線を示す電
荷転送素子が得られる。また、この方法を、第４の実施
の形態の図５（ｂ）及び（ｃ）の工程において同様に適
用してもよい。図５（ｂ）及び（ｃ）の工程でボロンを
斜めからイオン注入する際、電荷転送方向に対して垂直
方向に傾けている。しかし、傾ける方向は電荷転送方向
に対して垂直方向でなくてもよく、電荷転送方向に対し
て垂直方向の成分があればよい。すなわち、ボロンのイ
オン注入は、電荷転送方向に対して非平行な方向に傾け
て行えばよい。

【００７９】以上の説明では、Ｎ＋領域がＮ型ウェルの
両側にある場合について説明したが、Ｎ＋領域がＮ型ウ
ェルの片側にしか形成されない場合も同様に適用される
ことは明らかである。ただし、その場合には、最大転送
電荷量は両側にＮ＋領域がある場合よりも低下する。

【００８０】また以上の説明では、Ｎ型を形成する場合
にリンをイオン注入しているが、ヒ素をイオン注入して
もよい。また、転送される電荷が電子の場合について説
明したが、電荷が正孔の場合にも、Ｎ型とＰ型の不純物
を入れ替え、印加する電圧の向きを逆にすれば、同様に
説明できる。また、ゲート絶縁膜は酸化膜に限定するも
のではなく、酸化膜と窒化膜の積層構造でもよい。ま
た、ゲート電極が単層の場合を例示しているが、一般に
用いられているような、ポリシリコンゲート電極が一部
重なり合って２〜３層積層したオーバーラップ電極構造
であってもよい。また、電荷転送方法についても４相以
外の２相や３相等にも適用できる。

【００８１】

【発明の効果】以上に説明したように本発明の電荷転送
素子の製造方法によれば、Ｎ型ウェルの両側のうち少な
くとも一方にＮ＋領域を持つ構造を有し、最大転送電荷
量が大きく、且つＣＣＤ幅が設計最小寸法の３倍以下に
縮小化された電荷転送素子を提供することができる。

【図面の簡単な説明】

【図１】電荷転送素子の製造方法の一形態を示す概略工
程断面図である。

【図２】本発明の第２の実施の形態の電荷転送素子の製
造方法を示す概略工程断面図である。

【図３】左側のＰ＋チャネルストッパーの不純物濃度が
右側のＰ＋チャネルストッパーよりも小さい場合に、
（ａ）左右のＮ＋領域の幅を等しく形成したとき（従来
技術）、及び（ｂ）左側のＮ＋領域の幅を右側よりも狭
く形成したとき（本発明）の、図２（ｃ）のＡ−Ａ’線
に沿ったチャネル電位分布を示す図である。なお、実線
は、両側のＰ＋チャネルストッパーの不純物濃度が等し
く、両側のＮ＋領域の幅が等しい場合を示し、また、図
３（ａ）中の実線と図３（ｂ）中の実線は同じものであ
る。

【図４】本発明の第３の実施の形態の電荷転送素子の製
造方法を示す概略工程断面図である。

【図５】本発明の第４の実施の形態の電荷転送素子の製
造方法を示す概略工程断面図である。

【図６】電荷転送素子の説明図であり、図６（ａ）は概
略平面図、図６（ｂ）はＸ−Ｘ’線概略断面図、図６
（ｃ）はＹ−Ｙ’線概略断面図である。

【図７】ゲート電極に電圧を印加したときの、図６
（ｃ）のＺ−Ｚ’線深さ方向の電位分布を示す図であ
る。

【図８】電荷転送素子で電荷を転送する方法を説明する
ための図である。

【図９】Ｎ＋領域を有する電荷転送素子は、Ｎ＋領域を
有しない電荷転送素子に比べて、その最大転送電荷量が
増大する理由を説明するための図である。

【図１０】従来の電荷転送素子の製造方法を示す概略工
程断面図である。

【図１１】２次元のＣＣＤイメージセンサの概略説明図
である。

【符号の説明】

１、１０１ Ｎ型シリコン基板 ２、１０２ Ｐ型ウェル ３、１０３、１４４ Ｎ型ウェル ４、１０４、１４１、１４２ Ｎ＋領域 ５、１０５ ゲート絶縁膜 ６、１０６ ゲート電極 ７、１５、１０７、１１０ Ｐ＋チャネルストッパー ９、１０９ 酸化膜 １０ フォトダイオード １１ トランスファーゲート １２ 垂直ＣＣＤ １３ 水平ＣＣＤ １４ 増幅器 １６ 単位画素 ８１、８２、８３ａ、８３ｂ、１８１、１８２、１８３
フォトレジスト

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板表面の第１導電型ウェル中に
   形成され、信号電荷を転送するための第２導電型ウェル
   と、該第２導電型ウェルの電荷転送方向に沿った両側の
   うち少なくとも一方に形成され第２導電型ウェルよりも
   高い不純物濃度を持つ第２導電型領域と、該第２導電型
   領域または第２導電型ウェルの外側に形成された第１導
   電型領域と、少なくとも前記第２導電型ウェルと第２導
   電型領域を覆いかつゲート絶縁膜を介して形成されたゲ
   ート電極を具備する電荷転送素子の製造方法において、 第１のマスクを用いて前記第２導電型ウェル及び第２導
   電型領域となる領域に第２導電型の不純物をイオン注入
   する工程と、第２のマスクを用いて第２導電型ウェルと
   なる領域に第１導電型の不純物をイオン注入する工程を
   少なくとも有し、 第２のマスクを用いて第２導電型ウェルとなる領域に第
   １導電型の不純物をイオン注入する前記工程において、
   基板表面の法線方向から電荷転送方向に対して非平行方
   向のいずれか一方に傾けてイオン注入することを特徴と
   する電荷転送素子の製造方法。
2. 【請求項２】 第２のマスクを用いて第２導電型ウェル
   となる領域に第１導電型の不純物をイオン注入する工程
   において、第２のマスクを第１のマスクに対して電荷転
   送方向の中心線をずらして形成し、第１導電型の不純物
   をイオン注入することを特徴とする請求項１記載の電荷
   転送素子の製造方法。
3. 【請求項３】 半導体基板表面の第１導電型ウェル中に
   形成され、信号電荷を転送するための第２導電型ウェル
   と、該第２導電型ウェルの電荷転送方向に沿った両側の
   うち少なくとも一方に形成され第２導電型ウェルよりも
   高い不純物濃度を持つ第２導電型領域と、該第２導電型
   領域または第２導電型ウェルの外側に形成された第１導
   電型領域と、少なくとも前記第２導電型ウェルと第２導
   電型領域を覆いかつゲート絶縁膜を介して形成されたゲ
   ート電極を具備する電荷転送素子の製造方法において、 第１のマスクを用いて前記第２導電型ウェル及び第２導
   電型領域となる領域に第２導電型の不純物をイオン注入
   する工程と、第２のマスクを用いて第２導電型ウェルと
   なる領域に第１導電型の不純物をイオン注入する工程を
   少なくとも有し、 第２のマスクを用いて第２導電型ウェルとなる領域に第
   １導電型の不純物をイオン注入する前記工程において、
   第２のマスクを第１のマスクに対して電荷転送方向の中
   心線をずらして形成し、第１導電型の不純物をイオン注
   入することを特徴とする電荷転送素子の製造方法。
4. 【請求項４】 半導体基板表面の第１導電型ウェル中に
   形成され、信号電荷を転送するための第２導電型ウェル
   と、該第２導電型ウェルの電荷転送方向に沿った片側に
   形成され第２導電型ウェルよりも高い不純物濃度を持つ
   第２導電型領域と、該第２導電型領域および該第２導電
   型ウェルのそれぞれの外側に形成された第１導電型領域
   と、少なくとも前記第２導電型ウェルと第２導電型領域
   を覆いかつゲート絶縁膜を介して形成されたゲート電極
   を具備する電荷転送素子の製造方法において、 マスクを用いて前記第２導電型ウェル及び第２導電型領
   域となる領域に第２導電型の不純物をイオン注入する工
   程と、前記マスクを用いて第１導電型の不純物を、基板
   表面の法線方向から電荷転送方向に対して非平行方向の
   いずれか一方に傾けて所定のドーズ量およびエネルギー
   でイオン注入する工程を少なくとも有することを特徴と
   する電荷転送素子の製造方法。
5. 【請求項５】 半導体基板表面の第１導電型ウェル中に
   形成され、信号電荷を転送するための第２導電型ウェル
   と、該第２導電型ウェルの電荷転送方向に沿った両側に
   形成され第２導電型ウェルよりも高い不純物濃度を持つ
   第２導電型領域と、該第２導電型領域の外側に形成され
   た第１導電型領域と、少なくとも前記第２導電型ウェル
   と第２導電型領域を覆いかつゲート絶縁膜を介して形成
   されたゲート電極を具備する電荷転送素子の製造方法に
   おいて、 マスクを用いて前記第２導電型ウェル及び第２導電型領
   域となる領域に第２導電型の不純物をイオン注入する工
   程と、前記マスクを用いて第１導電型の不純物を、基板
   表面の法線方向から電荷転送方向に対して非平行方向の
   第１の方向に傾けて第１のドーズ量および第１のエネル
   ギーでイオン注入する工程と、前記マスクを用いて第１
   導電型の不純物を、基板表面の法線方向から電荷転送方
   向に対して非平行方向の第２の方向に傾けて第２のドー
   ズ量および第２のエネルギーでイオン注入する工程を少
   なくとも有することを特徴とする電荷転送素子の製造方
   法。
6. 【請求項６】 第１の方向および第２の方向が基板表面
   の法線方向に対してなす角が同じである請求項５記載の
   電荷転送素子の製造方法。
7. 【請求項７】 第２導電型領域の外側に形成された一方
   の第１導電型領域の不純物濃度が他方の第１導電型領域
   の不純物濃度と異なる電荷電送素子の製造方法におい
   て、不純物濃度が低い方の第１導電型領域側の第２導電
   型領域の幅が他方の第２導電型領域の幅より狭くなるよ
   うに、第１の方向が基板表面の法線方向に対してなす角
   と、第２の方向が基板表面の法線方向に対してなす角が
   異なることを特徴とする請求項５記載の電荷転送素子の
   製造方法。
8. 【請求項８】 第１のドーズ量と第２のドーズ量が等し
   い請求項５、６又は７記載の電荷転送素子の製造方法。
9. 【請求項９】 第１のエネルギーと第２のエネルギーが
   等しい請求項５、６、７又は８記載の電荷転送素子の製
   造方法。
10. 【請求項１０】 半導体基板表面の第１導電型ウェル中
    に形成され、信号電荷を転送するための第２導電型ウェ
    ルと、該第２導電型ウェルの電荷転送方向に沿った両側
    に形成され第２導電型ウェルよりも高い不純物濃度を持
    つ第２導電型領域と、該第２導電型領域の外側に形成さ
    れたそれぞれ濃度の異なる第１導電型領域と、少なくと
    も前記第２導電型ウェルと第２導電型領域を覆いかつゲ
    ート絶縁膜を介して形成されたゲート電極を具備する電
    荷転送素子において、 不純物濃度が低い方の第１導電型領域側の第２導電型領
    域の幅が他方の第２導電型領域の幅より狭いことを特徴
    とする電荷転送素子。
11. 【請求項１１】 半導体基板表面の第１導電型ウェル中
    に形成され、信号電荷を転送するための第２導電型ウェ
    ルと、該第２導電型ウェルの電荷転送方向に沿った両側
    に形成され第２導電型ウェルよりも高い不純物濃度を持
    つ第２導電型領域と、該第２導電型領域の外側に形成さ
    れたそれぞれ濃度の異なる第１導電型領域と、少なくと
    も前記第２導電型ウェルと第２導電型領域を覆いかつゲ
    ート絶縁膜を介して形成されたゲート電極を具備する電
    荷転送素子において、 不純物濃度が低い方の第１導電型領域側の第２導電型領
    域の不純物濃度が他方の第２導電型領域の不純物濃度よ
    り低いことを特徴とする電荷転送素子。