JP2000286409A - 固体撮像素子およびその製造方法 - Google Patents
固体撮像素子およびその製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 14
- 241000293849 Cordylanthus Species 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 25
- 239000000758 substrate Substances 0.000 claims description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 17
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 230000005540 biological transmission Effects 0.000 claims description 16
- 238000003384 imaging method Methods 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 15
- 239000010410 layer Substances 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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Abstract
(57)【要約】
【課題】 固体撮像素子の低速および高速動作時に電荷
伝送の効率を向上させ、水平電荷伝送素子の特性を向上
させる。 【解決手段】 ＢＣＣＤ領域２３に一定間隔でバーズビ
ークを両端に備えた絶縁膜２４を形成させ、その間に高
濃度不純物領域２７を一方の絶縁膜との間を離して形成
させ、第１ポリゲート２６を絶縁膜と不純物領域の間
に、第２ポリゲート２９をその両端部を第１ポリゲート
に重なるように形成させた。第１ポリゲートと第２ポリ
ゲートとの間には層間絶縁膜が形成されている。
伝送の効率を向上させ、水平電荷伝送素子の特性を向上
させる。 【解決手段】 ＢＣＣＤ領域２３に一定間隔でバーズビ
ークを両端に備えた絶縁膜２４を形成させ、その間に高
濃度不純物領域２７を一方の絶縁膜との間を離して形成
させ、第１ポリゲート２６を絶縁膜と不純物領域の間
に、第２ポリゲート２９をその両端部を第１ポリゲート
に重なるように形成させた。第１ポリゲートと第２ポリ
ゲートとの間には層間絶縁膜が形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は固体撮像素子に関す
るもので、特に水平電荷の伝送効率を向上させた固体撮
像素子およびその製造方法に関するものである。
るもので、特に水平電荷の伝送効率を向上させた固体撮
像素子およびその製造方法に関するものである。
【０００２】
【従来の技術】一般的に固体撮像素子は、光電変換素子
と電荷結合素子を使用して被写体を撮像し、電気的な信
号に変換して出力する装置をいう。電荷結合素子は、光
がマイクロレンズを通り、カラーフィールター層を経て
光電変換素子（フォトダイオド）に入射して生成された
信号電荷を基板内で電位の変動を利用して特定方向へ伝
送する。固体撮像素子は複数の光電変換領域と、その光
電変換領域の間に構成され、光電変換領域で生成された
電荷を垂直方向へ伝送する垂直電荷伝送領域（ＶＣＣ
Ｄ）と、垂直電荷伝送領域で垂直方向へ運ばれてきた電
荷を水平方向へ伝送する水平電荷伝送領域（ＨＣＣＤ）
と、水平に伝送されてきた電荷をセンシングして増幅
し、出力するフローティングディフュージョン領域とで
構成されている。
と電荷結合素子を使用して被写体を撮像し、電気的な信
号に変換して出力する装置をいう。電荷結合素子は、光
がマイクロレンズを通り、カラーフィールター層を経て
光電変換素子（フォトダイオド）に入射して生成された
信号電荷を基板内で電位の変動を利用して特定方向へ伝
送する。固体撮像素子は複数の光電変換領域と、その光
電変換領域の間に構成され、光電変換領域で生成された
電荷を垂直方向へ伝送する垂直電荷伝送領域（ＶＣＣ
Ｄ）と、垂直電荷伝送領域で垂直方向へ運ばれてきた電
荷を水平方向へ伝送する水平電荷伝送領域（ＨＣＣＤ）
と、水平に伝送されてきた電荷をセンシングして増幅
し、出力するフローティングディフュージョン領域とで
構成されている。
【０００３】以下、添付の図面に基づき従来の固体撮像
素子の製造方法を説明する。図１ａないし図１ｄは従来
の水平電荷伝送素子の製造方法を示した工程断面図であ
る。図１ａに示したように、Ｎ型半導体基板１１の表面
内にＰ-ウェル１２領域を形成し、そのＰ-ウェル１２領
域内にＮ型埋め込みイオン注入を実施して水平方向に信
号電荷を移動させるための電荷伝送チャンネルとして利
用されるＢＣＣＤ１３領域を形成する。
素子の製造方法を説明する。図１ａないし図１ｄは従来
の水平電荷伝送素子の製造方法を示した工程断面図であ
る。図１ａに示したように、Ｎ型半導体基板１１の表面
内にＰ-ウェル１２領域を形成し、そのＰ-ウェル１２領
域内にＮ型埋め込みイオン注入を実施して水平方向に信
号電荷を移動させるための電荷伝送チャンネルとして利
用されるＢＣＣＤ１３領域を形成する。
【０００４】図１ｂに示したように、ＢＣＣＤ１３領域
が形成された半導体基板１１上にゲート絶縁膜１４を形
成し、ゲート絶縁膜１４上に第１ポリシリコン層（図面
に図示しない）を形成する。続いて、第１ポリシリコン
層が互いに分離されて残るようにパターニングして第１
ポリゲート１５を形成する。
が形成された半導体基板１１上にゲート絶縁膜１４を形
成し、ゲート絶縁膜１４上に第１ポリシリコン層（図面
に図示しない）を形成する。続いて、第１ポリシリコン
層が互いに分離されて残るようにパターニングして第１
ポリゲート１５を形成する。
【０００５】図１ｃに示したように、以後の工程で形成
される第２ポリゲートでのピンチオフレベルを低くする
ためにＰ型バリアイオンを注入して第１ポリゲート１５
の両側の半導体基板１１の表面内にバリア領域１６を形
成する。
される第２ポリゲートでのピンチオフレベルを低くする
ためにＰ型バリアイオンを注入して第１ポリゲート１５
の両側の半導体基板１１の表面内にバリア領域１６を形
成する。
【０００６】図１ｄに示したように、第１ポリゲート１
５を含む全面に層間絶縁膜１７を形成し、層間絶縁膜１
７上に第２ポリシリコン層（図面に図示しない）を堆積
し、選択的にエッチングしてバリア領域１６の上部およ
び第１ポリゲート１５に一部分が重なるように第２ポリ
ゲート１８を形成する。
５を含む全面に層間絶縁膜１７を形成し、層間絶縁膜１
７上に第２ポリシリコン層（図面に図示しない）を堆積
し、選択的にエッチングしてバリア領域１６の上部およ
び第１ポリゲート１５に一部分が重なるように第２ポリ
ゲート１８を形成する。
【０００７】図２は従来の水平電荷伝送素子のポテンシ
ャルプロファイルである。従来の水平電荷伝送素子の動
作原理は図２のように、いずれか一つの第１、第２ポリ
ゲート（１５、１８）に第１クロック信号（Ｈφ１）を
加え、それと隣り合う第１、第２ポリゲート（１５、１
８）に第２クロック信号（Ｈφ２）を加えて、光電変換
された信号電荷を２位相クロックを利用して出力段に伝
送する。すなわち、隣り合う第１、第２ポリゲート（１
５、１８）に同一位相のクロック信号を加えても、バリ
ア領域１６によって第１、第２ポリゲート（１５、１
８）のポテンシャルレベルがそれぞれ異なる。したがっ
て、階段的に電荷を転送することができる。
ャルプロファイルである。従来の水平電荷伝送素子の動
作原理は図２のように、いずれか一つの第１、第２ポリ
ゲート（１５、１８）に第１クロック信号（Ｈφ１）を
加え、それと隣り合う第１、第２ポリゲート（１５、１
８）に第２クロック信号（Ｈφ２）を加えて、光電変換
された信号電荷を２位相クロックを利用して出力段に伝
送する。すなわち、隣り合う第１、第２ポリゲート（１
５、１８）に同一位相のクロック信号を加えても、バリ
ア領域１６によって第１、第２ポリゲート（１５、１
８）のポテンシャルレベルがそれぞれ異なる。したがっ
て、階段的に電荷を転送することができる。
【０００８】
【発明が解決しようとする課題】上述したような従来の
固体撮像素子の製造方法においては次のような問題点が
ある。すなわち、低速動作時は低い電位から高い電位に
信号電荷が移動できる時間的余裕があるので、電荷伝送
の効率面では大きな問題はない。しかし、高速動作時に
は信号電荷の移動時間が非常に短く、階段型の現構造で
は隣り合うゲートに信号電荷が完璧に移動しないことが
あり、電荷伝送の効率が落ちる。したがって、水平電荷
伝送素子の特性が低下する。本発明は前記のような問題
を解決するためになされたもので、低速および高速動作
時に電荷伝送の効率を向上させ、水平電荷伝送特性を向
上させた固体撮像素子およびその製造方法を提供するこ
とが目的である。
固体撮像素子の製造方法においては次のような問題点が
ある。すなわち、低速動作時は低い電位から高い電位に
信号電荷が移動できる時間的余裕があるので、電荷伝送
の効率面では大きな問題はない。しかし、高速動作時に
は信号電荷の移動時間が非常に短く、階段型の現構造で
は隣り合うゲートに信号電荷が完璧に移動しないことが
あり、電荷伝送の効率が落ちる。したがって、水平電荷
伝送素子の特性が低下する。本発明は前記のような問題
を解決するためになされたもので、低速および高速動作
時に電荷伝送の効率を向上させ、水平電荷伝送特性を向
上させた固体撮像素子およびその製造方法を提供するこ
とが目的である。
【０００９】
【課題を解決するための手段】上記のような目的を達成
するための本発明による固体撮像素子は、第１導電型半
導体基板の表面内に形成される第２導電型ウェル領域
と、前記第２導電型ウェル領域内に形成される水平電荷
伝送領域と、前記水平電荷伝送領域の一定領域に、一定
の間隔で両先にバーズビーク部分を持って前記水平電荷
伝送領域の表面より高く形成される絶縁膜と、前記絶縁
膜を含む全面に形成されるゲート絶縁膜と、前記ゲート
絶縁膜上に繰り返して分離形成され、一側の一部分が前
記絶縁膜と重なるように形成される第１ポリゲートと、
前記第１ポリゲート両側のＢＣＣＤ領域に形成される第
１導電型不純物領域と、前記第１ポリゲートを含む全面
に形成される層間絶縁膜と、前記第１ポリゲートと一部
分が重なるように前記層間絶縁膜上に繰り返して形成さ
れる第２ポリゲートとを含むことを特徴とする。
するための本発明による固体撮像素子は、第１導電型半
導体基板の表面内に形成される第２導電型ウェル領域
と、前記第２導電型ウェル領域内に形成される水平電荷
伝送領域と、前記水平電荷伝送領域の一定領域に、一定
の間隔で両先にバーズビーク部分を持って前記水平電荷
伝送領域の表面より高く形成される絶縁膜と、前記絶縁
膜を含む全面に形成されるゲート絶縁膜と、前記ゲート
絶縁膜上に繰り返して分離形成され、一側の一部分が前
記絶縁膜と重なるように形成される第１ポリゲートと、
前記第１ポリゲート両側のＢＣＣＤ領域に形成される第
１導電型不純物領域と、前記第１ポリゲートを含む全面
に形成される層間絶縁膜と、前記第１ポリゲートと一部
分が重なるように前記層間絶縁膜上に繰り返して形成さ
れる第２ポリゲートとを含むことを特徴とする。
【００１０】また、前記のような目的を達成するための
本発明による固体撮像素子の製造方法は、第１導電型基
板内に第２導電型ウェルを形成する段階と、前記第２導
電型ウェル領域内に第１導電型不純物イオンを注入して
水平電荷伝送領域を形成する段階と、前記水平伝送領域
の一定領域にＬＯＣＯＳ工程で絶縁膜を形成する段階
と、前記基板の全面にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にポリシリコンを蒸着し、互いに分
離され繰り返して残るようにパターニングして第１ポリ
シリコンを形成する段階と、前記第１ポリゲートをマス
クとして第１導電型不純物イオンを注入し、前記水平電
荷伝送領域に第１導電型不純物領域を形成する段階と、
前記第１ポリゲートを含む全面に層間絶縁膜を形成する
段階と、前記第１ポリゲートに一部分が重なるように繰
り返して第２ポリゲートを形成する段階とを含むことを
特徴とする。
本発明による固体撮像素子の製造方法は、第１導電型基
板内に第２導電型ウェルを形成する段階と、前記第２導
電型ウェル領域内に第１導電型不純物イオンを注入して
水平電荷伝送領域を形成する段階と、前記水平伝送領域
の一定領域にＬＯＣＯＳ工程で絶縁膜を形成する段階
と、前記基板の全面にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にポリシリコンを蒸着し、互いに分
離され繰り返して残るようにパターニングして第１ポリ
シリコンを形成する段階と、前記第１ポリゲートをマス
クとして第１導電型不純物イオンを注入し、前記水平電
荷伝送領域に第１導電型不純物領域を形成する段階と、
前記第１ポリゲートを含む全面に層間絶縁膜を形成する
段階と、前記第１ポリゲートに一部分が重なるように繰
り返して第２ポリゲートを形成する段階とを含むことを
特徴とする。
【００１１】
【発明の実施の形態】以下、添付の図面を参照して本発
明実施形態による固体撮像素子およびその製造方法を詳
細に説明する。図３は本発明による水平電荷伝送素子を
示した構造断面図である。本発明の水平電荷伝送素子は
バリアイオン注入の工程によるバリア領域を形成しない
で、第１ポリゲートと第２ポリゲートが重なる第１導電
型半導体である基板の表面にＬＯＣＯＳ工程で絶縁膜を
形成し、基板の表面内に同じ導電型の不純物領域を形成
して信号電荷の伝送を行わせるようにしたものである。
すなわち、Ｎ型半導体基板２１に形成されたＰウェル２
２領域内に埋め込みイオン注入工程で水平方向への電荷
伝送チャンネルに利用されるＢＣＣＤ２３領域を形成す
る。そのＢＣＣＤ２３領域に、絶縁膜２４が、一定の間
隔で両端にバーズビーク部分を持たせて表面がＢＣＣＤ
２３領域の表面より高くなるように形成されている。絶
縁膜２４を含む半導体基板２１の全面にはゲート絶縁膜
２５が形成され、そのゲート絶縁膜２５上に第１ポリゲ
ート２６が分離して繰り返し形成されている。その際、
第１ポリゲート２６の一方の端部が絶縁膜２４の一方の
端部と重なるように形成される。第１ポリゲート２６の
絶縁膜２４と重ならない端部と絶縁膜２４の間のＢＣＣ
Ｄ２３領域にｎ+ 不純物領域２７が形成されている。こ
の不純物領域２７は絶縁膜２４のバーズビークの下側に
も形成される。層間絶縁膜２８が第１ポリゲート２６を
含む半導体基板２１の全面に形成され、その上に、第１
ポリゲート２６および絶縁膜２４と一部分が重なって繰
り返されるように第２ポリゲート２９が形成されてい
る。この第２ポリゲート２９はその両端が層間絶縁層２
８を介して両側の第１ポリゲート２６にオーバラップさ
れている。ここで、ゲート絶縁膜２５はＯＮＯ層であ
り、層間絶縁膜２８は窒化膜またはＨＬＤ膜である。ま
た、ｎ+ 不純物領域２７はＢＣＣＤ２３領域より高濃度
の不純物イオンであり、絶縁膜２４のバーズビーク部分
の下部にもｎ+ 不純物領域２７が形成される。すなわ
ち、ｎ+ 不純物領域２７は絶縁膜２４の間にあって、一
方の絶縁膜２４に接触している。他方の絶縁膜２４から
は離れている。
明実施形態による固体撮像素子およびその製造方法を詳
細に説明する。図３は本発明による水平電荷伝送素子を
示した構造断面図である。本発明の水平電荷伝送素子は
バリアイオン注入の工程によるバリア領域を形成しない
で、第１ポリゲートと第２ポリゲートが重なる第１導電
型半導体である基板の表面にＬＯＣＯＳ工程で絶縁膜を
形成し、基板の表面内に同じ導電型の不純物領域を形成
して信号電荷の伝送を行わせるようにしたものである。
すなわち、Ｎ型半導体基板２１に形成されたＰウェル２
２領域内に埋め込みイオン注入工程で水平方向への電荷
伝送チャンネルに利用されるＢＣＣＤ２３領域を形成す
る。そのＢＣＣＤ２３領域に、絶縁膜２４が、一定の間
隔で両端にバーズビーク部分を持たせて表面がＢＣＣＤ
２３領域の表面より高くなるように形成されている。絶
縁膜２４を含む半導体基板２１の全面にはゲート絶縁膜
２５が形成され、そのゲート絶縁膜２５上に第１ポリゲ
ート２６が分離して繰り返し形成されている。その際、
第１ポリゲート２６の一方の端部が絶縁膜２４の一方の
端部と重なるように形成される。第１ポリゲート２６の
絶縁膜２４と重ならない端部と絶縁膜２４の間のＢＣＣ
Ｄ２３領域にｎ+ 不純物領域２７が形成されている。こ
の不純物領域２７は絶縁膜２４のバーズビークの下側に
も形成される。層間絶縁膜２８が第１ポリゲート２６を
含む半導体基板２１の全面に形成され、その上に、第１
ポリゲート２６および絶縁膜２４と一部分が重なって繰
り返されるように第２ポリゲート２９が形成されてい
る。この第２ポリゲート２９はその両端が層間絶縁層２
８を介して両側の第１ポリゲート２６にオーバラップさ
れている。ここで、ゲート絶縁膜２５はＯＮＯ層であ
り、層間絶縁膜２８は窒化膜またはＨＬＤ膜である。ま
た、ｎ+ 不純物領域２７はＢＣＣＤ２３領域より高濃度
の不純物イオンであり、絶縁膜２４のバーズビーク部分
の下部にもｎ+ 不純物領域２７が形成される。すなわ
ち、ｎ+ 不純物領域２７は絶縁膜２４の間にあって、一
方の絶縁膜２４に接触している。他方の絶縁膜２４から
は離れている。
【００１２】図４、５は前述した実施形態の固体撮像素
子の製造方法を示した工程断面図である。図４ａに示し
たように、Ｎ型半導体基板２１の表面内にＰ-ウェル)２
２領域を形成し、そのＰウェル２２領域内にＮ型埋め込
みイオン注入を実施して水平方向に信号電荷を移動させ
るための電荷伝送チャンネルとして利用されるＢＣＣＤ
２３領域を形成する。
子の製造方法を示した工程断面図である。図４ａに示し
たように、Ｎ型半導体基板２１の表面内にＰ-ウェル)２
２領域を形成し、そのＰウェル２２領域内にＮ型埋め込
みイオン注入を実施して水平方向に信号電荷を移動させ
るための電荷伝送チャンネルとして利用されるＢＣＣＤ
２３領域を形成する。
【００１３】図４ｂに示したように、ＢＣＣＤ２３領域
が形成された半導体基板２１にＬＯＣＯＳ工程を実施し
て絶縁膜２４を所定の間隔で形成する。ここで、ＬＯＣ
ＯＳ（Local Oxidation of Silicon）工程は、図面では
省略しているが、半導体基板上にパッド酸化膜と窒化膜
を順番に形成し、フォト工程を実施して窒化膜をパター
ニングした後、パターニングされた窒化膜をマスクとし
て利用して全面にＬＯＣＯＳ工程を実施して絶縁膜２４
を形成する。ＬＯＣＯＳ工程であるので図示のように絶
縁膜２４の両側にはバーズビークが形成される。
が形成された半導体基板２１にＬＯＣＯＳ工程を実施し
て絶縁膜２４を所定の間隔で形成する。ここで、ＬＯＣ
ＯＳ（Local Oxidation of Silicon）工程は、図面では
省略しているが、半導体基板上にパッド酸化膜と窒化膜
を順番に形成し、フォト工程を実施して窒化膜をパター
ニングした後、パターニングされた窒化膜をマスクとし
て利用して全面にＬＯＣＯＳ工程を実施して絶縁膜２４
を形成する。ＬＯＣＯＳ工程であるので図示のように絶
縁膜２４の両側にはバーズビークが形成される。
【００１４】図４ｃに示したように、ＬＯＣＯＳ工程で
形成された絶縁膜２４を含む半導体基板２１の全面にゲ
ート絶縁膜２５を形成し、ゲート絶縁膜２５上に第１ポ
リシリコン層（図面に図示しない）を形成する。ここ
で、ゲート絶縁膜２５はＯＮＯ層である。続いて、第１
ポリシリコン層を互いに分離され繰り返して残るように
パターニングして第１ポリゲート２６を形成する。図示
のようにこの第１ポリゲート２６は絶縁膜２４のバーズ
ビークの部分にかかるように形成される。
形成された絶縁膜２４を含む半導体基板２１の全面にゲ
ート絶縁膜２５を形成し、ゲート絶縁膜２５上に第１ポ
リシリコン層（図面に図示しない）を形成する。ここ
で、ゲート絶縁膜２５はＯＮＯ層である。続いて、第１
ポリシリコン層を互いに分離され繰り返して残るように
パターニングして第１ポリゲート２６を形成する。図示
のようにこの第１ポリゲート２６は絶縁膜２４のバーズ
ビークの部分にかかるように形成される。
【００１５】図５ｄに示したように、第１ポリゲート２
６より高い電位を持つように第１ポリゲート２６をマス
クとして利用して高濃度のｎ+ 型不純物イオンを注入
し、第１ポリゲート２６の一方の端部とそのポリゲート
が重なっていない側の絶縁膜２４との間のＢＣＣＤ２３
領域にｎ+ 不純物領域２７を形成する。その際、ＬＯＣ
ＯＳ工程で形成された絶縁膜２４の第１ポリゲート２６
で覆われていない側のバーズビークの下部にもｎ+ 不純
物領域２７が形成される。
６より高い電位を持つように第１ポリゲート２６をマス
クとして利用して高濃度のｎ+ 型不純物イオンを注入
し、第１ポリゲート２６の一方の端部とそのポリゲート
が重なっていない側の絶縁膜２４との間のＢＣＣＤ２３
領域にｎ+ 不純物領域２７を形成する。その際、ＬＯＣ
ＯＳ工程で形成された絶縁膜２４の第１ポリゲート２６
で覆われていない側のバーズビークの下部にもｎ+ 不純
物領域２７が形成される。
【００１６】図５ｅに示したように、第１ポリゲート２
６を含む半導体基板２１の全面に窒化膜またはＨＬＤ膜
を使って層間絶縁膜２８を形成する。そして、層間絶縁
膜２８上に第２ポリシリコン層（図面に図示しない）を
堆積し選択的にエッチングして両側が第１ポリゲート２
６に重なるように第２ポリゲート２９を形成する。ここ
で、第１ポリゲート２６と第２ポリゲート２９が重なる
一方の側の下部に絶縁膜２４が形成されているのが分か
るであろう。
６を含む半導体基板２１の全面に窒化膜またはＨＬＤ膜
を使って層間絶縁膜２８を形成する。そして、層間絶縁
膜２８上に第２ポリシリコン層（図面に図示しない）を
堆積し選択的にエッチングして両側が第１ポリゲート２
６に重なるように第２ポリゲート２９を形成する。ここ
で、第１ポリゲート２６と第２ポリゲート２９が重なる
一方の側の下部に絶縁膜２４が形成されているのが分か
るであろう。
【００１７】図６は本実施形態による水平電荷伝送部の
ポテンシャルプロファイルである。本実施形態による水
平電荷伝送部は図５に示したように、第１ポリゲート２
６と第２ポリゲート２９に第１クロック信号（ＨΦ１）
を加え、その同じクロックが加えられる対とされた第
１，第２ポリゲートと隣り合う第１ポリゲート２６と第
２ポリゲート２９の対に同じ第２クロック信号（ＨΦ
２）を印加する。したがって、第１、第２クロック信号
（ＨΦ１）、（ＨΦ２）によって電荷が移動するが、第
１ポリゲート２６と第２ポリゲート２９が重なる下部に
形成される絶縁膜２４とｎ+ 不純物領域２７により信号
電荷はピンチオフレベルが落ちる。すなわち、第１、第
２ポリゲート（２６、２９）の対に同一のクロック信号
が印加され、かつその同一のクロック信号が加えられる
対と隣り合う第１、第２ポリゲート（２６、２９）の対
に他の同一のクロック信号が印加され、絶縁膜２４とｎ
+ 不純物領域２７にポテンシャルレベル差を付け、その
差で電荷を伝送する。
ポテンシャルプロファイルである。本実施形態による水
平電荷伝送部は図５に示したように、第１ポリゲート２
６と第２ポリゲート２９に第１クロック信号（ＨΦ１）
を加え、その同じクロックが加えられる対とされた第
１，第２ポリゲートと隣り合う第１ポリゲート２６と第
２ポリゲート２９の対に同じ第２クロック信号（ＨΦ
２）を印加する。したがって、第１、第２クロック信号
（ＨΦ１）、（ＨΦ２）によって電荷が移動するが、第
１ポリゲート２６と第２ポリゲート２９が重なる下部に
形成される絶縁膜２４とｎ+ 不純物領域２７により信号
電荷はピンチオフレベルが落ちる。すなわち、第１、第
２ポリゲート（２６、２９）の対に同一のクロック信号
が印加され、かつその同一のクロック信号が加えられる
対と隣り合う第１、第２ポリゲート（２６、２９）の対
に他の同一のクロック信号が印加され、絶縁膜２４とｎ
+ 不純物領域２７にポテンシャルレベル差を付け、その
差で電荷を伝送する。
【００１８】
【発明の効果】上述したように、本発明による固体撮像
素子およびその製造方法は次のような効果がある。ＬＯ
ＣＯＳ工程によってバーズビークが形成された絶縁膜と
その絶縁膜と隣接するポリゲートとの間に第１導電型不
純物領域を形成させたため、第１ポリゲート、第２ポリ
ゲートをそれぞれ単一電源としてクロック信号を加えた
際に、一つのゲート内に異なる電位が存在するようにな
り、ポテンシャルプロフィールが段階状から緩やかな傾
斜を有するようになり、そのため、低電位から高電位ま
での電界特性がよく、電荷伝送の効率を極大化させるこ
とができる。また、第１導電型不純物領域を水平電荷伝
送領域より高濃度の不純物領域に形成すると、ポテンシ
ャルレベルにそれぞれ差を持たして電荷を伝送すること
ができる。さらに、第２ポリゲートの下部に形成された
絶縁膜のバーズビークの一側の下部にも第１導電型不純
物領域を形成すると、第１導電型不純物イオンが形成さ
れない領域に比べポテンシャルレベルを低くすることが
でき、その傾斜で電荷を伝送することができる。
素子およびその製造方法は次のような効果がある。ＬＯ
ＣＯＳ工程によってバーズビークが形成された絶縁膜と
その絶縁膜と隣接するポリゲートとの間に第１導電型不
純物領域を形成させたため、第１ポリゲート、第２ポリ
ゲートをそれぞれ単一電源としてクロック信号を加えた
際に、一つのゲート内に異なる電位が存在するようにな
り、ポテンシャルプロフィールが段階状から緩やかな傾
斜を有するようになり、そのため、低電位から高電位ま
での電界特性がよく、電荷伝送の効率を極大化させるこ
とができる。また、第１導電型不純物領域を水平電荷伝
送領域より高濃度の不純物領域に形成すると、ポテンシ
ャルレベルにそれぞれ差を持たして電荷を伝送すること
ができる。さらに、第２ポリゲートの下部に形成された
絶縁膜のバーズビークの一側の下部にも第１導電型不純
物領域を形成すると、第１導電型不純物イオンが形成さ
れない領域に比べポテンシャルレベルを低くすることが
でき、その傾斜で電荷を伝送することができる。
【図１】 従来の水平電荷伝送部の製造方法を示した工
程断面図である。
程断面図である。
【図２】 従来の水平電荷伝送部のポテンシャルプロフ
ァイルである。
ァイルである。
【図３】 本発明実施形態による水平電荷伝送素子を示
した構造断面図である。
した構造断面図である。
【図４】 本実施形態による水平電荷伝送部の製造方法
を示した工程断面図である。
を示した工程断面図である。
【図５】 本実施形態による水平電荷伝送部の製造方法
を示した工程断面図である。
を示した工程断面図である。
【図６】 本実施形態による水平電荷伝送部のポテンシ
ャルプロファイルである。
ャルプロファイルである。
２１：半導体基板 ２２：Ｐ-ウェ
ル ２３：ＢＣＣＤ ２４：絶縁膜 ２５：ゲート絶縁膜 ２６：第１ポリ
ゲート ２７：ｎ+不純物領域 ２８：層間絶縁
膜 ２９：第２ポリゲート
ル ２３：ＢＣＣＤ ２４：絶縁膜 ２５：ゲート絶縁膜 ２６：第１ポリ
ゲート ２７：ｎ+不純物領域 ２８：層間絶縁
膜 ２９：第２ポリゲート
Claims (5)
- 【請求項１】 第１導電型半導体基板の表面内に形成さ
れる第２導電型ウェル領域と、 前記第２導電型ウェル領域内に形成される水平電荷伝送
領域と、 前記水平電荷伝送領域の一定領域に、一定の間隔で両先
にバーズビーク部分を形成させて前記水平電荷伝送領域
の表面より高く形成した絶縁膜と、 前記絶縁膜を含む全面に形成されるゲート絶縁膜と、 前記ゲート絶縁膜上に互いに分離して形成され、一方の
端部が前記絶縁膜と重なるように形成される複数の第１
ポリゲートと、 前記第１ポリゲートの前記絶縁膜と重なっていない端部
と絶縁膜との間の水平電荷伝送領域に形成される第１導
電型不純物領域と、 前記第１ポリゲートを含む全面に形成される層間絶縁膜
と、 前記第１ポリゲートと両端部が重なるように前記層間絶
縁膜上に繰り返して形成される第２ポリゲートとを含む
ことを特徴とする固体撮像素子。 - 【請求項２】 前記第１導電型不純物領域は前記水平電
荷伝送領域より高濃度の不純物領域であることを特徴と
する請求項１記載の固体撮像素子。 - 【請求項３】 前記第１導電型不純物領域が絶縁膜のバ
ーズビークの一方の下にも形成されることを特徴とする
請求項１記載の固体撮像素子。 - 【請求項４】 第１導電型基板内に第２導電型ウェルを
形成する段階と、 前記第２導電型ウェル領域内に第１導電型不純物イオン
を注入して水平電荷伝送領域を形成する段階と、 前記水平電荷伝送領域の一定領域にＬＯＣＯＳ工程で両
側にバーズビークが形成されるように絶縁膜を形成する
段階と、 前記基板の全面にゲート絶縁膜を形成する段階と、 前記ゲート絶縁膜上にポリシリコンを蒸着し、互いに分
離され繰り返して残るようにパターニングして一方の側
が前記絶縁膜に重なるように第１ポリゲートを形成する
段階と、 前記第１ポリゲートをマスクとして第１導電型不純物イ
オンを注入し、前記水平電荷伝送領域に第１導電型不純
物領域を形成する段階と、 前記第１ポリゲートを含む全面に層間絶縁膜を形成する
段階と、 前記第１ポリゲートに両端部が重なるように繰り返して
第２ポリゲートを形成する段階とを含むことを特徴とす
る固体撮像素子の製造方法。 - 【請求項５】 前記水平電荷伝送領域に注入される第１
導電型不純物イオンより、第１導電型不純物領域に注入
される第１導電型不純物イオンを高濃度で注入すること
を特徴とする請求項４記載の固体撮像素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009236A KR100282424B1 (ko) | 1999-03-18 | 1999-03-18 | 수평전하 전송소자 및 그의 제조방법 |
| KR9236/1999 | 1999-03-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000286409A true JP2000286409A (ja) | 2000-10-13 |
| JP4542660B2 JP4542660B2 (ja) | 2010-09-15 |
Family
ID=19576975
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000069991A Expired - Fee Related JP4542660B2 (ja) | 1999-03-18 | 2000-03-14 | 固体撮像素子およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6236074B1 (ja) |
| JP (1) | JP4542660B2 (ja) |
| KR (1) | KR100282424B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006041542A (ja) * | 2004-07-29 | 2006-02-09 | Magnachip Semiconductor Ltd | イメージセンサ及びその製造方法 |
| JP2008288373A (ja) * | 2007-05-17 | 2008-11-27 | Iwate Toshiba Electronics Co Ltd | 固体撮像装置 |
| JP2010232219A (ja) * | 2009-03-25 | 2010-10-14 | Fuji Xerox Co Ltd | 電荷転送装置、及び固体撮像装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079567A (ja) * | 2003-09-04 | 2005-03-24 | Matsushita Electric Ind Co Ltd | 半導体装置、その製造方法およびカメラ |
| KR100594262B1 (ko) * | 2004-03-05 | 2006-06-30 | 삼성전자주식회사 | 바이어스 회로, 이를 구비한 고체 촬상 소자 및 그 제조방법 |
| CN107170842B (zh) * | 2017-06-12 | 2019-07-02 | 京东方科技集团股份有限公司 | 光电探测结构及其制作方法、光电探测器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0234940A (ja) * | 1988-07-25 | 1990-02-05 | Nec Corp | 電荷転送装置 |
| JPH04260370A (ja) * | 1991-02-14 | 1992-09-16 | Sony Corp | 固体撮像装置 |
| JPH05226378A (ja) * | 1992-02-17 | 1993-09-03 | Sony Corp | 電荷転送素子の製法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3200853A1 (de) * | 1982-01-14 | 1983-07-21 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Halbleiteranordnung mit einer bildaufnahmeeinheit und mit einer ausleseeinheit sowie verfahren zu ihrer herstellung |
| FR2533371B1 (fr) | 1982-09-21 | 1985-12-13 | Thomson Csf | Structure de grille pour circuit integre comportant des elements du type grille-isolant-semi-conducteur et procede de realisation d'un circuit integre utilisant une telle structure |
| JPS62124771A (ja) * | 1985-11-25 | 1987-06-06 | Sharp Corp | 固体撮像装置 |
| JP2825004B2 (ja) * | 1991-02-08 | 1998-11-18 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 側壁電荷結合撮像素子及びその製造方法 |
| US5652150A (en) * | 1995-06-07 | 1997-07-29 | Texas Instruments Incorporated | Hybrid CCD imaging |
| KR100263467B1 (ko) * | 1997-12-30 | 2000-08-01 | 김영환 | 고체촬상소자 및 그의 제조방법 |
| US6078211A (en) * | 1998-10-14 | 2000-06-20 | National Semiconductor Corporation | Substrate biasing circuit that utilizes a gated diode to set the bias on the substrate |
-
1999
- 1999-03-18 KR KR1019990009236A patent/KR100282424B1/ko not_active IP Right Cessation
- 1999-08-12 US US09/372,972 patent/US6236074B1/en not_active Expired - Lifetime
-
2000
- 2000-03-14 JP JP2000069991A patent/JP4542660B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-16 US US09/809,284 patent/US6482667B2/en not_active Expired - Lifetime
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| JP4724151B2 (ja) * | 2007-05-17 | 2011-07-13 | 岩手東芝エレクトロニクス株式会社 | 固体撮像装置 |
| US8004589B2 (en) | 2007-05-17 | 2011-08-23 | Kabushiki Kaisha Toshiba | Solid state imaging device |
| JP2010232219A (ja) * | 2009-03-25 | 2010-10-14 | Fuji Xerox Co Ltd | 電荷転送装置、及び固体撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000060697A (ko) | 2000-10-16 |
| JP4542660B2 (ja) | 2010-09-15 |
| US6236074B1 (en) | 2001-05-22 |
| US6482667B2 (en) | 2002-11-19 |
| KR100282424B1 (ko) | 2001-02-15 |
| US20010010942A1 (en) | 2001-08-02 |
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