JPH10135439A - 固体撮像装置とその製造方法 - Google Patents
固体撮像装置とその製造方法Info
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- JPH10135439A JPH10135439A JP8288475A JP28847596A JPH10135439A JP H10135439 A JPH10135439 A JP H10135439A JP 8288475 A JP8288475 A JP 8288475A JP 28847596 A JP28847596 A JP 28847596A JP H10135439 A JPH10135439 A JP H10135439A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【課題】 3層の多結晶シリコン電極を用いた固体撮像
装置において、垂直レジスタ部から水平レジスタ部への
転送不良を防止する。 【解決手段】 N型埋込チャネルの形成方法として、ま
ず、垂直レジスタ部と水平レジスタ部の両方にリン注入
した後、第1の多結晶シリコン電極を垂直レジスタ部の
みに形成し、垂直レジスタの最終電極端で自己整合によ
り水平レジスタ部全面にボロンを打ち返す。その後、第
2の多結晶シリコン電極を垂直レジスタ部と水平レジス
タ部の両方に形成し、さらに水平レジスタ部にのみ第2
の多結晶シリコン電極と自己整合によりボロンを打ち返
す。その後、第3の多結晶シリコン電極を形成する。
装置において、垂直レジスタ部から水平レジスタ部への
転送不良を防止する。 【解決手段】 N型埋込チャネルの形成方法として、ま
ず、垂直レジスタ部と水平レジスタ部の両方にリン注入
した後、第1の多結晶シリコン電極を垂直レジスタ部の
みに形成し、垂直レジスタの最終電極端で自己整合によ
り水平レジスタ部全面にボロンを打ち返す。その後、第
2の多結晶シリコン電極を垂直レジスタ部と水平レジス
タ部の両方に形成し、さらに水平レジスタ部にのみ第2
の多結晶シリコン電極と自己整合によりボロンを打ち返
す。その後、第3の多結晶シリコン電極を形成する。
Description
【0001】
【発明の属する技術分野】本発明は、固体撮像装置に関
する。
する。
【0002】
【従来の技術】固体撮像装置は光電変換部において光電
変換され、蓄積された電荷を一定期間毎に垂直レジスタ
部に読み出し、それを水平画素列毎に水平レジスタ部に
転送し、水平レジスタ部から出力部に1画素毎に転送
し、出力部で電気信号に変換して外部に出力する装置で
ある。
変換され、蓄積された電荷を一定期間毎に垂直レジスタ
部に読み出し、それを水平画素列毎に水平レジスタ部に
転送し、水平レジスタ部から出力部に1画素毎に転送
し、出力部で電気信号に変換して外部に出力する装置で
ある。
【0003】図7は一般的な全画素読み出しタイプの2
次元CCD型固体撮像装置の画素部平面図、図8は図7
のC−C’線断面図、図9は図7のD−D’線断面図で
ある。また、図10は従来の固体撮像装置の垂直レジス
タ部と水平レジスタ部の接続部、図11は図10のE−
E’線断面図、図12は図10のF−F’線断面図であ
る。
次元CCD型固体撮像装置の画素部平面図、図8は図7
のC−C’線断面図、図9は図7のD−D’線断面図で
ある。また、図10は従来の固体撮像装置の垂直レジス
タ部と水平レジスタ部の接続部、図11は図10のE−
E’線断面図、図12は図10のF−F’線断面図であ
る。
【0004】上記従来例について、図面を参照して、詳
細に説明する。
細に説明する。
【0005】まず、画素部について、図8の水平方向の
断面図により説明する。
断面図により説明する。
【0006】N型シリコン基板1の表面に光電変換部で
は第2のP型ウェル層3、垂直レジスタ部では第3のP
型ウェル層4がそれぞれ形成されている。P型ウェル層
が光電変換部と垂直レジスタ部で分けられているのは以
下の理由による。すなわち、第2のP型ウェル層3は基
板に電圧が加えられたときにフォトダイオード部の電荷
を基板に掃き出させる、いわゆる電子シャッター機能が
動作するように濃度を薄くし、第3のP型ウェル層4は
電子シャッター時に垂直レジスタ部の電荷が基板に掃き
出されないように第2のP型ウェル層より濃度が濃くさ
れている。
は第2のP型ウェル層3、垂直レジスタ部では第3のP
型ウェル層4がそれぞれ形成されている。P型ウェル層
が光電変換部と垂直レジスタ部で分けられているのは以
下の理由による。すなわち、第2のP型ウェル層3は基
板に電圧が加えられたときにフォトダイオード部の電荷
を基板に掃き出させる、いわゆる電子シャッター機能が
動作するように濃度を薄くし、第3のP型ウェル層4は
電子シャッター時に垂直レジスタ部の電荷が基板に掃き
出されないように第2のP型ウェル層より濃度が濃くさ
れている。
【0007】次に、P型ウェル層の表面に光電変換部で
はN型拡散層8、垂直レジスタ部では第1のN型埋込チ
ャネル5が形成されている。
はN型拡散層8、垂直レジスタ部では第1のN型埋込チ
ャネル5が形成されている。
【0008】また、光電変換部から垂直レジスタ部へ電
荷を読み出す電荷読み出し部10には濃度の薄いP型領
城が形成されている。
荷を読み出す電荷読み出し部10には濃度の薄いP型領
城が形成されている。
【0009】さらに、光電変換部と垂直レジスタ部を分
離するチャネルストッパ9には高濃度のP型領域が形成
されている。
離するチャネルストッパ9には高濃度のP型領域が形成
されている。
【0010】次に、光電変換部から垂直レジスタ部へ電
荷の読み出しを制御する電極として基板表面にゲート酸
化膜11を介して第3の多結晶シリコン電極が形成され
ている。その上部には層間膜15を介して光電変換部へ
の開ロを規定し、かつ周辺部の配線を兼ねた遮光膜16
が形成されている。さらに、最上部にはカバー酸化膜1
7が形成されている。
荷の読み出しを制御する電極として基板表面にゲート酸
化膜11を介して第3の多結晶シリコン電極が形成され
ている。その上部には層間膜15を介して光電変換部へ
の開ロを規定し、かつ周辺部の配線を兼ねた遮光膜16
が形成されている。さらに、最上部にはカバー酸化膜1
7が形成されている。
【0011】次に画素部の垂直レジスタ部の断面図であ
る図9について説明する。
る図9について説明する。
【0012】垂直レジスタ部では3層の多結晶シリコン
電極がゲート酸化膜を介して基板上に積層されており、
1画素に対し図9の例では4電極形成している。その順
番は電荷の読み出しを行う第3の多結晶シリコン電極1
4と、第2の多結晶シリコン電極13と、第1の多結晶
シリコン電極12と、第2多結晶シリコン電極13の順
である。その上部には層間膜15を介して遮光膜16及
びカバー酸化膜17が形成されている。
電極がゲート酸化膜を介して基板上に積層されており、
1画素に対し図9の例では4電極形成している。その順
番は電荷の読み出しを行う第3の多結晶シリコン電極1
4と、第2の多結晶シリコン電極13と、第1の多結晶
シリコン電極12と、第2多結晶シリコン電極13の順
である。その上部には層間膜15を介して遮光膜16及
びカバー酸化膜17が形成されている。
【0013】次に水平レジスタ部について図11の断面
図により説明する。
図により説明する。
【0014】N型シリコン基板1の表面に第1のP型ウ
ェル層2が形成されている。このP型ウェル層は出力部
等で使用しているトランジスタのソース及びドレイン部
が基板方向にパンチスルーしないように深く形成されて
いる。但し、濃度は低電圧でかつ高周波数で駆動できる
ように第3のP型ウェル層4に比べて薄くされている。
この表面に第2のN型埋込チャネル6と第3のN型埋込
チャネル7が形成されている。これら第2、第3のN型
埋込チャネルの濃度はP型ウェル層の濃度に合わせて変
えられており、垂直レジスタ部に形成されている第1の
N型埋込チャネル5の濃度に比べ、低濃度になってい
る。また、第2のN型埋込チャネルの濃度は第3のN型
埋込チャネルに比べ若干濃くなっていて、第2のN型埋
込チャネル6が電荷蓄積領域として使用され、第3のN
型埋込チャネル7が電荷障壁領域として使用される。
ェル層2が形成されている。このP型ウェル層は出力部
等で使用しているトランジスタのソース及びドレイン部
が基板方向にパンチスルーしないように深く形成されて
いる。但し、濃度は低電圧でかつ高周波数で駆動できる
ように第3のP型ウェル層4に比べて薄くされている。
この表面に第2のN型埋込チャネル6と第3のN型埋込
チャネル7が形成されている。これら第2、第3のN型
埋込チャネルの濃度はP型ウェル層の濃度に合わせて変
えられており、垂直レジスタ部に形成されている第1の
N型埋込チャネル5の濃度に比べ、低濃度になってい
る。また、第2のN型埋込チャネルの濃度は第3のN型
埋込チャネルに比べ若干濃くなっていて、第2のN型埋
込チャネル6が電荷蓄積領域として使用され、第3のN
型埋込チャネル7が電荷障壁領域として使用される。
【0015】さらに基板表面にはゲート酸化膜11を介
して第2のN型埋込チャネル6と第3のN型埋込チャネ
ル7に対応する位置に第1の多結晶シリコン電極12、
第2の多結晶シリコン電極13が形成されている。その
上部には層間膜15を介して遮光膜16及びカバー酸化
膜17が形成されている。
して第2のN型埋込チャネル6と第3のN型埋込チャネ
ル7に対応する位置に第1の多結晶シリコン電極12、
第2の多結晶シリコン電極13が形成されている。その
上部には層間膜15を介して遮光膜16及びカバー酸化
膜17が形成されている。
【0016】最後に垂直レジスタ部と水平レジスタ部の
接続部について図12により説明する。
接続部について図12により説明する。
【0017】既に記述したように、垂直レジスタ部は高
濃度のP型ウェル層と高濃度のN型埋込チャネルにより
構成されていて、水平レジスタ部は低濃度のP型ウェル
層と低濃度のN型埋込チャネルにより構成されている。
垂直レジスタ部と水平レジスタ部との分離箇所は垂直レ
ジスタ部の最終電極である第1の多結晶シリコン電極端
近傍下である。
濃度のP型ウェル層と高濃度のN型埋込チャネルにより
構成されていて、水平レジスタ部は低濃度のP型ウェル
層と低濃度のN型埋込チャネルにより構成されている。
垂直レジスタ部と水平レジスタ部との分離箇所は垂直レ
ジスタ部の最終電極である第1の多結晶シリコン電極端
近傍下である。
【0018】以上が従来の固体撮像装置の構成である。
【0019】例として、1994年IEEEのProceedi
ng of Workshop on CCDsに掲載されたA 1/3-inch 330k
Square-Pixel Progressive-Scan IT-CCDが挙げられる。
ng of Workshop on CCDsに掲載されたA 1/3-inch 330k
Square-Pixel Progressive-Scan IT-CCDが挙げられる。
【0020】次にその製造方法を示す。
【0021】まず、N型シリコン基板1の表面に3つの
P型ウェル層が形成される。形成の順番は、水平レジス
タ部と出力部及び画素部周辺部に選択的に第1のP型ウ
ェル層2が深く形成される。
P型ウェル層が形成される。形成の順番は、水平レジス
タ部と出力部及び画素部周辺部に選択的に第1のP型ウ
ェル層2が深く形成される。
【0022】次に、画素部に濃度の薄い第2のP型ウェ
ル層3が形成され、続いて、垂直レジスタ部にのみ選択
的に第1、第2のP型ウェル層より濃度の高い第3のP
型ウェル層4が形成される。
ル層3が形成され、続いて、垂直レジスタ部にのみ選択
的に第1、第2のP型ウェル層より濃度の高い第3のP
型ウェル層4が形成される。
【0023】次に、光電変換部にリンが注入され、N型
拡散層8が形成される。さらに、電荷読み出し部とチャ
ネルストッパにそれぞれボロンが注入される。
拡散層8が形成される。さらに、電荷読み出し部とチャ
ネルストッパにそれぞれボロンが注入される。
【0024】次に、垂直レジスタ部と水平レジスタ部に
リンが注入され、水平レジスタ部に第2の埋込チャネル
6が形成される。その後、垂直レジスタ部以外がレジス
トにより覆われ、リンが追加注入されて水平レジスタ部
に比べ濃度の高い第1の埋込チャネル5が形成される。
この2回目のリン注入はその後に形成される垂直レジス
タ部の最終の第1の多結晶シリコン電極の端とほぼ同一
線上になる位置まで注入される。
リンが注入され、水平レジスタ部に第2の埋込チャネル
6が形成される。その後、垂直レジスタ部以外がレジス
トにより覆われ、リンが追加注入されて水平レジスタ部
に比べ濃度の高い第1の埋込チャネル5が形成される。
この2回目のリン注入はその後に形成される垂直レジス
タ部の最終の第1の多結晶シリコン電極の端とほぼ同一
線上になる位置まで注入される。
【0025】次に、ゲート酸化膜11が形成され、その
後第1の多結晶シリコン電極12が形成される。第1の
多結晶シリコン電極12は垂直レジスタ内では4相駆動
のうち1電極として形成され、また、水平レジスタ内で
は電荷蓄積領域を駆動する電極として形成される。
後第1の多結晶シリコン電極12が形成される。第1の
多結晶シリコン電極12は垂直レジスタ内では4相駆動
のうち1電極として形成され、また、水平レジスタ内で
は電荷蓄積領域を駆動する電極として形成される。
【0026】続いて、水平レジスタ部以外がレジストに
より覆われ、ボロンが注入され、第1の多結晶シリコン
電極12と自己整合により電荷障壁領域である第3の埋
込チャネル7が形成される。
より覆われ、ボロンが注入され、第1の多結晶シリコン
電極12と自己整合により電荷障壁領域である第3の埋
込チャネル7が形成される。
【0027】次に、ゲート酸化膜が形成し直され、第2
の多結晶シリコン電極13が形成される。この第2の多
結晶シリコン電極13は垂直レジスタ部内では第1の多
結晶シリコン電極に隣接して4相駆動のうち2つの電極
として形成される。また、第2の多結晶シリコン電極1
3は水平レジスタ部内では電荷障壁領域を駆動する電極
として形成される。
の多結晶シリコン電極13が形成される。この第2の多
結晶シリコン電極13は垂直レジスタ部内では第1の多
結晶シリコン電極に隣接して4相駆動のうち2つの電極
として形成される。また、第2の多結晶シリコン電極1
3は水平レジスタ部内では電荷障壁領域を駆動する電極
として形成される。
【0028】さらに、ゲート酸化膜が形成し直され、第
3の多結晶シリコン電極14が垂直レジスタ内の4相駆
動の1電極、及び光電変換部からの電荷を読み出すため
の電極として形成される。
3の多結晶シリコン電極14が垂直レジスタ内の4相駆
動の1電極、及び光電変換部からの電荷を読み出すため
の電極として形成される。
【0029】その後、層間酸化膜15が形成され、遮光
膜16が光電変換部に対応する位置に形成され、最上層
にカバー酸化膜17が形成される。
膜16が光電変換部に対応する位置に形成され、最上層
にカバー酸化膜17が形成される。
【0030】
【発明が解決しようとする課題】上述した従来の固体撮
像装置では垂直レジスタ部と水平レジスタ部の接続部に
おいて、第1のN型埋込チャネル5と第2のN型埋込チ
ャネル6の境界が垂直レジスタ部の最終電極である第1
の多結晶シリコン電極12の水平電極側エッジと必ずし
も自己整合していない。このため、第1の埋込チャネル
が形成されるリン注入におけるリソグラフィ工程でのパ
ターンずれや第1の多結晶シリコン電極形成のためのリ
ソグラフィ工程でのパターンずれやエッチングによる寸
法変動により、第1の多結晶シリコン電極12の端と埋
込チャネルの濃度分離位置がずれる場合がある。
像装置では垂直レジスタ部と水平レジスタ部の接続部に
おいて、第1のN型埋込チャネル5と第2のN型埋込チ
ャネル6の境界が垂直レジスタ部の最終電極である第1
の多結晶シリコン電極12の水平電極側エッジと必ずし
も自己整合していない。このため、第1の埋込チャネル
が形成されるリン注入におけるリソグラフィ工程でのパ
ターンずれや第1の多結晶シリコン電極形成のためのリ
ソグラフィ工程でのパターンずれやエッチングによる寸
法変動により、第1の多結晶シリコン電極12の端と埋
込チャネルの濃度分離位置がずれる場合がある。
【0031】まず、図13に多結晶シリコン電極内にN
型拡散層の濃度分離位置がきた場合のポテンシャル電位
図が示されているが、垂直レジスタ部の最終電極内でポ
テンシャルバリアが生じ、転送不良が生じる。次に、図
14に多結晶シリコン電極端より水平レジスタ部側でN
型拡散層の濃度分離位置がきた場合の垂直レジスタ部と
水平レジスタ部の接続図の断面図が示されている。ま
た、図15にそのときのポテンシャル電位図が示されて
いる。図に示されているように、水平レジスタ部の電荷
障壁部にポテンシャルディップが生じ、やはり転送不良
が生じるという問題点がある。
型拡散層の濃度分離位置がきた場合のポテンシャル電位
図が示されているが、垂直レジスタ部の最終電極内でポ
テンシャルバリアが生じ、転送不良が生じる。次に、図
14に多結晶シリコン電極端より水平レジスタ部側でN
型拡散層の濃度分離位置がきた場合の垂直レジスタ部と
水平レジスタ部の接続図の断面図が示されている。ま
た、図15にそのときのポテンシャル電位図が示されて
いる。図に示されているように、水平レジスタ部の電荷
障壁部にポテンシャルディップが生じ、やはり転送不良
が生じるという問題点がある。
【0032】
【課題を解決するための手段】本発明の固体撮像装置
は、2次元的に配列された複数の光電変換素子と、前記
光電変換素子で光電変換された電荷を列方向に転送する
垂直転送部と、前記垂直転送部から転送された電荷を行
方向に転送する水平転送部と、水平転送部から転送され
た電荷を電気信号に変換して外部に出力する出力部とを
集積した固体撮像装置において、前記垂直転送部に形成
されている第1の拡散層の濃度に対し、前記水平転送部
に形成されている第2の拡散の濃度が異なっていて、か
つ前記垂直転送部に形成された最終転送電極端によって
前記第1の拡散層の濃度と前記第2の拡散層の濃度が自
己整合的に異なっていることを特徴とする。
は、2次元的に配列された複数の光電変換素子と、前記
光電変換素子で光電変換された電荷を列方向に転送する
垂直転送部と、前記垂直転送部から転送された電荷を行
方向に転送する水平転送部と、水平転送部から転送され
た電荷を電気信号に変換して外部に出力する出力部とを
集積した固体撮像装置において、前記垂直転送部に形成
されている第1の拡散層の濃度に対し、前記水平転送部
に形成されている第2の拡散の濃度が異なっていて、か
つ前記垂直転送部に形成された最終転送電極端によって
前記第1の拡散層の濃度と前記第2の拡散層の濃度が自
己整合的に異なっていることを特徴とする。
【0033】また、本発明の固体撮像装置の製造方法
は、第1導電性の半導体基板表面の垂直転送部及び水平
転送部を含む領域に第2導電性の拡散層を形成し、前記
垂直転送部及び水平転送部の表面に第1導電性のイオン
注入を行い、ゲート絶縁膜を形成する工程を有する固体
撮像装置の製造方法において、前記水平転送部を除いた
前記垂直転送部を含む領域に第1の転送電極配線を形成
する工程と、前記水平転送部以外にレジストを覆い、前
記レジストと前記垂直転送部の最終転送電極をマスクと
して第2導電性のイオン注入を行う工程を有することを
特徴とする。
は、第1導電性の半導体基板表面の垂直転送部及び水平
転送部を含む領域に第2導電性の拡散層を形成し、前記
垂直転送部及び水平転送部の表面に第1導電性のイオン
注入を行い、ゲート絶縁膜を形成する工程を有する固体
撮像装置の製造方法において、前記水平転送部を除いた
前記垂直転送部を含む領域に第1の転送電極配線を形成
する工程と、前記水平転送部以外にレジストを覆い、前
記レジストと前記垂直転送部の最終転送電極をマスクと
して第2導電性のイオン注入を行う工程を有することを
特徴とする。
【0034】
【発明の実施の形態】本発明の実施の形態について、図
面を参照して、説明する。
面を参照して、説明する。
【0035】図1は本発明の一実施例の固体撮像装置の
垂直レジスタ部と水平レジスタ部の接続部を示す平面
図、図2は図1のA−A’線断面図、図3は図1のB−
B’線断面図である。
垂直レジスタ部と水平レジスタ部の接続部を示す平面
図、図2は図1のA−A’線断面図、図3は図1のB−
B’線断面図である。
【0036】本発明では画素部は従来と同一構造なので
説明を省略する。異なる点は垂直レジスタ部と水平レジ
スタ部の接続部における第1のN型埋込チャネル5と第
2のN型埋込チャネル6の分離位置が垂直レジスタ部の
最終の多結晶シリコン電極端と自己整合して、水平転送
部の第1のN型埋込チャネル5と異なる濃度の第2のN
型埋込チャネル6を有することである。
説明を省略する。異なる点は垂直レジスタ部と水平レジ
スタ部の接続部における第1のN型埋込チャネル5と第
2のN型埋込チャネル6の分離位置が垂直レジスタ部の
最終の多結晶シリコン電極端と自己整合して、水平転送
部の第1のN型埋込チャネル5と異なる濃度の第2のN
型埋込チャネル6を有することである。
【0037】次に、図5(a)〜(c)及び図6(a)
〜(b)の断面図により本発明の固体撮像装置の製造方
法を示すが、以下、工程に沿って説明する。
〜(b)の断面図により本発明の固体撮像装置の製造方
法を示すが、以下、工程に沿って説明する。
【0038】まず、N型シリコン基板1の表面の水平レ
ジスタ部と出力部及び画素部以外に選択的に第1のP型
ウェル層2が形成される。このP型ウェル層はトランジ
スタのソース及びドレイン部がパンチスルーしないよう
に4μm程度の厚さで深く、かつ濃度は薄く形成され
る。次に、フォトダイオード部に第2のP型ウェル層3
が形成される(図示せず)。このP型ウェル層は基板に
電圧を加えたときにフォトダイオード部の電荷を基板に
掃き出させる、いわゆる電子シャッター機能が動作する
ように第1のP型ウェル層より浅く、2μm程度の厚さ
で形成される。次に、垂直レジスタ部に選択的に第3の
P型ウェル層4が形成される(図5(a))。このP型
ウェル層は電子シャッター時に垂直レジスタ部の電荷を
基板に掃き出されないように第1のP型ウェルや第2の
P型ウェル層より濃度が濃くされている。但し、拡散層
の深さは2μm程度と浅くされている。尚、この第3の
P拡散は水平レジスタ部には形成されない。
ジスタ部と出力部及び画素部以外に選択的に第1のP型
ウェル層2が形成される。このP型ウェル層はトランジ
スタのソース及びドレイン部がパンチスルーしないよう
に4μm程度の厚さで深く、かつ濃度は薄く形成され
る。次に、フォトダイオード部に第2のP型ウェル層3
が形成される(図示せず)。このP型ウェル層は基板に
電圧を加えたときにフォトダイオード部の電荷を基板に
掃き出させる、いわゆる電子シャッター機能が動作する
ように第1のP型ウェル層より浅く、2μm程度の厚さ
で形成される。次に、垂直レジスタ部に選択的に第3の
P型ウェル層4が形成される(図5(a))。このP型
ウェル層は電子シャッター時に垂直レジスタ部の電荷を
基板に掃き出されないように第1のP型ウェルや第2の
P型ウェル層より濃度が濃くされている。但し、拡散層
の深さは2μm程度と浅くされている。尚、この第3の
P拡散は水平レジスタ部には形成されない。
【0039】続いて、光電変換部にリンを注入されN型
拡散層がされ、形成される。さらに、電荷読み出し部と
チャネルストッパにそれぞれボロンが注入される(図示
せず)。
拡散層がされ、形成される。さらに、電荷読み出し部と
チャネルストッパにそれぞれボロンが注入される(図示
せず)。
【0040】次に、垂直レジスタ部と水平レジスタ部に
リンが注入され、第1のN型埋込チャネル5が形成され
る(図5(a))。従来、垂直レジスタ部は2回のリン
注入で形成されていたが、本発明では1回のリン注入で
形成される。
リンが注入され、第1のN型埋込チャネル5が形成され
る(図5(a))。従来、垂直レジスタ部は2回のリン
注入で形成されていたが、本発明では1回のリン注入で
形成される。
【0041】次に、ゲート酸化膜11が形成され、その
後第1の多結晶シリコン電極12が形成される。第1の
多結晶シリコン電極は従来垂直レジスタ部と水平レジス
タ部に形成されていたが、本発明では垂直レジスタ部の
みに形成され、4相駆動の1電極として形成される。
後第1の多結晶シリコン電極12が形成される。第1の
多結晶シリコン電極は従来垂直レジスタ部と水平レジス
タ部に形成されていたが、本発明では垂直レジスタ部の
みに形成され、4相駆動の1電極として形成される。
【0042】続いて、水平レジスタ部以外にレジストが
覆われ、垂直レジスタの最終の第1の多結晶シリコン電
極と自己整合により水平レジスタ部すべてにボロンが薄
く注入される(図5(c))。これにより、水平レジス
タ部に第2のN型埋込チャネル6が形成される。
覆われ、垂直レジスタの最終の第1の多結晶シリコン電
極と自己整合により水平レジスタ部すべてにボロンが薄
く注入される(図5(c))。これにより、水平レジス
タ部に第2のN型埋込チャネル6が形成される。
【0043】次に、ゲート酸化膜が形成し直され、垂直
レジスタ部と水平レジスタ部に第2の多結晶シリコン電
極13が形成される。第2の多結晶シリコン電極13は
垂直レジスタ部では4相駆動の2電極に使用され、水平
レジスタ部では電荷蓄積領域を駆動する電極として使用
される。
レジスタ部と水平レジスタ部に第2の多結晶シリコン電
極13が形成される。第2の多結晶シリコン電極13は
垂直レジスタ部では4相駆動の2電極に使用され、水平
レジスタ部では電荷蓄積領域を駆動する電極として使用
される。
【0044】次に、水平レジスタ部以外がレジストによ
り覆われ、水平レジスタ部の第2層の多結晶シリコン電
極以外の領域にボロンが薄く注入され、第3のN型埋込
チャネル7が形成される。
り覆われ、水平レジスタ部の第2層の多結晶シリコン電
極以外の領域にボロンが薄く注入され、第3のN型埋込
チャネル7が形成される。
【0045】次に、ゲート酸化膜が形成し直され、第3
の多結晶シリコン電極14が垂直レジスタ部と水平レジ
スタ部に形成される(図6(a))。第3の多結晶シリ
コン電極14は垂直レジスタ部では4相駆動の1電極と
して使用され、水平レジスタ部では電荷障壁領域を駆動
する電極として使用される。
の多結晶シリコン電極14が垂直レジスタ部と水平レジ
スタ部に形成される(図6(a))。第3の多結晶シリ
コン電極14は垂直レジスタ部では4相駆動の1電極と
して使用され、水平レジスタ部では電荷障壁領域を駆動
する電極として使用される。
【0046】その後、層間酸化膜15が形成され、遮光
膜16が光電変換部に対応する位置に形成され、最上層
にカバー酸化膜17が形成される(図6(b))。
膜16が光電変換部に対応する位置に形成され、最上層
にカバー酸化膜17が形成される(図6(b))。
【0047】
【発明の効果】以上説明したように、本発明によれば濃
度の異なる垂直レジスタ部と水平レジスタ部のN型埋込
チャネルが第1層の多結晶シリコン電極端で自己整合に
より形成されので、図4に示されるように、ポテンシャ
ル電位に、垂直レジスタから水平レジスタに向けてポテ
ンシャルディップやポテンシャルバリアの発生が無く、
転送不良が発生しないという効果がある。
度の異なる垂直レジスタ部と水平レジスタ部のN型埋込
チャネルが第1層の多結晶シリコン電極端で自己整合に
より形成されので、図4に示されるように、ポテンシャ
ル電位に、垂直レジスタから水平レジスタに向けてポテ
ンシャルディップやポテンシャルバリアの発生が無く、
転送不良が発生しないという効果がある。
【図1】本発明の一実施例を示す固体撮像装置の垂直レ
ジスタ部と水平レジスタ部の接続部の平面図である。
ジスタ部と水平レジスタ部の接続部の平面図である。
【図2】図1のA−A’線断面図である。
【図3】図1のB−B’線断面図である。
【図4】図3におけるポテンシャル電位図である。
【図5】本発明の固体撮像装置の製造方法を示す断面図
である。(a)は垂直レジスタ部と水平レジスタ部にリ
ンが注入され、第1のN型埋込チャネルが形成された断
面図を示し、(b)はゲート酸化膜が形成された断面図
を示し、(c)は水平レジスタ部以外にレジストが覆わ
れ、垂直レジスタの最終の第1の多結晶シリコン電極と
自己整合により水平レジスタ部すべてにボロンが薄く注
入された断面図を示している。
である。(a)は垂直レジスタ部と水平レジスタ部にリ
ンが注入され、第1のN型埋込チャネルが形成された断
面図を示し、(b)はゲート酸化膜が形成された断面図
を示し、(c)は水平レジスタ部以外にレジストが覆わ
れ、垂直レジスタの最終の第1の多結晶シリコン電極と
自己整合により水平レジスタ部すべてにボロンが薄く注
入された断面図を示している。
【図6】本発明の固体撮像装置の製造方法を示す断面図
である。(a)は第3の多結晶シリコン電極が垂直レジ
スタ部と水平レジスタ部に形成された断面図を示し、
(b)は層間酸化膜が形成され、遮光膜が光電変換部に
対応する位置に形成され、最上層にカバー酸化膜が形成
された断面図を示している。
である。(a)は第3の多結晶シリコン電極が垂直レジ
スタ部と水平レジスタ部に形成された断面図を示し、
(b)は層間酸化膜が形成され、遮光膜が光電変換部に
対応する位置に形成され、最上層にカバー酸化膜が形成
された断面図を示している。
【図7】固体撮像装置の画素部の平面図である。
【図8】図7のC−C’線断面図である。
【図9】図7のD−D’線断面図である。
【図10】従来例を示す固体撮像装置の垂直レジスタ部
と水平レジスタ部の接続部の平面図である。
と水平レジスタ部の接続部の平面図である。
【図11】図10のE−E’線断面図である。
【図12】図10のF−F’線断面図である。
【図13】図12におけるポテンシャル電位図である。
【図14】図10のF−F’線断面図である。
【図15】図14におけるポテンシャル電位図である。
1 N型シリコン基板 2 第1のP型ウェル層 3 第2のP型ウェル層 4 第3のP型ウェル層 5 第1のN型埋込チャネル 6 第2のN型埋込チャネル 7 第3のN型埋込チャネル 8 N型拡散層 9 チャネルストッパ 10 電荷読み出し部 11 ゲート酸化膜 12 第1の多結晶シリコン電極 13 第2の多結晶シリコン電極 14 第3の多結畠シリコン電極 15 層間酸化膜 16 遮光膜 17 カバー酸化膜 18 レジスト
Claims (2)
- 【請求項1】 2次元的に配列された複数の光電変換素
子と、前記光電変換素子で光電変換された電荷を列方向
に転送する垂直転送部と、前記垂直転送部から転送され
た電荷を行方向に転送する水平転送部と、水平転送部か
ら転送された電荷を電気信号に変換して外部に出力する
出力部とを集積した固体撮像装置において、 前記垂直転送部に形成されている第1の拡散層の濃度に
対し、前記水平転送部に形成されている第2の拡散の濃
度が異なっていて、かつ前記垂直転送部に形成された最
終転送電極端によって前記第1の拡散層の濃度と前記第
2の拡散層の濃度が自己整合的に異なっていることを特
徴とする固体撮像装置。 - 【請求項2】 第1導電性の半導体基板表面の垂直転送
部及び水平転送部を含む領域に第2導電性の拡散層を形
成し、前記垂直転送部及び水平転送部の表面に第1導電
性のイオン注入を行い、ゲート絶縁膜を形成する工程を
有する固体撮像装置の製造方法において、 前記水平転送部を除いた前記垂直転送部を含む領域に第
1の転送電極配線を形成する工程と、 前記水平転送部以外にレジストを覆い、前記レジストと
前記垂直転送部の最終転送電極をマスクとして第2導電
性のイオン注入を行う工程と、 を有することを特徴とする固体撮像装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8288475A JP2874668B2 (ja) | 1996-10-30 | 1996-10-30 | 固体撮像装置の製造方法 |
US08/960,803 US6114717A (en) | 1996-10-30 | 1997-10-30 | Solid-state imaging device having no transfer error of the signal charges from vertical horizontal charge-transfer section |
US09/340,263 US6194242B1 (en) | 1996-10-30 | 1999-06-30 | Fabrication of solid-state imaging device having no transfer error of the signal charge from vertical horizontal charge-transfer section |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8288475A JP2874668B2 (ja) | 1996-10-30 | 1996-10-30 | 固体撮像装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10135439A true JPH10135439A (ja) | 1998-05-22 |
JP2874668B2 JP2874668B2 (ja) | 1999-03-24 |
Family
ID=17730696
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8288475A Expired - Fee Related JP2874668B2 (ja) | 1996-10-30 | 1996-10-30 | 固体撮像装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US6114717A (ja) |
JP (1) | JP2874668B2 (ja) |
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JP2004140258A (ja) * | 2002-10-18 | 2004-05-13 | Sanyo Electric Co Ltd | 固体撮像素子及びその製造方法 |
US6963093B2 (en) | 2002-07-23 | 2005-11-08 | Matsushita Electric Industrial Co., Ltd. | Solid-state imaging device and method for producing the same |
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FR2834130B1 (fr) * | 2001-12-20 | 2005-02-18 | Thales Sa | Procede d'amelioration des caracteristiques optiques de composants optoelectroniques multicouches |
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US5196719A (en) * | 1990-05-14 | 1993-03-23 | Nec Corporation | Solid-state image pick-up device having electric field for accelerating electric charges from photoelectric converting region to shift register |
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JP3052560B2 (ja) * | 1992-04-15 | 2000-06-12 | 日本電気株式会社 | 電荷転送撮像装置およびその製造方法 |
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-
1996
- 1996-10-30 JP JP8288475A patent/JP2874668B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-30 US US08/960,803 patent/US6114717A/en not_active Expired - Fee Related
-
1999
- 1999-06-30 US US09/340,263 patent/US6194242B1/en not_active Expired - Fee Related
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US6963093B2 (en) | 2002-07-23 | 2005-11-08 | Matsushita Electric Industrial Co., Ltd. | Solid-state imaging device and method for producing the same |
JP2004140258A (ja) * | 2002-10-18 | 2004-05-13 | Sanyo Electric Co Ltd | 固体撮像素子及びその製造方法 |
Also Published As
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---|---|
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JP2874668B2 (ja) | 1999-03-24 |
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