JP2566210B2 - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JP2566210B2 JP2566210B2 JP1115922A JP11592289A JP2566210B2 JP 2566210 B2 JP2566210 B2 JP 2566210B2 JP 1115922 A JP1115922 A JP 1115922A JP 11592289 A JP11592289 A JP 11592289A JP 2566210 B2 JP2566210 B2 JP 2566210B2
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- insulating layer
- electrode
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Links
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- 239000000758 substrate Substances 0.000 claims description 15
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- -1 phosphorus ions Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、 （ａ） 半導体基体の表面に少なくとも１つの平坦領域
が埋包され、 （ｂ） 半導体基体の表面に第１絶縁層があり、 （ｃ） 半導体基体の縁辺において第１絶縁層上にチャ
ネル・ストッパ電極があり、 （ｄ） 第１絶縁層上に平坦領域の境界となるpn接合を
被覆する電極があり、 （ｅ） この電極とチャネル・ストッパ電極が第２絶縁
層で覆われ、 （ｆ） 第２絶縁層上にチャネル・ストッパ・フィール
ド板があり、このフィールド板が少なくとも半導体基体
の縁辺に対して反対の側でチャネル・ストッパ電極を覆
い、チャネル・ストッパ電極と電気的に結合され、 （ｇ） 第２絶縁層上に陽極フィールド板があり，この
フィールド板が電極を少なくとも平坦領域に対して反対
側において覆い、平坦電極と電気的に結合され、 （ｈ） 両フィールド板の間に間隔が保たれている の構成を示す半導体デバイスに関する。
が埋包され、 （ｂ） 半導体基体の表面に第１絶縁層があり、 （ｃ） 半導体基体の縁辺において第１絶縁層上にチャ
ネル・ストッパ電極があり、 （ｄ） 第１絶縁層上に平坦領域の境界となるpn接合を
被覆する電極があり、 （ｅ） この電極とチャネル・ストッパ電極が第２絶縁
層で覆われ、 （ｆ） 第２絶縁層上にチャネル・ストッパ・フィール
ド板があり、このフィールド板が少なくとも半導体基体
の縁辺に対して反対の側でチャネル・ストッパ電極を覆
い、チャネル・ストッパ電極と電気的に結合され、 （ｇ） 第２絶縁層上に陽極フィールド板があり，この
フィールド板が電極を少なくとも平坦領域に対して反対
側において覆い、平坦電極と電気的に結合され、 （ｈ） 両フィールド板の間に間隔が保たれている の構成を示す半導体デバイスに関する。
この種の半導体デバイスの一例は既に発表されてお
り、第３図にその概略を示す。この半導体デバイスには
半導体基体１があり、その表面８には半導体基体１に対
して反対導電型の平坦領域２が埋包されている。半導体
基体１は縁辺４が境界面となる。表面８上には第１絶縁
層５が設けられ、その一方の側は縁辺４に達し、他方の
側では表面８に突き当たり、縁辺４に対向する箇所にお
いてpn接合３を覆う。第１絶縁層５上には半導体基体１
の縁辺４の側にチャネル・ストッパ・フィールド電極７
が設けられる。他方の側では絶縁層５がpn接合を覆う箇
所に電極６が設けられる。この電極６は例えばMOSトラ
ンジスタの場合ゲート電極となるもので、ゲート接続端
Ｇに結ばれる。第１絶縁層５上には第２絶縁層９があ
り、チャネル・ストッパ電極７と電極６に重なり第１絶
縁層５を覆う。第２絶縁層９上には縁辺に隣り合わせて
チャネル・ストッパ・フィールド板11が設けられ、チャ
ネル・ストッパ電極７と電気的に結ばれる。縁辺４に対
して反対の側では第２絶縁層９上に陽極・フィールド板
10があり、電極６に重なる。フィールド板10と11の間に
はある間隔が保たれる。両フィールド板間では第２絶縁
層９の表面が表面安定化層12で覆われる。この表面安定
化層は低導電性の材料、例えば非晶質シリコンから成
る。この非晶質シリコンは特定の抵抗率を示し、フィー
ルド板10と11の間に特定に電位差を作る。これによって
電界線は均等に分布してフィールド板10と11の間の開口
から出るようになる。この構成により両絶縁層５と９が
全体として薄い場合、半導体デバイスの比較的高い逆電
圧が達成される。半導体基体１の他方の側には高濃度ド
ープ陽極領域15が設けられる。
り、第３図にその概略を示す。この半導体デバイスには
半導体基体１があり、その表面８には半導体基体１に対
して反対導電型の平坦領域２が埋包されている。半導体
基体１は縁辺４が境界面となる。表面８上には第１絶縁
層５が設けられ、その一方の側は縁辺４に達し、他方の
側では表面８に突き当たり、縁辺４に対向する箇所にお
いてpn接合３を覆う。第１絶縁層５上には半導体基体１
の縁辺４の側にチャネル・ストッパ・フィールド電極７
が設けられる。他方の側では絶縁層５がpn接合を覆う箇
所に電極６が設けられる。この電極６は例えばMOSトラ
ンジスタの場合ゲート電極となるもので、ゲート接続端
Ｇに結ばれる。第１絶縁層５上には第２絶縁層９があ
り、チャネル・ストッパ電極７と電極６に重なり第１絶
縁層５を覆う。第２絶縁層９上には縁辺に隣り合わせて
チャネル・ストッパ・フィールド板11が設けられ、チャ
ネル・ストッパ電極７と電気的に結ばれる。縁辺４に対
して反対の側では第２絶縁層９上に陽極・フィールド板
10があり、電極６に重なる。フィールド板10と11の間に
はある間隔が保たれる。両フィールド板間では第２絶縁
層９の表面が表面安定化層12で覆われる。この表面安定
化層は低導電性の材料、例えば非晶質シリコンから成
る。この非晶質シリコンは特定の抵抗率を示し、フィー
ルド板10と11の間に特定に電位差を作る。これによって
電界線は均等に分布してフィールド板10と11の間の開口
から出るようになる。この構成により両絶縁層５と９が
全体として薄い場合、半導体デバイスの比較的高い逆電
圧が達成される。半導体基体１の他方の側には高濃度ド
ープ陽極領域15が設けられる。
非晶質シリコンの抵抗率と安定性は簡単には再現不可
能であって、その製造に際して細心な注意が必要であ
る。この発明の目的は冒頭に挙げた種類の半導体デバイ
スを改良して、他種の安定化層特に絶縁性のものを使用
する場合にも高い逆電圧に対して好適なものとすること
である。この場合縁辺区域即ち縁辺４からその隣の平坦
領域２までの間隔はできるだけ小さくしなければならな
い。
能であって、その製造に際して細心な注意が必要であ
る。この発明の目的は冒頭に挙げた種類の半導体デバイ
スを改良して、他種の安定化層特に絶縁性のものを使用
する場合にも高い逆電圧に対して好適なものとすること
である。この場合縁辺区域即ち縁辺４からその隣の平坦
領域２までの間隔はできるだけ小さくしなければならな
い。
この目的は本発明によれば、特許請求の範囲第１項に
記載された構成により達成される。
記載された構成により達成される。
第１図と第２図を参照し２つの実施例についてこの発
明を更に詳細に説明する。
明を更に詳細に説明する。
第１図の実施例において第３図の公知例に対応する部
分には第３図と同じ符号がつけられている。第１絶縁層
５上には第２絶縁層16があり、電極６とチャネル・スト
ッパ電極７の間に電極６と７の上にある部分より厚い区
域17をもつ。垂直の破線でかこまれた区域17では絶縁層
５と16の全体の厚さが数μｍに達する。逆電圧を例えば
1250Vとするには絶縁層の全体の厚さは８μｍとなる。
厚い区域17には陽極フィールド板18が設けられる。この
フィールド板は電極６を覆い、平坦領域２に電気結合さ
れる。この場合フィールド板18が電極６を少なくとも縁
辺４に向かった側に重なっていることが重要である。チ
ャネル・ストッパ電極７の上にはチャネル・ストッパ・
フィールド板19が重なり、このフィールド板も厚い区域
17に達するまで拡がっている、ここでもフィールド板19
がチャネル・ストッパ電極７の少なくとも平坦領域２に
向かった側の上に重なっていることが重要である。区域
17においてはフィールド板18と19が特定の間隔ｃを保
つ。ここでは第２絶縁層16の区域17が表面安定化層25で
覆われる。この表面安定化層は絶縁層例えば窒化シリコ
ン（Si3N4）層とすることができる。間隔ｃはフィール
ド板間の電界強度が高く、表面安定化層に加えられた電
荷がフィールド板間の電界分布に認め得る程の影響を及
ぼさないように設定される。上記の実施例では間隔ｃを
約35μｍとするのが有利である。
分には第３図と同じ符号がつけられている。第１絶縁層
５上には第２絶縁層16があり、電極６とチャネル・スト
ッパ電極７の間に電極６と７の上にある部分より厚い区
域17をもつ。垂直の破線でかこまれた区域17では絶縁層
５と16の全体の厚さが数μｍに達する。逆電圧を例えば
1250Vとするには絶縁層の全体の厚さは８μｍとなる。
厚い区域17には陽極フィールド板18が設けられる。この
フィールド板は電極６を覆い、平坦領域２に電気結合さ
れる。この場合フィールド板18が電極６を少なくとも縁
辺４に向かった側に重なっていることが重要である。チ
ャネル・ストッパ電極７の上にはチャネル・ストッパ・
フィールド板19が重なり、このフィールド板も厚い区域
17に達するまで拡がっている、ここでもフィールド板19
がチャネル・ストッパ電極７の少なくとも平坦領域２に
向かった側の上に重なっていることが重要である。区域
17においてはフィールド板18と19が特定の間隔ｃを保
つ。ここでは第２絶縁層16の区域17が表面安定化層25で
覆われる。この表面安定化層は絶縁層例えば窒化シリコ
ン（Si3N4）層とすることができる。間隔ｃはフィール
ド板間の電界強度が高く、表面安定化層に加えられた電
荷がフィールド板間の電界分布に認め得る程の影響を及
ぼさないように設定される。上記の実施例では間隔ｃを
約35μｍとするのが有利である。
区域17の側面21と22は斜めに連続して上昇する形にし
ても、あるいは第２図に示すように段階的に上昇する形
にしてもよい。傾斜側面は絶縁層として使用される酸化
物の適当な構造化によって達成される。そのためには半
導体デバイス全体の上の厚さが区域17の厚さに対応する
酸化物層を析出させる。次いで酸化物層の表面に例えば
リンイオンを注入し、酸化物層の表面区域を破壊する。
ここで区域17をマスクで覆い、マスクされない区域にエ
ッチングを行う。酸化物層の表面欠陥によりマスク下へ
の横向き回り込みエッチングと同時に垂直エッチングが
行われ、傾斜側面が得られる。これと同じ方法が第２図
の実施例においても効果的に実施される。
ても、あるいは第２図に示すように段階的に上昇する形
にしてもよい。傾斜側面は絶縁層として使用される酸化
物の適当な構造化によって達成される。そのためには半
導体デバイス全体の上の厚さが区域17の厚さに対応する
酸化物層を析出させる。次いで酸化物層の表面に例えば
リンイオンを注入し、酸化物層の表面区域を破壊する。
ここで区域17をマスクで覆い、マスクされない区域にエ
ッチングを行う。酸化物層の表面欠陥によりマスク下へ
の横向き回り込みエッチングと同時に垂直エッチングが
行われ、傾斜側面が得られる。これと同じ方法が第２図
の実施例においても効果的に実施される。
厚い区域17を例えば酸化物の単一の工程段における析
出により例えば８μｍの厚さに形成させることは一般に
困難であるから、第２絶縁層は複数の薄い層を順次に析
出させて作るのが有利である。
出により例えば８μｍの厚さに形成させることは一般に
困難であるから、第２絶縁層は複数の薄い層を順次に析
出させて作るのが有利である。
この装置の特に有利な点は、縁辺４と平坦領域２の間
にある縁端区域を著しく狭くできることである。逆電圧
値1200Vの半導体デバイスの場合この幅は250μｍで充分
である。
にある縁端区域を著しく狭くできることである。逆電圧
値1200Vの半導体デバイスの場合この幅は250μｍで充分
である。
フィールド板18と19が区域17の上で互いに等しい間隔
を保つとき（ａ＝ｂ）、半導体デバイスの製造には特に
有利である。
を保つとき（ａ＝ｂ）、半導体デバイスの製造には特に
有利である。
第１図と第２図はこの発明の２つの実施例の断面構成を
示し、第３図はこの発明の対象となる公知半導体デバイ
スの断面構成を示す。 １……半導体基体 ５……第１絶縁層 ６……電極 ７……チャネル・ストッパ電極 16……第２絶縁層 18……陽極フィールド板 19……チャネル・ストッパ・フィールド板
示し、第３図はこの発明の対象となる公知半導体デバイ
スの断面構成を示す。 １……半導体基体 ５……第１絶縁層 ６……電極 ７……チャネル・ストッパ電極 16……第２絶縁層 18……陽極フィールド板 19……チャネル・ストッパ・フィールド板
Claims (5)
- 【請求項１】（ａ）半導体基体（１）の表面（８）に少
なくとも１つの平坦領域（２）が埋包され、該平坦領域
（２）は半導体基体（１）の隣接部分とpn接合を形成
し、 （ｂ）半導体基体（１）の表面（８）に第１絶縁層
（５）があり、 （ｃ）半導体基体（１）の縁辺（４）において第１絶縁
層（５）上にチャネル・ストッパ電極（７）があり、 （ｄ）第１絶縁層（５）上に平坦領域（２）の境界とな
るpn接合（３）を被覆する電極（６）があり、 （ｅ）電極（６）とチャネル・ストッパ電極（７）が第
２絶縁層（16）で覆われ、 （ｆ）第２絶縁層（16）上にチャネル・ストッパ・フィ
ールド板（19）があり、このフィールド板が少なくとも
半導体基体（１）の縁辺（４）に対して反対の側でチャ
ネル・ストッパ電極（７）を覆い又この電極と電気的に
結合され、 （ｇ）第２絶縁層（16）上に陽極フィールド板（18）が
あり、このフィールド板が電極（６）を少なくとも平坦
領域（２）に対して反対側において覆い、平坦領域
（２）と電気的に結合され、 （ｈ）両フィールド板（18、19）の間に間隔（ｃ）が保
たれている ものにおいて、 （ｉ）電極（６）とチャネル・ストッパ電極（７）の間
において第２絶縁層（16）に上記の電極の上におけるよ
りも厚い区域（17）があること、 （ｋ）半導体基体（１）の縁辺（４）に向かう側の陽極
フィールド板（18）の終端と半導体基体（１）の縁辺
（４）に対して反対側のチャネル・ストッパ・フィール
ド板（19）の終端が厚い区域（17）の上に置かれてお
り、厚い区域（17）は両フィールド板（18、19）の間の
表面安定化層（25）により覆われている ことを特徴とする半導体デバイス。 - 【請求項２】厚い区域（17）が斜めに上昇する側面（2
1、22）を持つことを特徴とする請求項１記載の半導体
デバイス。 - 【請求項３】厚い区域（17）が段階的に上昇する側面
（23）を持つことを特徴とする請求項１記載の半導体デ
バイス。 - 【請求項４】フィールド板（18、19）の互いに向かい合
う縁辺が半導体基体（１）の表面（８）から等しい間隔
を保つことを特徴とする請求項１ないし３の１つに記載
の半導体デバイス。 - 【請求項５】（ａ）半導体基体（１）の表面（８）に少
なくとも１つの平坦領域（２）が埋包され、該平坦領域
（２）は半導体基体（１）の隣接部分とpn接合を形成
し、 （ｂ）半導体基体（１）の表面（８）に第１絶縁層
（５）があり、 （ｃ）半導体基体（１）の縁辺（４）において第１絶縁
層（５）上にチャネル・ストッパ電極（７）があり、 （ｄ）第１絶縁層（５）上に平坦領域（２）の境界とな
るpn接合（３）を被覆する電極（６）があり、 （ｅ）電極（６）とチャネル・ストッパ電極（７）が第
２絶縁層（16）で覆われ、 （ｆ）第２絶縁層（16）上にチャネル・ストッパ・フィ
ールド板（19）があり、このフィールド板が少なくとも
半導体基体（１）の縁辺（４）に対して反対の側でチャ
ネル・ストッパ電極（７）を覆い又この電極と電気的に
結合され、 （ｇ）第２絶縁層（16）上に陽極フィールド板（18）が
あり、このフィールド板が電極（６）を少なくとも平坦
領域（２）に対して反対側において覆い、平坦領域
（２）と電気的に結合され、 （ｈ）両フィールド板（18、19）の間に間隔（ｃ）が保
たれている ものにおいて、 （ｉ）電極（６）とチャネル・ストッパ電極（７）の間
において第２絶縁層（16）に上記の電極の上におけるよ
りも厚い区域（17）があること、 （ｋ）半導体基体（１）の縁辺（４）に向かう側の陽極
フィールド板（18）の終端と半導体基体（１）の縁辺
（４）に対して反対側のチャネル・ストッパ・フィール
ド板（19）の終端が厚い区域（17）の上に置かれてお
り、該厚い区域（17）は両フィールド板（18、19）の間
の表面安定化層（25）により覆われており、両フィール
ド板（18、19）の間の間隔（ｃ）は電界の強さが表面安
定化層（25）に集められる電荷がフィールド板間の電界
分布に影響を及ぼさないような大きさになるように選択
されている ことを特徴とする半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3816257 | 1988-05-11 | ||
| DE3816257.1 | 1988-05-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0217676A JPH0217676A (ja) | 1990-01-22 |
| JP2566210B2 true JP2566210B2 (ja) | 1996-12-25 |
Family
ID=6354253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1115922A Expired - Lifetime JP2566210B2 (ja) | 1988-05-11 | 1989-05-08 | 半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4954868A (ja) |
| EP (1) | EP0341453B1 (ja) |
| JP (1) | JP2566210B2 (ja) |
| DE (1) | DE58905356D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6008512A (en) * | 1993-04-28 | 1999-12-28 | Intersil Corporation | Semiconductor device with increased maximum terminal voltage |
| GB9700923D0 (en) * | 1997-01-17 | 1997-03-05 | Philips Electronics Nv | Semiconductor devices |
| DE19741167C2 (de) * | 1997-09-18 | 1999-08-12 | Siemens Ag | Randstruktur für ein Halbleiterbauelement |
| DE19839971C2 (de) * | 1998-09-02 | 2000-11-30 | Siemens Ag | Randstruktur für Halbleiterbauelemente |
| DE10031461B4 (de) * | 2000-06-28 | 2006-06-29 | Infineon Technologies Ag | Hochvolt-Diode |
| JP4667572B2 (ja) * | 2000-09-18 | 2011-04-13 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| DE10047152B4 (de) | 2000-09-22 | 2006-07-06 | eupec Europäische Gesellschaft für Leistungshalbleiter mbH & Co. KG | Hochvolt-Diode und Verfahren zu deren Herstellung |
| DE10358985B3 (de) * | 2003-12-16 | 2005-05-19 | Infineon Technologies Ag | Halbleiterbauelement mit einem pn-Übergang und einer auf einer Oberfläche aufgebrachten Passivierungsschicht |
| DE102007030755B3 (de) | 2007-07-02 | 2009-02-19 | Infineon Technologies Austria Ag | Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses |
| JP5843801B2 (ja) | 2013-03-19 | 2016-01-13 | 株式会社東芝 | 情報処理装置およびデバッグ方法 |
| JP6101183B2 (ja) | 2013-06-20 | 2017-03-22 | 株式会社東芝 | 半導体装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3906542A (en) * | 1972-06-14 | 1975-09-16 | Bell Telephone Labor Inc | Conductively connected charge coupled devices |
| US3961358A (en) * | 1973-02-21 | 1976-06-01 | Rca Corporation | Leakage current prevention in semiconductor integrated circuit devices |
| DE3046749C2 (de) * | 1979-12-10 | 1986-01-16 | Sharp K.K., Osaka | MOS-Transistor für hohe Betriebsspannungen |
| DE3012430A1 (de) * | 1980-03-31 | 1981-10-08 | Siemens AG, 1000 Berlin und 8000 München | Planare halbleiteranordnung mit erhoehter durchbruchsspannung |
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