KR100653716B1 - 이미지 센서 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 53
- 239000004065 semiconductor Substances 0.000 claims abstract description 45
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 12
- 239000000463 material Substances 0.000 claims abstract description 10
- 150000002500 ions Chemical class 0.000 claims description 37
- 238000000034 method Methods 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 26
- 125000006850 spacer group Chemical group 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 230000000903 blocking effect Effects 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 239000007789 gas Substances 0.000 claims description 5
- 230000002596 correlated effect Effects 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 3
- 125000004430 oxygen atom Chemical group O* 0.000 claims description 3
- 238000009832 plasma treatment Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 7
- 229920002120 photoresistant polymer Polymers 0.000 description 22
- 238000002955 isolation Methods 0.000 description 7
- 125000004429 atom Chemical group 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910015900 BF3 Inorganic materials 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- -1 boron (B) ions Chemical class 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 125000004433 nitrogen atom Chemical group N* 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
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- H01L27/144—Devices controlled by radiation
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- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Abstract
이미지 센서가 제공된다. 상기 이미지 센서는 센서 영역, 아날로그 영역 및 디지털 영역을 갖는 반도체 기판을 구비한다. 상기 센서 영역 내의 상기 반도체 기판 상에 제1 게이트 절연막이 제공되고, 상기 아날로그 영역 내의 상기 반도체 기판 상에 제2 게이트 절연막이 제공된다. 상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 다른 물질막으로 이루어진다. 상기 디지털 영역 내의 상기 반도체 기판 상에 제3 게이트 절연막이 제공된다. 상기 제3 게이트 절연막은 상기 제1 및 제2 게이트 절연막들과 다른 물질막으로 이루어진다. 상기 이미지 센서의 제조방법 또한 제공된다.
이미지 센서, 게이트 산화막, 실리콘 산화막, 실리콘 산화질화막,
Description
도 1은 종래의 이미지 센서의 단면도이다.
도 2는 본 발명에 따른 이미지 센서의 블록 다이어그램이다.
도 3은 본 발명에 따른 이미지 센서의 단면도이다.
도 4 내지 도 13은 본 발명에 따른 이미지 센서를 제조하는 방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
300 : 반도체 기판 310 : 소자 분리막
320a, 320d, 320s : 웰(Well) 330a : 제2 게이트 산화막
333d : 제3 게이트 산화막 336s : 제1 게이트 산화막
340a, 343d, 346s : 게이트 패턴350 : 스페이서
350b: 블로킹 층 360 : 포토 다이오드
370 : HAD 영역 380a,380d,380s: 저농도 영역
390a,390d,390s : 고농도 영역
본 발명은 이미지 센서 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 센서 영역, 디지털 영역, 및 아날로그 영역 각각 특성에 맞는 게이트 산화막을 구비한 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서와 상기 CMOS 이미지 센서를 제조할 수 있는 방법에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
최근 시스템 LSI(System Large Scale Integration) 칩 기술의 진보에 수반하여, 이러한 이미지 센서를 구현하는 반도체 집적 회로 소자는 디지털 회로, 아날로그 회로 및 이미지 센싱 회로를 동일한 반도체 기판 내에 집적하는 반도체 집적 회로 소자로 개발되고 있다.
도 1은 종래의 이미지 센서의 단면도이다.
도 1을 참조하면, 이미지 센싱 회로를 포함하는 센서 영역과 디지털 회로와 아날로그 회로를 포함하는 주변회로 영역으로 구성되어 있는 이미지 센서가 있다.
소자 분리막(110)이 구비된 반도체 기판(100)에 외부 광을 받아 저장하는 포토 다이오드(120)와 암전류를 줄이기 위한 HAD(hole accumulation device) 영역(130)을 센서 영역 내에 형성한다. 게이트 산화막(140)을 상기 반도체 기판(100) 표면에 형성 한 후, 그 상부에 게이트 패턴(150)을 센서 영역과 주변회로 영역에 형성한다. 그 후, 상기 게이트 패턴(150) 측면에 스페이서(160)를 형성한다. 상기 스페이서(160)를 이온 주입 마스크로 하여 소스/드레인(170)을 형성하게 된다.
상기 이미지 센서의 디자인 룰이 약 0.20 마이크로미터(㎛) 이상일 때에는, 상기 게이트 산화막(140)으로 순수(Pure) 실리콘 산화막(Silicon Oxide)를 사용하여 왔다. 하지만, 디자인 룰이 점점 줄면서 트랜지스터 크기가 줄고, 동시에 게이트 산화막의 박막화가 진행되고 있다. 이럴 경우 게이트 리크(Gate leak) 등으로 인한 게이트 산화막의 신뢰성 문제가 발생한다. 이런 불량을 막기 위해서 실리콘 산화질화막, 또는 고유전율 산화막 (High-k Oxide) 등을 사용하고 있다.
이럴 경우 주변회로 영역의 게이트 산화막과 트랜지스터의 신뢰성은 개선되나, 반면 센서영역의 게이트 산화막은 계면 전하(Trapping Charge) 문제 등으로 특성이 취약하게 된다. 이것은 노이즈(Noise)를 발생하게 되어 화질 저하를 유발하게 된다.
본 발명이 이루고자 하는 기술적 과제는, 센서 영역, 디지털 영역 그리고 아날로그 영역 각각의 특성에 맞는 게이트 절연막들을 구비한 이미지 센서를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 센서 영역, 디지털 영역 그리고 아날로그 영역 각각의 특성에 맞는 게이트 절연막들을 구비한 이미지 센서의 제조 방법을 제공하는 데 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일실시예에 따른 이미지 센서는 센서 영역, 아날로그 영역 및 디지털 영역을 갖는 반도체 기판을 포함한다. 상기 센서 영역 내의 상기 반도체 기판 상에 제1 게이트 절연막이 제공된다. 상기 아날로그 영역 내의 상기 반도체 기판 상에 제2 게이트 절연막이 제공되고, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막과 다른 물질막으로 이루어진다. 상기 디지털 영역 내의 상기 반도체 기판 상에 제3 게이트 절연막이 제공되고, 상기 제3 게이트 절연막은 상기 제1 및 제2 게이트 절연막들과 다른 물질막으로 이루어진다.
본 발명의 다른 실시예에 따르면, 상기 이미지 센서는 센서 영역, 아날로그 영역 및 디지털 영역을 갖는 반도체 기판과 아울러서 상기 센서 영역 내의 상기 반도체 기판 상에 형성된 제1 게이트 절연막을 포함한다. 상기 아날로그 영역 내의 상기 반도체 기판 상에 제2 게이트 절연막이 제공되고, 상기 제2 게이트 절연막은 상기 제1 게이트 절연막보다 얇다. 상기 디지털 영역 내의 상기 반도체 기판 상에 제3 게이트 절연막이 제공되고, 상기 제3 게이트 절연막은 상기 제2 게이트 절연막보다 두껍다. 상기 제1 내지 제3 게이트 절연막들은 서로 다른 물질막들이다.
본 발명의 또 다른 실시예에 따르면, 이미지 센서의 제조방법이 제공된다. 이 방법은 센서 영역, 아날로그 영역 및 디지털 영역을 갖는 반도체 기판을 준비하 는 것을 포함한다. 상기 반도체 기판 상에 제1 게이트 절연막을 형성하고, 상기 제1 게이트 절연막 상에 상기 센서 영역을 덮는 제1 게이트 도전막 패턴을 형성한다. 상기 디지털 영역 내의 상기 제1 게이트 절연막을 선택적으로 제거하고, 상기 디지털 영역 내의 상기 제1 게이트 절연막이 선택적으로 제거된 기판 상에 추가 게이트 절연막을 형성한다. 상기 아날로그 영역 내의 상기 제1 게이트 절연막 및 상기 추가 게이트 절연막은 제2 게이트 절연막을 구성하고, 상기 디지털 영역 내의 상기 추가 게이트 절연막은 제3 게이트 절연막을 구성한다. 상기 아날로그 영역 및 상기 디지털 영역 내의 상기 추가 게이트 절연막을 덮는 제2 게이트 도전막 패턴을 형성한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예들에 따른 반도체 집적 회로 소자는 CCD(Charge Coupled Device)와 CMOS 이미지 센서를 포함한다. 여기서, CCD는 CMOS 이미지 센서에 비해 잡음(noise)이 적고 화질이 우수하지만, 고전압을 요구하며 공정 단가가 비싸다. CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, 이하에서는 본 발명의 이미지 센서로 CMOS 이미지 센서를 예시하여 설명한다. 그러나, 본 발명의 기술적 사상은 그대로 CCD에도 적용될 수 있음은 물론이다.
도 2는 본 발명에 따른 이미지 센서의 블록 다이어그램이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 이미지 센서(200)는 액티브 픽셀 센서 어레이(active pixel sensor array, APS array)(240)로 이루어진 센서 영역(S), 타이밍 제너레이터(timing generator)(210), 로우 디코더(row decoder)(220), 로우 드라이버(row driver)(230), 래치부(latch)(270) 및 컬럼 디코더(column decoder)(280) 등의 디지털 회로로 구성된 디지털 영역(D), 및 상관 이중 샘플러(Correlated Double Sampler, CDS)(250), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC)(260) 등의 아날로그 회로로 구성된 아날로그 영역(A)을 포함한다.
액티브 픽셀 센서 어레이(240)은 2차원적으로 배열된 다수의 단위 화소들을 포함한다. 다수의 단위 화소들은 광학 영상을 전기 신호로 변환하는 역할을 한다. 액티브 픽셀 센서 어레이(240)는 로우 드라이버(230)로부터 화소 선택 신호(Φ ROW), 리셋 신호(ΦRST), 전하 전송 신호(ΦTG) 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적 신호는 수직 신호 라인를 통해서 상관 이중 샘플러(250)에 제공된다.
타이밍 제너레이터(210)는 로우 디코더(220) 및 컬럼 디코더(280)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
로우 드라이버(230)는 로우 디코더(220)에서 디코딩된 결과에 따라 다수의 단위 화소들을 구동하기 위한 다수의 구동 신호를 액티브 픽셀 센서 어레이(240)에 제공한다. 일반적으로 매트릭스 형태로 단위 화소가 배열된 경우에는 각 행별로 구동 신호를 제공한다.
상관 이중 샘플러(250)는 액티브 픽셀 센서 어레이(240)에 형성된 전기 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 기준 전압 레벨(이하, '잡음 레벨(noise level)')과 형성된 전기적 신호에 의한 전압 레벨(이하, '신호 레벨')을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(260)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(270)는 상기 아날로그 디지털 컨버터(260)의 출력신호인 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(280)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리기(도면 미도시)로 출력된다.
또한, 상기의 이미지 센서(200)는 상기 영상 신호 처리기(Image Signal Processor, ISP)와 함께 동일한 칩에 탑재될 수도 있다. 이 경우에, 상기 영상 신호 처리기와 상기 영상 신호 처리기를 구동시키는 데 필요한 메모리, 예를 들면 SRAM 또는 ROM 등은 디지털 회로로 구성된 디지털 영역(D) 내에 제공될 수 있다.
도 3은 본 발명에 따른 이미지 센서의 단면도이다.도 3을 참조하면, 아날로그 영역(A), 디지털 영역(D) 및 센서 영역(S)을 갖는 반도체 기판(300)의 소정영역에 소자분리막(310)이 제공되어 액티브 영역들을 한정한다. 상기 소자분리막(310)을 갖는 기판(300) 내에 웰들(wells)이 제공된다. 상기 웰들은 상기 아날로그 영역(A) 내에 형성된 아날로그 회로 웰(320a), 상기 디지털 영역(D) 내에 형성된 디지털 회로 웰(320d) 및 상기 센서 영역(S) 내에 형성된 센서 웰(320s)을 포함할 수 있다.
상기 아날로그 회로 웰(320a)과 디지털 회로 웰(320d)은 N형 웰 또는 P형 웰일 수 있다. 예를 들면, NMOS 트랜지스터가 형성되는 영역에서는 P형 웰(Well)이 제공될 수 있고, PMOS 트랜지스터가 형성되는 영역에서는 N형 웰(Well)이 제공될 수 있다.
또한, 상기 센서 웰(320s)은 P형 웰일 수 있다. 이는 센서 영역(S) 내에 형성되는 트랜지스터들이 NMOS 트랜지스터들이고, 광 세기(light intensity)에 비례하여 발생하는 신호전달 전하(Charge)로서 전자들(Electrons)을 이용하기 때문이다.
필요에 따라서, 상기 각 액티브 영역들의 표면들에 문턱전압을 조정을 위한 불순물 영역들이 추가적으로 제공될 수 있다.
상기 센서영역(S)의 상기 반도체 기판(300)상에 실리콘 산화막(SiO2)으로 이루어진 제1 게이트 절연막(336s)이 제공되고, 상기 아날로그 영역(A)의 상기 반도체 기판(300)상에 실리콘 산화막과 실리콘 산화질화막(SiON)의 복합막으로 이루어진 제2 게이트 절연막(330a)이 제공된다. 또한 상기 디지털 영역(D)의 상기 반도체 기판(300)상에 실리콘 산화질화막(SiON)만으로 이루어진 제3 게이트 절연막(333d)이 형성된다.
상술한 바와 같이 본 실시예에 따르면, 상기 제1 내지 제3 게이트 절연막들(336s, 330a, 333d)은 각각 서로 다른 물질막들일 수 있다.
상기 디지털 영역(D)에 형성된 제3 게이트 절연막(333d)의 두께는 상기 센서 영역(S)의 제1 게이트 절연막(336s)와 아날로그 영역(A)의 제2 게이트 절연막(330a) 보다 얇은 것을 특징으로 한다.
또한, 상기 제2 게이트 절연막(330a)은 상기 제1 게이트 절연막(336s)와 실질적으로 동일한 두께를 가질 수 있다. 이와는 달리, 상기 제2 게이트 절연막(330a)은 상기 제1 게이트 절연막(336s)보다 두꺼울 수 있다. 또한, 상기 제2 게이트 절연막(336a)은 상기 제3 게이트 절연막(333d) 보다 약 2배 내지 4배 더 두꺼울 수 있다. 본 발명의 일 실시예에서, 상기 제1 게이트 절연막(336s)은 약 60~75 Å의 두께를 가질 수 있고, 상기 제2 게이트 절연막(330a)은 약 50~80Å의 두께를 가질 수 있고, 상기 제3 게이트 절연막(333d)는 약 20Å 이하의 두께를 가질 수 있다.
상기 제1 내지 제3 게이트 절연막들(336s, 330a, 333d) 상에 각각 제1 내지 제3 게이트 패턴들(346s, 340a, 343d)이 제공된다. 상기 제1 게이트 패턴(346s)은 상기 센서 영역(S) 내의 액티브 영역의 상부를 가로지르도록 배치되고, 상기 제2 게이트 패턴(340a)은 상기 아날로그 영역(A) 내의 액티브 영역의 상부를 가로지르도록 배치된다. 또한, 상기 제3 게이트 패턴(343d)은 상기 디지털 영역(D) 내의 액티브 영역의 상부를 가로지르도록 배치된다.
여기서, 상기 아날로그 영역(A) 내의 상기 제2 게이트 패턴(340a)은 상기 디지털 영역(D) 내의 상기 제3 게이트 패턴(343d) 보다 넓은 폭을 가질 수 있다. 예를 들어, 디자인 룰이 0.15㎛인 이미지 센서에서 상기 제3 게이트 패턴(343d)은 약 0.15㎛의 폭을 가질 수 있고, 상기 제2 게이트 패턴(340a)은 약 0.25㎛ 이상의 폭을 가질 수 있다.
상기 제1 게이트 패턴(346s)의 일 측벽에 인접한 액티브 영역 내에 포토 다이오드 영역(360)이 제공되고, 상기 포토 다이오드 영역(360) 내에 HAD 영역(370)이 제공된다. 상기 포토 다이오드 영역(360)은 N형 불순물 영역일 수 있고, 상기 HAD 영역(370)은 P형 불순물 영역일 수 있다.
상기 제1 내지 제3 게이트 패턴들(346s, 340a, 343d)의 측벽들 상에 스페이서(350)가 제공될 수 있다. 이에 더하여, 상기 HAD 영역(370)은 블로킹층(350b)으로 덮여질 수 있고, 상기 블로킹층(350b)은 연장되어 상기 HAD 영역(370)에 인접한 상기 제1 게이트 패턴(346s)의 측벽을 덮을 수 있다. 상기 블로킹층(350b)은 상기 스페이서들(350)과 동일한 물질막일 수 있다. 예를 들면, 상기 블로킹층(350b) 및 상기 스페이서들(350)은 실리콘 질화막일 수 있다.
상기 제1 게이트 패턴(346s)에 인접하고 상기 HAD 영역(370)의 반대편에 위치한 액티브 영역 내에 저농도 소오스/드레인 영역(380s) 및 고농도 소오스/드레인 영역(390s)이 제공될 수 있다. 상기 저농도 소오스/드레인 영역(380s)은 상기 제1 게이트 패턴(380s)에 자기정렬되고, 상기 고농도 소오스/드레인 영역(390s)은 상기 제1 게이트 패턴(380s)의 측벽 상의 상기 스페이서(350)의 외측벽에 자기정렬된다. 결과적으로, 상기 저농도 소오스/드레인 영역(380s)은 상기 제1 게이트 패턴(380s)의 측벽 상의 상기 스페이서(350) 하부에 존재한다.
이에 더하여, 상기 아날로그 영역(A) 내의 액티브 영역 내에 서로 이격 된 한 쌍의 고농도 소오스/드레인 영역들(390a)이 제공되고, 상기 제2 게이트 패턴(340a)은 상기 고농도 소오스/드레인 영역들(390a) 사이의 채널 영역 상부에 위치한다. 또한, 상기 제2 게이트 패턴(340a)의 양 측벽들 상의 스페이서들(350) 하부에 각각 한 쌍의 저농도 소오스/드레인 영역들(380a)이 제공되고, 상기 저농도 소오스/드레인 영역들(380a)은 각각 상기 고농도 소오스/드레인 영역들(390a)과 접한다. 이와 마찬가지로, 상기 디지털 영역(D) 내의 액티브 영역 내에 서로 이격된 한 쌍의 고농도 소오스/드레인 영역들(390d)이 제공되고, 상기 제3 게이트 패턴(343d)은 상기 고농도 소오스/드레인 영역들(390d) 사이의 채널 영역 상부에 위치한다. 또한, 상기 제3 게이트 패턴(343d)의 양 측벽들 상의 스페이서들(350) 하부에 각각 한 쌍의 저농도 소오스/드레인 영역들(380d)이 제공되고, 상기 저농도 소오스/드레인 영역들(380d)은 각각 상기 고농도 소오스/드레인 영역들(390d)과 접한다.
도 4 내지 도 13은 본 발명에 따른 이미지 센서를 제조하는 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 아날로그 영역(A), 디지털 영역(D) 및 센서 영역(S)을 갖는 반도체 기판(300)을 준비한다. 상기 기판(300)의 소정영역에 소자분리막(310)을 형성하여 상기 아날로그 영역(A), 디지털 영역(D) 및 센서 영역(S) 내에 각각 액티브 영역들을 한정한다. 상기 소자분리막(310)은 트렌치 소자분리 기술(Shallow Trench Isolation Technique)을 사용하여 형성할 수 있다.
상기 아날로그 영역(A)의 반도체기판(300) 내에 불순물 이온들(400)을 주입하여 아날로그 회로 웰(320a)을 형성하고, 상기 디지털 영역(D) 내의 상기 반도체 기판(300) 내로 불순물 이온들(410)을 주입하여 디지털 회로 웰(320d)을 형성한다. 또한, 상기 센서 영역(S)의 상기 반도체 기판(300) 내에 불순물 이온들(420)을 주입하여 센서 웰(320s)을 형성한다. 상기 센서 웰(320s)은 P형 웰일 수 있다. 즉, 상기 불순물 이온들(420)은 붕소(B) 이온들과 같은 P형 불순물 이온들일 수 있다. 이는, 상기 센서 영역(S) 내에 형성되는 화소들이 NMOS 트랜지스터들로 구성되기 때문이다.
상기 아날로그 회로 웰(320a)과 디지털 회로 웰(320d)은 N형 웰 또는 P형 웰일 수 있다. 상기 아날로그 회로 웰(320a)이 P형 웰인 경우에 상기 아날로그 회로 웰(320a) 내에 상기 아날로그 회로를 구성하는 NMOS 트랜지스터의 소오스/드레인 영역들이 형성될 수 있고, 상기 아날로그 회로 웰(320a)이 N형 웰인 경우에 상기 아날로그 회로 웰(320a) 내에 상기 아날로그 회로를 구성하는 PMOS 트랜지스터의 소오스/드레인 영역들이 형성될 수 있다. 이와 마찬가지로, 상기 디지털 회로 웰 (320d)이 P형 웰인 경우에 상기 디지털 회로 웰(320d) 내에 상기 디지털 회로를 구성하는 NMOS 트랜지스터의 소오스/드레인 영역들이 형성될 수 있고, 상기 디지털 회로 웰(320d)이 N형 웰인 경우에 상기 디지털 회로 웰(320d) 내에 상기 디지털 회로를 구성하는 PMOS 트랜지스터의 소오스/드레인 영역들이 형성될 수 있다.
상술한 P형 웰은 붕소(B) 이온들과 같은 P형 불순물 이온들을 상기 반도체 기판(300) 내로 약 3×1013 atoms/㎠ 의 도우즈(dose)로 주입하여 형성할 수 있다. 또한 상술한 N형 웰은 인(P) 이온들과 같은 N형 불순물 이온들을 상기 반도체 기판(300) 내로 약 2×1013 atoms/㎠의 도우즈(dose)로 주입하여 형성할 수 있다.
도 5를 참조하면, 상기 웰들(320s, 320a, 320d)을 갖는 기판 상에 제1 게이트 절연막(336)을 형성한다. 상기 제1 게이트 절연막(336)은 상기 반도체 기판(300)을 산소 분위기 하에서 열산화시키어 형성할 수 있다. 즉, 상기 제1 게이트 절연막(336)은 열산화막으로 형성할 수 있다.
상기 제1 게이트 절연막(336) 상에 제1 게이트 도전막을 형성하고, 상기 제1 게이트 도전막을 패터닝하여 상기 센서 영역(S)을 덮는 제1 게이트 도전막 패턴(346)을 형성한다. 상기 제1 게이트 도전막은 폴리실리콘 막으로 형성 될 수 있다.
도 6을 참조하면, 제1 게이트 절연막(336) 상에 상기 아날로그 영역(A)을 덮는 제1 포토레지스트 패턴(500)을 형성한다. 상기 제1 포토레지스트 패턴(500) 및 상기 제1 게이트 도전막 패턴(346)을 식각 마스크로 사용하여 상기 디지털 영역(D) 내의 상기 제1 게이트 절연막(336)을 선택적으로 제거한다. 상기 디지털 영역(D) 내의 상기 제1 게이트 절연막(336)은 습식식각 등을 이용하여 선택적으로 제거될 수 있다. 그 결과, 상기 디지털 영역(D) 내의 액티브 영역이 노출되고, 상기 센서 영역(S) 내에 제1 게이트 절연막 패턴(336s)이 형성된다. 또한, 상기 아날로그 영역(A) 내에 상기 제1 게이트 절연막(336)의 일 부분으로 이루어진 제2 하부 게이트 절연막(336a)이 잔존한다.
도 7을 참조하면, 상기 제1 포토레지스트 패턴(500)을 제거한다. 상기 제1 포토레지스트 패턴(500)이 제거된 기판 상에 추가 게이트 절연막(333)을 형성한다. 상기 추가 게이트 절연막(333)은 실리콘 산화질화막으로 형성할 수 있다. 상기 실리콘 산화질화막은 질소 원자(N) 및 산소 원자(O)를 함유하는 가스와 함께 상기 기판을 약 690~ 850 ℃의 온도로 열처리하여 형성할 수 있다. 상기 질소원자 및 산소원자를 함유하는 가스로는 N2O가스 또는 NO 가스가 사용될 수 있다. 이와는 달리, 상기 실리콘 산화질화막은 질소 플라즈마 처리(Nitrogen Plasma Treatment) 공정을 사용하여 형성할 수 있다.
상기 추가 게이트 절연막(333)을 형성하는 동안, 상기 제1 게이트 도전막 패턴(346)은 상기 센서 영역(S) 내의 상기 제1 게이트 절연막 패턴(336s)이 질소 분위기에 노출되는 것을 방지한다. 따라서, 상기 추가 게이트 절연막(333)을 실리콘 산화질화막으로 형성할지라도, 상기 제1 게이트 절연막 패턴(336s)이 질화되는 것을 방지할 수 있다. 다시 말해서, 상기 제1 게이트 도전막 패턴(346)은 상기 추가 게이트 절연막(333)을 형성하는 동안 상기 제1 게이트 절연막 패턴(336s) 내에 트 랩 사이트들이 형성되는 것을 방지할 수 있다.
결과적으로, 상기 센서 영역(S) 내에 상기 제1 게이트 절연막 패턴(336s)이 잔존하고, 상기 아날로그 영역(A) 내에 상기 제2 하부 게이트 절연막(336a) 및 그 위의 상기 추가 게이트 절연막(333)으로 구성된 제2 게이트 절연막(330a)이 형성된다. 또한, 상기 디지털 영역(D) 내의 액티브 영역 상에 상기 추가 게이트 절연막(333) 만이 잔존한다. 즉, 상기 센서 영역(S) 내에 순수한 실리콘 산화막으로 이루어진 제1 게이트 절연막이 형성될 수 있고, 상기 아날로그 영역(A) 내에 실리콘 산화막 및 실리콘 산질화막으로 이루어진 제2 게이트 절연막이 형성될 수 있다, 또한, 상기 디지털 영역(D) 내에 실리콘 산질화막으로 이루어진 제3 게이트 절연막이 형성될 수 있다.
도 8을 참조하면, 상기 추가 게이트 절연막(333) 상에 제2 게이트 도전막을 형성한다. 상기 제2 게이트 도전막은 폴리실리콘막으로 형성할 수 있다. 이와는 달리, 상기 제2 게이트 도전막은 폴리실리콘막 및 금속 실리사이드막을 차례로 적층시키어 형성할 수 있다. 상기 제2 게이트 도전막을 패터닝하여 상기 아날로그 영역(A) 및 디지털 영역(D)을 덮는 제2 게이트 도전막 패턴(340)을 형성한다.
도 9를 참조하면, 상기 제1 및 제2 게이트 도전막 패턴들(346, 340)을 사진/식각 공정을 사용하여 패터닝하여 제1 내지 제3 게이트 패턴들(346s, 340a, 343d)을 형성한다. 상기 제1 내지 제3 게이트 패턴들(346s, 340a, 343d)은 각각 상기 센서 영역(S)의 액티브 영역, 상기 아날로그 영역(A)의 액티브 영역 및 상기 디지털 영역(D)의 액티브 영역의 상부를 가로지르도록 형성된다.
상기 아날로그 영역(A) 내에 형성된 상기 제2 게이트 패턴(340a)의 폭(Wa)은 상기 디지털 영역(D) 내에 형성된 상기 제3 게이트 패턴(343d)의 폭(Wd) 보다 클 수 있다. 예를 들어, 디자인 룰이 0.15㎛인 이미지 센서에서 상기 제3 게이트 패턴(343d)은 약 0.15㎛의 폭을 갖도록 형성될 수 있고, 상기 제2 게이트 패턴(340a)은 약 0.25㎛ 또는 그 이상의 폭을 갖도록 형성될 수 있다.
도 10을 참조하면, 상기 게이트 패턴들(346s, 340a, 343d)을 갖는 기판 상에 제2 포토레지스트 패턴(600)을 형성한다. 상기 제2 포토레지스트 패턴(600)은 상기 제1 게이트 패턴(346s)의 일 측벽에 인접한 상기 센서 웰(320s)을 노출시키는 개구부를 갖도록 형성된다.
상기 제2 포토레지스트 패턴(600)을 이온주입 마스크로 사용하여 상기 센서 웰(320s) 내로 인(P) 이온들 또는 비소(As) 이온들과 같은 N형의 불순물 이온들(700)을 주입하여 N형의 포토 다이오드(360)를 형성한다. 이어서, 상기 제2 포토레지스트 패턴(600) 및 상기 제1 게이트 패턴(346s)을 이온주입 마스크들로 사용하여 상기 포토 다이오드(360) 내로 붕소(B) 이온들 또는 플루오르화 붕소(BF2) 이온들과 같은 P형 불순물 이온들(750)을 주입하여 P형의 HAD 영역(370)을 형성한다. 상기 HAD 영역(370)은 상기 제2 포토레지스트 패턴(600)과 다른 포토레지스트 패턴을 이온주입 마스크로 사용하여 형성될 수도 있다.
도 11을 참조하면, 상기 제2 포토레지스트 패턴(600)을 제거한다. 상기 제2 포토레지스트 패턴(600)이 제거된 기판 상에 제3 포토레지스트 패턴(800)을 형성한다. 상기 제3 포토레지스트 패턴(800)은 상기 HAD 영역(370) 및 이에 인접한 상기 제1 게이트 패턴(346s)의 적어도 일 부분을 덮도록 형성될 수 있다. 상기 제1 게이트 패턴(346s)은 단위 화소의 전송 게이트 패턴에 해당한다. 상기 제3 포토레지스트 패턴(800)을 이온주입 마스크로 사용하여 상기 웰들(320s, 320a, 320d) 내로 불순물 이온들(900)을 주입하여 저농도 소스/드레인 영역들(380a, 380d, 380s)을 형성한다. 상기 불순물 이온들(900)은 약 1×1013 atoms/cm2 내지 5×1014 atoms/cm2 의 도우즈로 주입될 수 있다. 상기 불순물 이온들(900)은 인(P) 이온들 또는 비소(As) 이온들과 같은 N형의 불순물 이온들일 수 있다. 이 경우에, 상기 센서 영역(S)은 물론 상기 아날로그 영역(A) 및 상기 디지털 영역(D) 내에 NMOS 트랜지스터들이 형성된다.
한편, 도면에 도시하지는 않았지만, 상기 센서 영역(S) 및 디지털 영역(D) 내의 PMOS 트랜지스터들을 형성하기 위해서는 상기 아날로그 영역(A) 및 디지털 영역(D)의 PMOS 트랜지스터 영역 내에 선택적으로 붕소(B) 이온들 또는 플루오르화 붕소(BF2) 이온들과 같은 P형 불순물 이온들을 주입할 수 있다. 이 경우에, P형의 저농도 소오스/드레인 영역들이 형성될 수 있다.
상기 저농도 소오스/드레인 영역들(380a, 380d, 380s)은 상기 게이트 패턴들(340a, 343d, 346s)에 자기 정렬(Self-align)되도록 형성된다.
도 12을 참조하면, 상기 제3 포토레지스트 패턴(800)을 제거한다. 상기 제3 포토레지스트 패턴(800)이 제거된 기판의 전면 상에 실리콘 질화막과 같은 절연막 을 형성한다. 상기 절연막 상에 도 11에 보여진 제3 포토레지스트 패턴(800)과 동일한 형태를 갖는 제4 포토레지스트 패턴(800a)을 형성한다. 이어서, 상기 제4 포토레지스트 패턴(800a)을 식각 마스크로 사용하여 상기 절연막을 이방성 식각한다. 그 결과, 상기 게이트 패턴들(340a, 343d, 346s)의 측벽들 상에 스페이서들(350)이 형성되고, 상기 HAD 영역(370) 및 이에 인접한 상기 제1 게이트 패턴(346s)의 일 측벽을 덮는 블로킹층(350b)이 형성된다. 상기 블로킹층(350b)은 상기 스페이서들(350)을 형성하는 동안 금속 이온들과 같은 불순물들이 상기 포토 다이오드(360) 내로 유입되는 것을 방지하기 위하여 형성한다.
도 13을 참조하면, 상기 제4 포토레지스트 패턴(800a), 상기 게이트 패턴들(340a, 343d, 346s) 및 상기 스페이서들(350)을 이온주입 마스크들로 사용하여 상기 웰들(320s, 320a, 320d) 내로 불순물 이온들(1000)을 주입하여 고농도 소스/드레인 영역들(390a, 390d, 390s)을 형성한다. 상기 불순물 이온들(1000)은 약 1×1015 atoms/cm2 내지 9×1015 atoms/cm2 의 도우즈로 주입될 수 있다. 상기 불순물 이온들(1000)은 인(P) 이온들 또는 비소(As) 이온들과 같은 N형의 불순물 이온들일 수 있다. 이 경우에, 상기 센서 영역(S)은 물론 상기 아날로그 영역(A) 및 상기 디지털 영역(D) 내에 NMOS 트랜지스터들이 형성된다.
한편, 상기 블로킹층(350b)이 상기 불순물 이온들(1000)의 주입 동안 이온주입 마스크로 사용되기에 충분한 두께로 형성되는 경우에, 상기 불순물 이온들(1000)은 상기 제4 포토레지스트 패턴(800a)을 제거한 후에 주입될 수도 있 다.
도면에 도시하지는 않았지만, 상기 센서 영역(S) 및 디지털 영역(D) 내의 PMOS 트랜지스터들을 형성하기 위해서는 상기 아날로그 영역(A) 및 디지털 영역(D)의 PMOS 트랜지스터 영역 내에 선택적으로 붕소(B) 이온들 또는 플루오르화 붕소(BF2) 이온들과 같은 P형 불순물 이온들을 주입할 수 있다. 이 경우에, P형의 고농도 소오스/드레인 영역들이 형성될 수 있다.
상기 고농도 소오스/드레인 영역들(390a, 390d, 390s)은 상기 스페이스들(350)에 자기 정렬(Self-align)되도록 형성된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 명세서에서 사용된 용어 및 표현들은 서술의 목적으로 사용된 것일 뿐 어떠한 제한을 가지는 것은 아니며, 이와 같은 용어 및 표현의 사용은 도시되고 기술된 구성 요소 또는 그 일부분들의 등가물을 배제하고자 하는 것이 아니며, 청구된 발명의 범주 안에서 다양한 변형이 가능함은 물론이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 이미지 센서는 센서 영역, 디지털 영역, 및 아날로그 영역 각각의 특성에 맞는 게이트 절연막들을 구비하여 센서 영역에서는 노이즈 성분을 제거하고, 아날로그 영역과 디지털 영역에서는 트랜지스터 성능이 향상 된다.
Claims (22)
- 센서 영역, 아날로그 영역 및 디지털 영역을 갖는 반도체 기판;상기 센서 영역 내의 상기 반도체 기판 상에 형성된 제1 게이트 절연막;상기 아날로그 영역 내의 상기 반도체 기판 상에 형성되고 상기 제1 게이트 절연막과 다른 물질막으로 이루어진 제2 게이트 절연막; 및상기 디지털 영역 내의 상기 반도체 기판 상에 형성되고 상기 제1 및 제2 게이트 절연막들과 다른 물질막으로 이루어진 제3 게이트 절연막을 포함하는 이미지 센서.
- 제1 항에 있어서,상기 제1 게이트 절연막은 실리콘 산화막인 것을 특징으로 하는 이미지센서.
- 제2 항에 있어서,상기 제2 게이트 절연막은 실리콘 산화막과 실리콘 산화질화막의 복합막이고, 상기 제3 게이트 절연막은 실리콘 산화질화막인 것을 특징으로 하는 이미지 센서.
- 제1 항에 있어서,상기 센서 영역은 포토 다이오드들을 포함하는 것을 특징으로 하는 이미지 센서.
- 제1 항에 있어서,상기 디지털 영역은 타이밍 제너레이터, 로우 디코더, 로우 드라이버, 래치부 ,컬럼 디코더, 및 영상 신호 처리기를 포함하는 것을 특징으로 하는 이미지 센서.
- 제1 항에 있어서,상기 아날로그 영역은 상관 이중 샘플러 및 아날로그 디지털 컨버터(ADC)를 포함하는 것을 특징으로 이미지 센서.
- 센서 영역, 아날로그 영역 및 디지털 영역을 갖는 반도체 기판;상기 센서 영역 내의 상기 반도체 기판 상에 형성된 제1 게이트 절연막;상기 아날로그 영역 내의 상기 반도체 기판 상에 형성되고 상기 제1 게이트 절연막보다 얇은 제2 게이트 절연막; 및상기 디지털 영역 내의 상기 반도체 기판 상에 형성되고 상기 제2 게이트절연막보다 두꺼운 제3 게이트 절연막을 포함하되, 상기 제1 내지 제3 게이트 절연막 들은 서로 다른 물질막들인 것을 특징으로 하는 이미지 센서.
- 제7 항에 있어서,상기 제2 게이트 절연막은 상기 제1 게이트 절연막 보다 두꺼운 것을 특징으로 하는 이미지 센서.
- 제7 항에 있어서,상기 제2 게이트 절연막은 상기 제3 게이트 절연막보다 2배 내지 4배 더 두꺼운 것을 특징으로 하는 이미지 센서.
- 제7 항에 있어서,상기 제1 게이트 절연막은 질소성분 없는 실리콘 산화막(nitrogen free silicon oxide layer)인 것을 특징으로 하는 이미지 센서.
- 제10 항에 있어서,상기 제2 게이트 절연막은 실리콘 산화막과 실리콘 산화질화막의 복합막이고, 상기 제3 게이트 절연막은 실리콘 산화질화막인 것을 특징으로 하는 이미지 센서.
- 센서 영역, 아날로그 영역 및 디지털 영역을 갖는 반도체 기판을 준비하고,상기 반도체 기판 상에 제1 게이트 절연막을 형성하고,상기 제1 게이트 절연막 상에 상기 센서 영역을 덮는 제1 게이트 도전막패턴을 형성하고,상기 디지털 영역 내의 상기 제1 게이트 절연막을 선택적으로 제거하고,상기 디지털 영역 내의 상기 제1 게이트 절연막이 선택적으로 제거된 기판 상에 추가 게이트 절연막을 형성하되, 상기 아날로그 영역 내의 상기 제1 게이트 절연막 및 상기 추가 게이트 절연막은 제2 게이트 절연막을 구성하고 상기 디지털 영역 내의 상기 추가 게이트 절연막은 제3 게이트 절연막을 구성하고,상기 아날로그 영역 및 상기 디지털 영역 내의 상기 추가 게이트 절연막을 덮는 제2 게이트 도전막 패턴을 형성하는 것을 포함하는 이미지 센서의 제조방법.
- 제12 항에 있어서,상기 제1 게이트 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 이미지 센서의 제조방법.
- 제13 항에 있어서,상기 추가 게이트 절연막은 실리콘 산화질화막으로 형성하는 것을 특징으로 하는 이미지 센서의 제조방법.
- 제 14 항에 있어서,상기 실리콘 산화질화막은 질소원자 및 산소원자를 함유하는 가스를 채택하는 열처리 공정을 사용하여 형성하는 것을 특징으로 하는 이미지 센서의 제조방법.
- 제 14 항에 있어서,상기 실리콘 산질화막은 질소 플라즈마 처리 공정을 사용하여 형성하는 것을 특징으로 하는 이미지 센서의 제조방법.
- 제12 항에 있어서,상기 제1 게이트 도전막 패턴 및 상기 제2 게이트 도전막 패턴을 패터닝하여 상기 센서 영역, 상기 아날로그 영역 및 상기 디지털 영역 내에 각각 제1 내지 제3 게이트 패턴들을 형성하는 것을 더 포함하는 것을 특징으로 하는 이미지 센서의 제조방법.
- 제 17 항에 있어서,상기 제1 게이트 패턴의 일 측벽에 인접하고 상기 센서 영역 내에 위치하는 상기 반도체 기판 내에 포토 다이오드를 형성하는 것을 더 포함하는 것을 특징으로 하는 이미지 센서의 제조방법.
- 제18 항에 있어서,상기 게이트 패턴들 측벽들 상에 스페이서를 형성하는 것을 더 포함하는 이 미지 센서의 제조방법.
- 제19 항에 있어서, 상기 스페이서를 형성하는 것은상기 포토 다이오드를 갖는 기판 상에 스페이서막을 형성하고,상기 스페이서막을 이방성 식각하는 것을 포함하는 것을 이미지 센서의 제조방법.
- 제 19 항에 있어서, 상기 스페이서를 형성하는 것은상기 포토 다이오드를 갖는 기판 상에 스페이서막을 형성하고,상기 스페이서막 상에 상기 포토 다이오드를 덮는 마스크 패턴을 형성하고,상기 마스크 패턴을 식각 마스크로 사용하여 상기 스페이서막을 이방성 식각하는 것을 포함하되, 상기 스페이서막을 이방성 식각하는 동안 상기 마스크 패턴의 하부에 상기 스페이서막의 일 부분으로 이루어진 블로킹층이 잔존하는 것을 특징으로 하는 이미지 센서의 제조방법.
- 제 21 항에 있어서,상기 게이트 패턴들, 상기 블로킹층 및 상기 스페이서를 이온주입 마스크들로 사용하여 상기 반도체 기판 내로 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성하는 것을 더 포함하는 이미지 센서의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050065442A KR100653716B1 (ko) | 2005-07-19 | 2005-07-19 | 이미지 센서 및 그 제조 방법 |
| US11/437,682 US20070020796A1 (en) | 2005-07-19 | 2006-05-22 | Image sensor having multi-gate insulating layers and fabrication method |
| JP2006182213A JP2007027711A (ja) | 2005-07-19 | 2006-06-30 | イメージセンサ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050065442A KR100653716B1 (ko) | 2005-07-19 | 2005-07-19 | 이미지 센서 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100653716B1 true KR100653716B1 (ko) | 2006-12-05 |
Family
ID=37679572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050065442A KR100653716B1 (ko) | 2005-07-19 | 2005-07-19 | 이미지 센서 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20070020796A1 (ko) |
| JP (1) | JP2007027711A (ko) |
| KR (1) | KR100653716B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101358554B1 (ko) * | 2011-08-11 | 2014-02-05 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 다중 게이트 유전체 구조 및 이를 형성하는 방법 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100772316B1 (ko) * | 2006-04-28 | 2007-10-31 | 매그나칩 반도체 유한회사 | 플라즈마손상으로부터 포토다이오드를 보호하는 씨모스이미지센서의 제조 방법 |
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| JP2009283552A (ja) * | 2008-05-20 | 2009-12-03 | Panasonic Corp | 固体撮像素子 |
| JP5446281B2 (ja) | 2008-08-01 | 2014-03-19 | ソニー株式会社 | 固体撮像装置、その製造方法および撮像装置 |
| US20100309358A1 (en) * | 2009-06-05 | 2010-12-09 | Renesas Electronics Corporation | Solid-state imaging device |
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| US10446828B2 (en) | 2011-10-21 | 2019-10-15 | Blackberry Limited | Recessed tab for higher energy density and thinner batteries |
| US9142840B2 (en) | 2011-10-21 | 2015-09-22 | Blackberry Limited | Method of reducing tabbing volume required for external connections |
| JP6242211B2 (ja) | 2013-12-26 | 2017-12-06 | キヤノン株式会社 | 撮像装置および撮像システム |
| JP2016046336A (ja) * | 2014-08-21 | 2016-04-04 | ソニー株式会社 | 固体撮像素子および製造方法、並びに放射線撮像装置 |
| JP2020068369A (ja) * | 2018-10-18 | 2020-04-30 | キヤノン株式会社 | 半導体装置、半導体メモリ、光電変換装置、移動体、光電変換装置の製造方法、および半導体メモリの製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6087236A (en) * | 1998-11-24 | 2000-07-11 | Intel Corporation | Integrated circuit with multiple gate dielectric structures |
| KR100380278B1 (ko) * | 2000-09-29 | 2003-04-16 | 주식회사 하이닉스반도체 | 반도체장치 및 그 제조방법 |
| JP2003264283A (ja) * | 2002-03-12 | 2003-09-19 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| KR100562489B1 (ko) * | 2002-11-11 | 2006-03-21 | 삼성전자주식회사 | 셔터 타이밍 조절 가능한 로우 디코더를 갖는 이미지 센서 |
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| JP4530747B2 (ja) * | 2004-07-16 | 2010-08-25 | 富士通セミコンダクター株式会社 | 固体撮像装置及びその製造方法 |
-
2005
- 2005-07-19 KR KR1020050065442A patent/KR100653716B1/ko not_active IP Right Cessation
-
2006
- 2006-05-22 US US11/437,682 patent/US20070020796A1/en not_active Abandoned
- 2006-06-30 JP JP2006182213A patent/JP2007027711A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20070020796A1 (en) | 2007-01-25 |
| JP2007027711A (ja) | 2007-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
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