JP2009158753A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】工程数の削減を図りつつ、かつセンサ素子などが形成される非シリサイド領域の実質的な開口を狭めることなく、シリサイド領域のみにシリサイド層を形成することが可能な半導体装置の製造方法および半導体装置を提供する。
【解決手段】シリコン基板１の表面側をセンサ領域１ｓとしての非シリサイド領域とシリサイド領域とに分離する。センサ領域１ｓを露出させる状態でシリコン基板１上にマスクパターン１９を形成する。マスクパターン１９から露出したセンサ領域１ｓにおけるシリコン基板１の表面に、選択的にシリサイドブロック膜２１を成膜する。マスクパターン１９を除去してシリサイドブロック膜２１が形成されたシリコン基板１上に金属膜２５を成膜した後、熱処理を行うことによりセンサ領域１ｓ以外のシリサイド領域におけるシリコン基板の表面層に選択的にシリサイド層を成膜する。
【選択図】図２

Description

本発明は半導体装置の製造方法および半導体装置に関し、特には光センサ素子が設けられる非シリサイド領域と共に回路領域などのシリサイド領域を備えた固体撮像装置の製造に適する半導体装置の製造方法、およびこの方法によって得られる半導体装置に関する。

固体撮像装置の１つであるＣＭＯＳセンサにおいては、周辺駆動回路用のＭＯＳトランジスタに対対しては、コンタクト抵抗低減のためＣｏＳｉやＮｉＳｉに代表されるシリサイドプロセスが適用されている。しかしながら、フォトダイオード等の光センサ素子が配列形成される撮像領域内は、メタルコンタミ等の影響による光センサ素子の特性劣化が懸念されるため、全領域においてシリサイドレスとしている。

ところが、素子構造の微細化にともない、光センサ素子が配置される各画素内においての駆動用トランジスタや転送用トランジスタのコンタクトの高抵抗化が問題となり、画素内に配置されるトランジスタにシリサイドプロセスを導入する必要が生じつつある。

そこで以下のようなて順でシリサイド層の形成を行っている。先ず、図４（１）に示すように、シリコン基板２０1の表面側を分離領域２０２によって分離する。そして、撮像領域２０１ａに配列される各画素内のセンサ領域２０１ｓにフォトダイオードからなる光センサ素子Ｓを形成し、これに隣接して読出ゲート２０３とサイドウォール３０４を形成し、さらにｎ型拡散層からなるフローティングディフュージョン２０５を形成する。また、各画素内には、駆動用トランジスタや転送用トランジスタ等のＭＯＳトランジスタＴｒを形成する。一方、周辺回路領域２０１ｂには、ＣＭＯＳ構成のトランジスタＴｒを形成する。

その後、図４（２）に示すように、シリコン基板２０１上に、光センサ素子ＳおよびトランジスタＴｒを覆う状態で、酸化シリコン２０５-1と窒化シリコン２０５-2とからなるシリサイドブロック膜２０５を堆積成膜する。その後、図５（１）に示すように、光センサ素子Ｓ上のみを覆う形状のレジストパターン２０６をシリサイドブロック膜２０５上に形成し、これをマスクに用いたエッチングによってシリサイドブロック膜２０５をパターニングする。次に、図５（２）に示すように、シリサイドブロック膜２０５を覆う状態で金属膜２０７を成膜する。この状態で熱処理を行うことにより、シリコン基板２０１の露出面およびポリシリコンからなる読出ゲート電極２０３などの表面にシリサイド層２０８を選択的に成膜させる。その後は、シリサイド化されずに残った金属膜２０７をエッチング除去する（以上、例えば下記特許文献1参照）。

特開２００６−４９９２１号公報(図２〜６および関連の記載部分参照）

しかしながら、上述した製造方法においては、光センサ素子表面のシリサイド化による素子特性の劣化を抑制するために、光センサ素子上を完全にシリサイドブロック膜で覆う必要がある。このため、図５（２）に示すように、マスクずれの余裕を考慮し、光センサ素子Ｓの開口よりも一回り大きな形状にシリサイドブロック膜２０５をパターニングしている。これにより、シリサイドブロック膜２０５の端部は、分離領域２０２や読出ゲート電極２０３のサイドウォール２０４の凸形状の上方に乗り上げる形状になり、シリサイドブロック膜２０５の膜厚分だけセンサ素子Ｓの実質的な開口が狭められることになる。

また、シリサイドブロック膜２０５をパターニングするために、専用のレジストパターン２０６を形成するためのリソグラフィー処理を行う必要があり、工程が煩雑であった。

そこで本発明は、工程数の削減を図りつつ、かつセンサ素子などが形成される非シリサイド領域の実質的な開口を狭めることなく、シリサイド領域のみにシリサイド層を形成することが可能な半導体装置の製造方法を提供すること、およびこの方法によって得られる非シリサイド領域の実質的な開口が拡大された半導体装置を提供することを目的とする。

以上のような目的を達成するための本発明の半導体装置の製造方法は、次の手順を行うことを特徴としている。先ず第１工程では、シリコン基板の表面側を非シリサイド領域とシリサイド領域とに分離する。次の第２工程では、非シリサイド領域を露出させる状態で、シリコン基板上にマスクパターンを形成する。その後第３工程では、マスクパターンから露出した非シリサイド領域におけるシリコン基板の表面に、選択的にシリサイドブロック膜を成膜する。次いで第４工程では、マスクパターンを除去し、次いでシリサイドブロック膜が形成されたシリコン基板上に金属膜を成膜した後、熱処理を行うことにより前記シリサイド領域における当該シシリコン基板の露出表面層に選択的にシリサイド層を成膜する。

このような製造方法によれば、非シリサイド領域におけるシリコン基板の表面のみに、選択的にシリサイドブロック膜が設けられることになる。このため、堆積成膜した膜をパターニングして得られたシリサイドブロック膜では必要となる合わせ裕度を必要とせず、非シリサイド領域におけるシリコン基板の露出面よりも外側にシリサイドブロック膜が形成されることはない。したがって、非シリサイド領域の周囲の分離領域が凸状であっても、ここにシリサイドブロック膜が乗り上げて形成されることはなく、シリサイドブロック膜の膜厚分だけ非シリサイド領域の実質的な開口が狭められることはない。また、シリサイドブロック膜は、マスクパターンから露出させた非シリサイド領域におけるシリコン基板の表面に形成されるため、非シリサイド領域のみにイオン注入等の加工処理を施して素子形成するためのマスクパターンと共有することができる。したがって、シリサイドブロック膜をパターン形成するためだけのマスクパターンを特別に形成する必要はない。

また本発明の半導体装置は、上述した手順を行う製造方法によって得られるものである。すなわち、シリコン基板の表面が非シリサイド領域とシリサイド領域とに分離された半導体装置において、非シリサイド領域の表面には、シリコン基板の露出面に選択的に成膜させたシリサイドブロック膜が設けられている。一方、シリサイド領域の表面には、シリコン基板の露出表面に選択的に成膜させたシリサイド層が設けられている。

以上説明したように本発明によれば、マスクパターンを共有化して工程数の削減を図りつつ、かつセンサ素子などが形成される非シリサイド領域の実質的な開口を狭めることなく、シリサイド領域のみにシリサイド層を形成することが可能になる。また、非シリサイド領域の実質的な開口の拡大が図られた半導体装置を得ることが可能になる。

以下、本発明の半導体装置の製造方法を、ＣＭＯＳセンサの製造方法に適用した実施の形態を図面に基づいて説明する。

先ず、図１（１）に示すように、シリコン基板１の表面側に、溝型の分離領域（shallow trench isolation：ＳＴＩ）３を形成する。この分離領域３により、シリコン基板１の撮像領域１ａを各画素毎に分離し、また周辺回路領域１ｂを複数のトランジスタ領域１ｔに分離する。そして、撮像領域１ａにおける各画素内には、光センサ素子が形成されるセンサ領域１ｓが、非シリサイド領域として設定される。尚、このセンサ領域１s以外の領域は、全てシリサイド領域となる。

その後、ここでの図示は省略したレジストパターンの形成と、これをマスクに用いたイオン注入によって、撮像領域１ａおよび周辺回路領域１ｂにおけるトランジスタ領域１ｔにｐウェル５ｐまたはｎウェル５ｎの拡散層をそれぞれ形成する。

次いで、シリコン基板１上にゲート絶縁膜（図示省略）を介してポリシリコンからなるゲート電極７ｇ，７ｒを形成する。これらのゲート電極７ｇ，７ｒのうち、撮像領域１ａにおける各画素内のセンサ領域１ｓに隣接するゲート電極７ｒは、読出ゲート電極７ｒとなる。また撮像領域１ａのその他のゲート電極７ｇは、リセットゲート、アンプゲート、およびセレクトゲートになる。

次に、ここでの図示は省略したレジストパターンの形成と、レジストパターンおよびゲート電極７ｇをマスクに用いたイオン注入によって、トランジスタ領域１ｔの必要部分にＬＤＤ拡散層を形成する。また、ここでの図示は省略したが、必要に応じてセンサ領域１ｓにも、レジストパターンおよび読出ゲート電極７ｒをマスクに用いたイオン注入を行うことにより拡散層を形成する。

その後、ゲート電極７ｇ、７ｒの側壁にサイドウォール１１を形成する。これらのサイドウォール１１は、例えば減圧ＣＶＤ法によってシリコン酸化膜とシリコン窒化膜とを順次成膜し、これらの膜をドライエッチングした後にウェットエッチングすることによりゲート電極７ｇ、７ｒの側壁のみに残った膜をサイドウォール１１として形成する。

そして、分離領域３と共に読出ゲート電極７ｒ脇のサイドウォール１１とで囲まれた部分が、センサ領域（非シリサイド領域）１ｓとなる。つまり、非シリサイド領域となるセンサ領域１ｓは、分離領域３とともに読出ゲート電極７ｒ脇のサイドウォール１１とによって、他のシリサイド領域と分離された状態となっている。

次に、ここでの図示は省略したレジストパターンの形成と、レジストパターン、ゲート電極７ｇ，７ｒおよびサイドウォール１１をマスクに用いたイオン注入によって、トランジスタ領域１ｔにｎ型拡散層からなるソース／ドレイン１３ｎおよびｐ型拡散層からなるソース／ドレイン１３ｐを形成する。これにより、撮像領域１ａおよび周辺回路領域１ｂのそれぞれのトランジスタ領域１ｔにＭＯＳ型のトランジスタＴｒを形成する。特に周辺回路領域１ｂには、ｎチャンネル型のトランジスタＴｒおよびｐチャンネル型のトランジスタＴｒを形成しＣＭＯＳ構成とする。またさらに、撮像領域１ａにおいては、センサ領域１ｓに対して読出ゲート７ｒを介して隣接する位置にｎ拡散層からなるフローティングディフュージョン１３ｆを形成する。

以上までは、従来技術と同様の手順を適用して行って良い。

その後、図１（２）に示すように、シリコン基板１上に、撮像領域１ａにおける各画素内のセンサ領域１ｓのみを開口するマスクパターン１９を形成する。このマスクパターン１９は、例えばリソグラフィー処理によって形成されるレジストパターンであって良い。次いで、このマスクパターン１９上からのイオン注入によって、センサ領域１ｓにｎ型拡散層１５からなるセンサーポテンシャル領域を形成し、さらに最表面にｐ型拡散層１７からなるホール蓄積層を形成する。これにより、センサ領域１ｓにおけるシリコン基板１の露出面側に、ＨＡＤ（Hole Accumulated Diode）構造のフォトダイオードからなる光センサ素子Ｓを形成する。

次に、図２（１）に示すように、光センサ素子Ｓの形成に用いたマスクパターン１９を、シリコン基板１上にそのまま残した状態で、マスクパターン１９から露出したセンサ領域１ｓにおけるシリコン基板１の表面に、選択的にシリサイドブロック膜２１を成膜する。尚、ポリシリコンからなる読出ゲート電極７ｒの一部がマスクパターン１９から露出している場合には、この露出部分にシリサイドブロック膜２１が選択的に形成されても良い。

ここでは、シリコンの露出面に対して選択的な成膜が可能な方法を適用してシリサイドブロック膜２１を形成すれば良い。このような方法として、例えばクラスターイオン注入処理、プラズマ処理、またはこれらを組み合わせた処理を行う。またマスクパターン１９が耐熱性を備えているものであれば、熱処理による酸化膜成長や窒化膜成長を行っても良い。

一例としてクラスターイオン注入処理とプラズマ処理とを組み合わせて行う場合を説明する。先ず、マスクパターン１９上から二酸化炭素（ＣＯ₂）もしくは酸素（Ｏ₂）のクラスターイオン注入を行う。イオン注入条件は、一例としてエネルギー５ｋｅＶ、ドーズ量は１Ｅ１６／ｃｍ²とする。これにより、マスクパターン１９の開口部に露出するシリコン表面に酸化シリコン膜２１-1を選択的に形成する。

次に、窒素雰囲気中でのプラズマ処理を行うことにより、酸化シリコン膜２１-1の表面を窒化させる。このような窒化プラズマ処理の条件は、一例としてチャンバー内の圧力を２．６７×１０２Ｐａ、基板温度を２００℃に設定し、チャンバー内に窒素（Ｎ₂）を１００ｓｃｃｍ導入し、プラズマ源の電力を５００Ｗ導入する。これらにより、マスクパターン１９から露出するシリコンの露出面上に、膜厚１０ｎｍの酸化シリコン膜２１-1と膜厚１０ｎｍの窒化シリコン膜２１-2とがこの順に積層されたシリサイドブロック膜２１を選択的に形成する。

尚、以上説明したクラスターイオン注入において、二酸化炭素（ＣＯ₂）や酸素（Ｏ₂）に加えて窒素（Ｎ₂）をクラスターイオン注入すれば酸化窒化シリコン膜が形成され、これをシリサイドブロック膜としても良い。さらに、酸素（Ｏ₂）の代わりに窒素（Ｎ₂）をクラスターイオン注入すれば窒化シリコン膜が形成され、これをシリサイドブロック膜として用いても良い。

また、以上説明した窒素雰囲気中でのプラズマ処理において、窒素（Ｎ₂）に加えて酸素（Ｏ₂）を用いれば、酸化窒化シリコン膜が形成され、これをシリサイドブロック膜としても良い。さらに、窒素（Ｎ₂）の代わりに酸素（Ｏ₂）を用いれば酸化シリコン膜が形成され、これをシリサイドブロック膜として用いても良い。

以上のようにしてシリサイドブロック膜２１を選択成膜した後には、例えばアッシング処理および硫酸過水を用いたウェット処理によってレジストからなるマスクパターン１９を除去する。

またその後、例えばウェット処理により、シリコン基板１やポリシリコンからなるゲート電極７ｇ，７ｒの露出面に存在する自然酸化膜を除去する工程を行う。

次に、図２（２）に示すように、シリコン基板１上に、ゲート電極７ｇ，７ｒやシリサイドブロック膜２１を覆う状態で、金属膜２５を成膜する。金属膜２５は、例えばコバルト（Ｃｏ）、ニッケル(Ｎｉ)、タングステン（Ｗ）、チタン（Ｔｉ）等からなることとし、膜厚８ｎｍ程度で成膜する。

次いで、図３（１）に示すように、熱処理を行うことにより、シリサイドブロック膜２１で覆われたセンサ領域１ｓ以外の、トランジスタ領域１ｔを含むシリコン基板１やポリシリコンからなるゲート電極７ｇ，７ｒと金属膜２５とが接する部分の界面部分に、選択的にシリサイド層２７を成膜する。この際、一例として、窒素雰囲気中において、基板温度４００℃、時間３０秒のＲＴＡを行う。

その後、図３（２）に示すように、硫酸（Ｈ₂ＳＯ₄）等を用いたウェット処理により、未反応の金属膜２５を剥離除去する。次に、窒素雰囲気中において、基板温度８００℃、時間３０秒のＲＴＡを行うことにより、シリサイド層２７の結晶性の改質を行う。

以上のようにしてシリコン基板１の表面側に、フォトダイオードからなる光センサ素子Ｓと、ＭＯＳ型のトランジスタＴｒとを設けてなるＣＭＯＳセンサ２９が、半導体装置として得られる。

このＣＭＯＳセンサ２９においては、非シリサイド領域であるセンサ領域１ｓに光センサ素子Ｓが形成され、これ以外のシリサイド領域にはトランジスタＴｒ、フローティングディフュージョン１３ｆ、読出ゲート７ｒや他のゲート電極が形成される。

そして特に、非シリサイド領域であるセンサ領域１ｓの表面には、シリコン基板１の露出面に選択的にシリサイドブロック膜２１が成膜されたものとなる。一方、これ以外のシリサイド領域の表面には、シリコン基板１やポリシリコンからなるゲート電極７ｇ，７ｒの露出表面に選択的にシリサイド層２７が成膜されたものとなる。

尚、シリサイドブロック膜２１は、センサ領域１ｓの保護膜としてそのままシリコン基板１上にそのまま残して良い。

以上の実施形態によれば、非シリサイド領域であるセンサ領域１ｓにおけるシリコン基板１の表面のみに、選択的にシリサイドブロック膜１９を成膜した構成である。このため、堆積成膜した膜をパターニングして得られたシリサイドブロック膜において必要となる合わせ裕度を必要とせず、センサ領域（非シリサイド領域）１ｓにおけるシリコン基板１の露出面よりも外側にシリサイドブロック膜２１が形成されることはない。したがって、センサ領域（非シリサイド領域）１ｓ脇の凸状の分理領域３やサイドウォール１１上にシリサイドブロック膜２１が乗り上げて形成されることはなく、シリサイドブロック膜２１の膜厚分だけセンサ領域（非シリサイド領域）１ｓの実質的な開口が狭められることはない。この結果、センサ領域（非シリサイド領域）１ｓに形成した光センサ素子Ｓの感度向上を図ることが可能になる。

しかも、シリサイドブロック膜２１形成の際に用いるマスクパターン１９は、光センサ素子Ｓを形成する際のイオン注入の際のマスクパターン１９をそのまま用いているため、シリサイドブロック膜２１をパターン形成するためだけのマスクパターンを特別に形成する必要はない。したがって、マスクパターンを共有化して工程数の削減を図ることが可能になる。

以上により、センサ領域（非シリサイド領域）１ｓの実質的な開口を狭めることなく、シリサイド領域のみにシリサイド層２７を形成することが可能であり、かつセンサ領域（非シリサイド領域）１ｓの実質的な開口の拡大が図られたＣＭＯＳセンサ２９を得ることが可能になる。

尚、上述した実施形態においては、トランジスタＴｒおよびフローティングディフュージョン１３ｆなどを形成した後に、シリサイドブロック膜２１を選択成膜する手順を説明した。しかしながら、シリサイドブロック膜２１の選択成膜は、ゲート電極７ｇ，７ｒおよびサイドウォール１１を形成した後でかつ光センサ素子Ｓを形成した後であれば良く、同様の効果を得ることができる。

このような例として、例えばゲート電極７ｇ，７ｒおよびサイドウォール１１を形成する工程までを上述したと同様の手順で行い、次にセンサ領域１ｓを開口するマスクパターン１９を形成して光センサ素子Ｓを形成した後、シリサイドブロック膜２１の選択成膜を行い、その後マスクパターン１９を除去し、ｎ型拡散層からなるソース／ドレイン１３ｎおよびｐ型拡散層からなるソース／ドレイン１３ｐ、さらにはｎ拡散層からなるフローティングディフュージョン１３ｆなどの各拡散層を形成しても良い。

実施形態の製造方法を説明するための断面工程図（その１）である。 実施形態の製造方法を説明するための断面工程図（その２）である。 実施形態の製造方法を説明するための断面工程図（その３）である。 従来の製造方法を説明するための断面工程図（その１）である。 従来の製造方法を説明するための断面工程図（その２）である。

符号の説明

１…シリコン基板、１ｓ…センサ領域（非シリサイド領域）、１ｔ…トランジスタ領域（シリサイド領域）、３…分離領域、７ｒ…読出ゲート電極、１１…サイドウォール、１５…ｎ型拡散層、１７…ｐ型拡散層、１９…マスクパターン、２１…シリサイドブロック膜、２１-1…酸化シリコン膜、２１-2…窒化シリコン膜、２５…金属膜、２７…シリサイド層、２９…ＣＭＯＳセンサ（半導体装置）、Ｓ…光センサ素子

Claims (13)

1. シリコン基板の表面側を非シリサイド領域とシリサイド領域とに分離する第１工程と、
   前記非シリサイド領域を露出させる状態で前記シリコン基板上にマスクパターンを形成する第２工程と、
   前記マスクパターンから露出した前記非シリサイド領域における前記シリコン基板の表面に、選択的にシリサイドブロック膜を成膜する第３工程と、
   前記マスクパターンを除去し、次いで前記シリサイドブロック膜が形成された前記シリコン基板上に金属膜を成膜した後、熱処理を行うことにより前記シリサイド領域における当該シリコン基板の露出表面層に選択的にシリサイド層を成膜する第４工程とを行う
   ことを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第３工程では、クラスターイオン注入処理、プラズマ処理、またはこれらの処理を組み合わせて行う
   ことを特徴とする半導体装置の製造方法。
3. 請求項１記載の半導体装置の製造方法において、
   前記第１工程では、前記シリコン基板の表面側に分離領域を形成した後、当該シリコン基板上にゲート電極を形成し、さらに当該ゲート電極の側壁に絶縁性のサイドウォールを形成することにより、前記分離領域とサイドウォールとによって前記非シリサイド領域とシリサイド領域とを分離する
   ことを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記ゲート電極をシリコンで形成し、
   前記第３工程では、前記ゲート電極の露出表面にもシリサイド層を選択的に成膜する
   ことを特徴とする半導体装置の製造方法。
5. 請求項１記載の半導体装置の製造方法において、
   前記第２工程と第３工程との間に、前記非シリサイド領域における前記シリコン基板の表面層に不純物拡散層を形成する工程を行う
   ことを特徴とする半導体装置の製造方法。
6. 請求項１記載の半導体装置の製造方法において、
   前記非シリサイド領域には光センサ素子を形成する
   ことを特徴とする半導体装置の製造方法。
7. 請求項１記載の半導体装置の製造方法において、
   前記シリサイドブロック膜は、前記非シリサイド領域の保護膜として前記シリコン基板上にそのまま残す
   ことを特徴とする半導体装置の製造方法。
8. シリコン基板の表面が非シリサイド領域とシリサイド領域とに分離された半導体装置において、
   前記非シリサイド領域の表面には、前記シリコン基板の露出面に対して選択的に成膜されたシリサイドブロック膜が設けられ、
   前記シリサイド領域の表面には、前記シリコン基板の露出面に対して選択的に成膜させたシリサイド層が設けられている
   ことを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、
   前記シリサイドブロック膜は、酸化シリコン膜、窒化シリコン膜、または酸窒化シリコン膜の少なくとも１層を用いて構成されている
   ことを特徴とする半導体装置。
10. 請求項８記載の半導体装置において、
    前記シリサイド領域には、ゲート電極と、当該ゲート電極側壁のサイドウォールとが設けられ、
    前記非シリサイド領域は、前記分離領域とサイドウォールとによって前記シリサイド領域と分離されている
    ことを特徴とする半導体装置。
11. 請求項１０記載の半導体装置において、
    前記ゲート電極はシリコンからなり、当該ゲート電極の露出表面にもシリサイド層が設けられている
    ことを特徴とする半導体装置。
12. 請求項８記載の半導体装置において、
    前記非シリサイド領域には、光センサ素子が設けられている
    ことを特徴とする半導体装置。
13. 請求項８記載の半導体装置の製造方法において、
    前記シリサイドブロック膜は、前記非シリサイド領域の保護膜として前記シリコン基板上に設けられている
    ことを特徴とする半導体装置。

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