JP2005191428A - 半導体装置の製造方法 - Google Patents

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【課題】シリサイド層が形成される素子と、シリサイド層が形成されない素子とを同一の半導体層に形成する半導体装置の製造方法の提供。
【解決手段】(a)半導体層10の上方にゲート絶縁層30およびゲート電極32を順次形成する工程と、(b)第1トランジスタのソース及びドレイン形成領域、第2トランジスタのソース及びドレイン形成領域に不純物40aを導入する工程と、(c)半導体層10の上方の全面に第1保護層を形成する工程と、(d)不純物40aを拡散し、第1トランジスタ100Aのソース及びドレイン40、第2トランジスタ100Bのソース及びドレイン40を形成する工程と、(e)少なくとも第2トランジスタ領域100Bを覆うように、第1保護層をパターニングすることで第2保護層52を形成する工程と、(f)第2保護層52に覆われていない領域においてシリサイド層60を形成する工程と、を含む。
【選択図】図6

Description

本発明は、シリサイド層が形成される素子と、シリサイド層が形成されない素子とを同一の半導体層に形成する半導体装置の製造方法に関する。
従来の例によるMIS(Metal Insurator Silicon)トランジスタの製造方法において、ソース領域およびドレイン領域の形成は、まず不純物を所定の領域に導入し、その後熱処理を施し拡散することにより行なわれている。しかし、この熱処理において、半導体層に導入された不純物が半導体層から抜けてしまうこと(以下、この現象を「アウトディフュージョン」という)がある。このように、不純物が抜けてしまうと、所望の濃度のソース領域およびドレイン領域を得ることができないことがあった。
一方、たとえば、メモリ領域を構成するメモリセルと周辺回路を構成するトランジスタとが同一基板に混載されている半導体装置においては、メモリ領域ではシリサイドが形成されず(ノンシリサイド領域)、周辺回路を構成するトランジスタには、シリサイドが形成される(シリサイド領域)という構成をとることがある。このような態様をとる理由は、周辺回路では、シリサイドを形成することにより低抵抗化を図り高速な動作を可能にするためである。また、メモリ領域では、注入された電子が抜けてしまうことを防ぐためやトンネル酸化膜にダメージが与えられることを防ぐためにシリサイドの形成が行なわれないのである。
このように、シリサイド領域とノンシリサイド領域とを有する半導体装置の製造方法では、ノンシリサイド領域に耐シリサイド化マスクである保護膜を形成した後に、シリサイド領域にシリサイドを形成する方法がとられている。
特開平10−125611号公報
前述のアウトディフュージョンを防ぐために、酸化膜を半導体層の表面に形成した後、拡散のための熱処理を行なう技術がある。この酸化膜の形成の一例として、次のような形成方法がある。たとえば、ゲート電極の形成時に行なわれるパターニングの際にマスクとして使用されるレジスト層を灰化するアッシング工程でのプラズマによる酸化処理により行なう。そして、この酸化処理の際、半導体層の露出面が酸化雰囲気にさらされることで半導体層の表面に酸化膜が形成されることとなる。つまり、レジスト層の除去プロセスを経た結果生じる酸化膜をアウトディフュージョン防止酸化膜として用いる方法である。
しかし、このような方法で形成される酸化膜では、アウトディフュージョンを防ぐのに十分な膜厚を有する酸化膜が形成されないことがある。
また、アウトディフュージョン防止膜形成の他の方法としては、不純物を半導体層に導入する前に、CVD法等により形成した酸化膜をアウトディフュージョン防止膜として拡散処理を行なう方法もあるが、この態様によれば、工程数を増加させることとなってしまう。
本発明の目的は、シリサイド領域と、ノンシリサイド領域とを有する半導体装置の製造方法であって、工程数を増加させることなくアウトディフュージョンを防止することができる半導体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、シリサイド層を有する第1トランジスタと、シリサイド層を有さない第2トランジスタとを同一の半導体層に含む半導体装置の製造方法であって、
(a)前記半導体層の上方にゲート絶縁層およびゲート電極を順次形成する工程と、
(b)前記半導体層の前記第1トランジスタのソースおよびドレイン形成領域、前記第2トランジスタのソースおよびドレイン形成領域に不純物を導入する工程と、
(c)前記半導体層の全面に第1保護層を形成する工程と、
(d)前記不純物を拡散し、前記第1トランジスタのソースおよびドレイン、前記第2トランジスタのソースおよびドレインを形成する工程と、
(e)少なくとも前記第2トランジスタ領域を覆うように、前記第1保護層をパターニングすることで第2保護層を形成する工程と、
(f)前記第2保護層に覆われていない領域においてシリサイド層を形成する工程と、を含む。
本発明の半導体装置は、
(a)半導体層の上方に、抵抗素子となる導電層を形成する工程と、
(b)前記半導体層の上方にゲート絶縁層およびゲート電極を順次形成する工程と、
(c)前記半導体層のソースおよびドレイン形成領域に不純物を導入する工程と、
(d)前記半導体層の全面に第1保護層を形成する工程と、
(e)前記不純物を拡散し、ソースおよびドレインを形成する工程と、
(f)少なくとも前記抵抗素子となる導電層の上方を覆うように、前記第1保護層をパターニングすることで第2保護層を形成する工程と、
(g)前記第2保護層に覆われていない領域において、シリサイド層を形成する工程と、を含む。
本発明の半導体装置の製造方法によれば、まず、シリサイド層が形成される第1トランジスタと、シリサイド層が形成されない第2トランジスタや抵抗素子等とを覆う第1保護層が形成される。その後、ソース領域およびドレイン領域のための高濃度不純物層を形成する熱処理が行なわれる。このとき、第1保護層は、半導体層に導入した不純物のアウトディフュージョンを防ぐプロテクション膜の役割を果たす。その後、第2トランジスタを含むシリサイド層を形成しない箇所を覆うための耐シリサイド化マスクである第2保護層が、第1保護層をパターニングすることにより形成される。つまり、シリサイド層が形成される領域と、シリサイド層が形成されない領域とを作り分けるための耐シリサイド化マスク(第2保護層)となる絶縁層(第1保護層)を不純物のアウトディフュージョンを防止するためのプロテクション膜として用いることができる。その結果、工程数を増加させることなく、所望の不純物濃度の不純物層を形成することができ、抵抗値のばらつきが低減され信頼性の高い半導体装置を製造することができる。
以下、本発明の実施の形態について図1〜7を参照しながら説明する。本実施の形態では、図7に示すように、シリサイドが形成されるMOSトランジスタとして第1トランジスタ100Aと、シリサイドが形成されないMOSトランジスタとして第2トランジスタ100Bとが同一基板に混載されている場合を例として説明する。
(1)図1に示すように、まず、半導体層10に、それぞれのトランジスタの形成領域を画定するために素子分離絶縁層20を形成する。素子分離絶縁層20の形成方法としては、LOCOS(Local Oxidation of silicon)法、セミリセスLOCOS法およびSTI(Shallow Trench Isolation)法などの公知の一般的な技術により行なうことができる。
ついで、画定されたトランジスタ形成領域のそれぞれにおいて、半導体層10の上に、ゲート絶縁層30およびゲート電極32を形成する。ゲート絶縁層30、たとえば、熱酸化法またはCVD法などにより酸化シリコン膜を形成することにより行なわれる。ゲート電極32は、たとえば、多結晶シリコン層を形成することができる。ついで、少なくともゲート電極32をマスクとして、エクステンション領域となる不純物層42を形成する。不純物層42の形成は、公知の一般的な技術により行なうことができる。ついで、ゲート電極32の側面にサイドウォール絶縁層34を形成する。サイドウォール絶縁層34の形成は、半導体層10の上方の全面に絶縁層(図示せず)を形成し、この絶縁層に異方性エッチングを施すことにより行なうことができる。
(2)次に、図2に示すように、ソース領域およびドレイン領域となる高濃度不純物層40(図7参照)を形成するために、不純物の導入を行なう。この工程では、不純物が導入される領域の上方に開口を有するレジスト層(図示せず)を形成し、所定の導電型の不純物をたとえば、イオン注入などにより導入することにより行なわれる。これにより、不純物40aが半導体層10に導入される。
(3)次に、図3に示すように、半導体層10の上方の全面に第1保護層50を形成する。第1保護層50としては、TEOS膜などの酸化シリコン膜を例示することができる。第1保護層50の膜厚としては、後の熱拡散の工程で、半導体層10に導入した不純物がアウトディフュージョンしてしまうことを防ぐことができるたけの膜厚であればよい。
ついで、工程(2)において、導入された不純物40aを拡散し、高濃度不純物層40を形成するための熱処理を行なう。この熱拡散処理は、公知の一般的な技術により行なうことができる。
(4)次に、図4に示すように、シリサイド層が形成されない第2トランジスタ100Bの領域が覆われるように、第1保護層50をパターニングする。つまり、シリサイドが形成される第1トランジスタ100Aの領域の第1保護層50を除去する。第1保護層50のパターニングは、公知のリソグラフィおよびエッチング技術により行なわれる。これにより、第2トランジスタ100Bを含むシリサイドが形成されない領域に第2保護層52を形成する。つまり、この第2保護層52が耐シリサイド化マスクとなる。
(5)次に、図5に示すように、半導体層10の上方の全面に金属層60aを形成する。金属層60aとしては、コバルト層、タングステン層、モリブデン層、チタン層、ニッケル層、白金層などを挙げることができる。金属層60aの形成方法としては、たとえば、スパッタ法などにより行なうことができる。また、金属層60aを形成する前に、金属層60aが形成される領域の表面にライトエッチングを施してもよい。この場合は、金属層60aが形成される領域の表面に生じている自然酸化膜を除去することができ、清浄な表面に金属層60aを形成することができる。また、金属層60aの上方にキャップ層(図示せず)を形成することができる。キャップ層としては、たとえば、高融点金属化合物である窒化チタン層などを形成することができる。
(6)次に、図6に示すように、熱処理を施し金属層60aと半導体層10とを反応させシリサイド層60を形成する。この熱処理は、たとえば、RTA(Rapid Thremal Annering)法により行なうことができる。
(7)次に、図7に示すように、未反応の金属層60aを除去する。この金属層60aの除去は、ウェットエッチングにより行なうことができる。このウェットエッチングのエッチング液としては、アンモニア過水(NHOH+H+HO)や塩酸過水(HCl+H+HO)や硫酸過水(HSO+H+HO)などを用いることができる。
ついで、シリサイド層60にさらに熱処理を施し低抵抗化を図る。この低抵抗化の熱処理は、工程(6)の熱処理と同様にRTA法により行なうことができる。その後、耐シリサイド化マスクの役割はたす第2保護層52を除去する。第2保護層52の除去は、希フッ酸などによるウェットエッチングなどの公知の等方性のエッチングにより行なうことができる。また、必ずしも第2保護層52を除去する必要はなく、第2保護層52を残したままでもよい。以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
本実施の形態の半導体装置の製造方法によれば、まず、シリサイド層が形成される第1トランジスタ100Aと、シリサイド層が形成されない第2トランジスタ100Bとを覆う第1保護層50を形成する。その後、ソース領域およびドレイン領域のための高濃度不純物層40を形成する熱処理を行なう。そのため、半導体層10に導入した不純物のアウトディフュージョンを防ぐことができる。その後、シリサイド層を形成しない箇所を覆うための耐シリサイド化マスクである第2保護層52が、第1保護層50をパターニングすることにより形成される。つまり、シリサイドが形成される領域と、シリサイドを形成しない領域とを作り分けるための耐シリサイド化マスク(第2保護層52)となる絶縁層(第1保護層50)を不純物のアウトディフュージョンを防止するためのプロテクション膜として用いることができる。その結果、工程数を増加させることなく、所望の不純物濃度の不純物層を形成することができ、抵抗値のばらつきが低減され信頼性の高い半導体装置を製造することができる。
また、前述したように、レジスト層を灰化するアッシング工程でのプラズマによる酸化処理をもって、半導体層の上方に酸化膜を形成する場合と比して、膜厚の制御が容易であり、アウトディフュージョンの抑制を確実に向上させることができる。
本発明の半導体装置の製造方法は、たとえば、メモリセルを含むメモリ領域と周辺回路とが同一の半導体層に混載された半導体装置に適用することができる。この場合は、上述の実施の形態の第1トランジスタ100Aを周辺回路を構成するトランジスタとし、第2トランジスタ100Bをメモリセルとすることができる。
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形が可能である。たとえば、本実施の形態では、単にトランジスタが2種混載されている場合を図示したが、シリサイド層が形成されない抵抗素子と、シリサイド層が形成されるトランジスタとを同一の半導体層に形成する場合にも適用することができる。この場合、抵抗素子として用いる多結晶シリコン層と、シリサイド層が形成されるトランジスタのゲート電極となる多結晶シリコン層の形成とが同一の工程で行なわれる。そして、抵抗素子である導電層の上方をも覆うように、第2保護層52が形成される。
また、本実施の形態の半導体装置の製造方法では、第1トランジスタ100Aのゲート電極30と、ソース領域およびドレイン領域となる高濃度不純物層40の上面にシリサイド層60を形成する場合を例として説明したが、これに限定されない。たとえば、高濃度不純物層40の上面のみにシリサイド層60が形成されていてもよい。この場合は、第2保護層52は、第1トランジスタ100Aのゲート電極32をも覆うように形成される。
本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。 本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
符号の説明
10 半導体層、 20 素子分離絶縁層、 30 ゲート絶縁層、 32 ゲート電極、 34 サイドウォール絶縁層、 40 高濃度不純物層、 42 低濃度不純物層、 50 第1保護層、 52 第2保護層、 60a 金属層、 60 シリサイド層、 100A 第1トランジスタ、 100B 第2トランジスタ

Claims (5)

  1. シリサイド層を有する第1トランジスタと、シリサイド層を有さない第2トランジスタとを同一の半導体層に含む半導体装置の製造方法であって、
    (a)前記半導体層の上方にゲート絶縁層およびゲート電極を順次形成する工程と、
    (b)前記半導体層の前記第1トランジスタのソース及びドレイン形成領域、前記第2トランジスタのソース及びドレイン形成領域に不純物を導入する工程と、
    (c)前記半導体層の上方の全面に第1保護層を形成する工程と、
    (d)前記不純物を拡散し、前記第1トランジスタのソース及びドレイン、前記第2トランジスタのソース及びドレインを形成する工程と、
    (e)少なくとも前記第2トランジスタ領域を覆うように、前記第1保護層をパターニングすることで第2保護層を形成する工程と、
    (f)前記第2保護層に覆われていない領域においてシリサイド層を形成する工程と、を含む、半導体装置の製造方法。
  2. 請求項1において、
    前記(a)は、前記ゲート電極の形成の際にさらに抵抗素子となる導電層の形成を行なうことを含み、
    前記(e)において、前記第2保護層は、前記導電層をも覆うように形成される、半導体装置の製造方法。
  3. (a)半導体層の上方に、抵抗素子となる導電層を形成する工程と、
    (b)前記半導体層の上方にゲート絶縁層およびゲート電極を順次形成する工程と、
    (c)前記半導体層のソース及びドレイン形成領域に不純物を導入する工程と、
    (d)前記半導体層の上方の全面に第1保護層を形成する工程と、
    (e)前記不純物を拡散し、ソース及びドレインを形成する工程と、
    (f)少なくとも前記抵抗素子となる導電層の上方を覆うように、前記第1保護層をパターニングすることで第2保護層を形成する工程と、
    (g)前記第2保護層に覆われていない領域において、シリサイド層を形成する工程と、を含む、半導体装置の製造方法。
  4. 請求項3において、
    前記導電層の形成と前記ゲート電極の形成は、同一の工程で行なわれる、半導体装置の製造方法。
  5. 請求項1〜4のいずれかにおいて、
    前記シリサイドの形成では、
    金属層を形成する工程と、
    前記金属層をシリサイド化する工程と、
    未反応の前記金属層を除去する工程と、を含む、半導体装置の製造方法。
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WO2008023687A1 (fr) * 2006-08-22 2008-02-28 Rohm Co., Ltd. DISPOSITIF SEMI-CONDUCTEUR AU SiC ET SON PROCÉDÉ DE FABRICATION
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