KR20060077091A - 암신호 특성을 향상시킬 수 있는 씨모스 이미지센서 제조방법 - Google Patents

암신호 특성을 향상시킬 수 있는 씨모스 이미지센서 제조방법 Download PDF

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KR20060077091A
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Abstract

본 발명은, 포토다이오드 영역에 잔류하는 게이트 질화막으로 인한 광 특성 열화를 방지할 수 있는 CMOS 이미지센서 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1두께의 게이트 절연막 구조를 갖는 반도체층에 선택적인 플로린 이온주입을 실시하는 단계; 상기 제2두께 보다 작은 제2두께의 게이트 절연막 구조 영역과 상기 제1두께의 게이트 절연막 구조 영역을 선택적으로 노출시키는 단계; 노출된 상기 두 영역에 NO 어닐 공정을 실시하여 산화막/질화막 구조의 듀얼 게이트 절연막을 형성하는 단계; 상기 듀얼 게이트 절연막 상에 게이트 전도막을 형성하는 단계; 상기 게이트 전도막과 상기 듀얼 게이트 절연막을 선택적으로 식각하여 상기 게이트 전도막과 상기 듀얼 게이트 절연막이 적층된 게이트전극을 형성하는 단계; 및 이온주입을 실시하여 상기 반도체층에 포토다이오드를 형성하는 단계를 포함하는 CMOS 이미지센서 제조 방법을 제공한다.
암신호, 플로린 이온주입, NO 어닐, 질화막, 산화막, 포토다이오드.

Description

암신호 특성을 향상시킬 수 있는 씨모스 이미지센서 제조 방법{METHOD FOR FABRICATION OF CMOS IMAGE SENSOR CAPABLE OF INCREASING CHARACTERISTIC OF DARK CURRENT}
도 1a 내지 도 1g는 종래기술에 따른 이미지센서 제조 공정을 도시한 단면도.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 이미지센서 제조 공정을 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
200 : P형 기판 201 : P형 에피층
202 : 소자분리막 203 : 질화막
204 : 포토레지스트 패턴 205 : 플로린 이온주입 공정
206 : 플로린 이온이 주입된 프로파일
본 발명은 이미지센서에 관한 것으로 특히, 포토다이오드 영역의 빛 흡수율(광생성된 전하(Photo-generated charge)량)을 높여 암신호(Dark signal)를 줄일 수 있는 CMOS(Complementary Metal Oxide Semiconductor) 이미지센서 제조 방법에 관한 것이다.
CMOS 이미지센서는 현재 모바일 폰(Mobile phone), PC(Personal Computer)용 카메라(Camera) 및 전자기기 등에서 광범위하게 사용되고 있는 디바이스(Device)이다. CMOS 이미지센서는 기존에 이미지센서로 사용되던 CCD(Charge Coupled Device)에 비해 구동방식이 간편하며, 신호 처리 회로(Signal Processing Circuit)를 한 칩에 집적할 수 있어서 SOC(System On Chip)이 가능하므로 모듈의 소형화를 가능하게 한다.
또한, 기존에 셋-업(Set-up)된 CMOS 기술을 호환성 있게 사용할 수 있으므로 제조 단가를 낮출 수 있는 등 많은 장점을 가지고 있다.
도 1a 내지 도 1g는 종래기술에 따른 이미지센서 제조 공정을 도시한 단면도로서, 이를 참조하여 종래의 CMOS 이미지센서 제조 공정을 살펴본다.
도 1a에 도시된 바와 같이, 아이솔레이션 공정(STI; Shallow Trench Isolation) 공정을 실시하여 반도체층에 소자분리막(12)을 형성한다.
여기서, 'A'는 포토다이오드 형성 영역이고, 'B'는 얇은 게이트 절연막을 갖는 트랜지스터 형성 영역을 나타내며, 'C'는 두꺼운 게이트 절연막을 갖는 트랜지스터 형성 영역을 나타낸다.
반도체층은 고농도 P형(P++)의 기판(100)과 그 상부의 P형 에피층(101, P-epi)으로 이루어진다.
도 1b에 도시된 바와 같이, 주변회로의 트랜지스터가 형성되는 영역에 이온주입을 실시하여 웰(도시하지 않음)을 형성한다. 이어서, 문턱 전압 조절을 위해 선택적으로 P형과 N형 불순물을 반도체층에 주입하여 불순물 영역(도시하지 않음)을 형성한다.
또한, 이온주입을 실시하여 픽셀 어레이에 형성되는 트랜지스터용 웰(도시하지 않음)을 형성한다.
이어서, 반도체층 상에 두꺼운 게이트 절연막 형성 영역에 해당하는 제1게이트 산화막(103)을 형성한다. 제1게이트 산화막(103) 상에 포토레지스트 패턴(104)을 형성한다.
도 1c에 도시된 바와 같이, 포토레지스트 패턴(104)을 식각마스크로 제1게이트 산화막(103)을 식각함으로써, 두꺼운 게이트 절연막 구조를 갖는 영역을 제외한 영역에서 제1게이트 산화막(103)을 제거한다.
포토레지스트 패턴(104)을 제거한 후, 포토다이오드 형성 영역 및 얇은 게이트 절연막 형성 영역에 대해 습식 산화(Wet oxidation)와 NO 가스 분위기의 어닐(Anneal) 공정을 실시하여 게이트 질화막(105b)과 제2게이트 산화막(105a)이 적층된 얇은 게이트 절연막 구조를 형성한다.
전면에 게이트 전도막인 폴리실리콘막(106)을 증착한다.
도 1d에 도시된 바와 같이, 게이트 전극 패턴 형성을 위한 포토레지스트 패 턴(107)을 형성한 후, 포토레지스트 패턴(107)을 식각마스크로 폴리실리콘막(106)과 제1게이트 산화막(103) 및 제2게이트 산화막(105a)을 식각하여 게이트 전극 패턴을 형성한다.
이어서, 포토레지스트 패턴(107)을 제거한다.
도 1e에 도시된 바와 같이, 포토다이오드 형성 영역을 오픈시키는 이온주입용 포토레지스트 패턴(108)을 형성한 다음, 포토레지스트 패턴(108)을 이온주입 마스크로 오픈된 영역에 N형 불순물 이온주입 공정(109)을 실시하여 포토다이오드용 깊은 N형 불순물 영역(110, 이하 n-영역이라 함)을 형성한다.
도 1f에 도시된 바와 같이, 동일한 포토레지스트 패턴(108)을 이온주입 마스크로 n-영역(110)이 형성된 반도체층 표면 하부에 P형 불순물 이온주입 공정(111)을 실시하여 포토다이오드용 P형 불순물 영역(112, 이하 P0영역이라 함)을 형성한다.
도 1g에 도시된 바와 같이, 게이트전극 양측 반도체층 상에 선택적으로 이온주입 공정을 실시하여 LDD(Lightly Doped Drain) 영역(113)을 형성한다.
반도체층 전면에 스페이서용 절연막을 증착한 후, 식각하여 게이트전극 측벽에 스페이서(114)를 형성한다. 스페이서 및 게이트전극을 마스크로 하여 N형과 P형의 불순물을 반도체층에 선택적으로 이온주입한 후, 급속 열처리(Rapid Thermal Process) 공정을 통해 이온주입된 불순물을 확산시킴으로써, 소스/드레인(115)을 형성한다.
급속 열처리시 소스/드레인(115)과 LDD 영역(113) 및 P0영역(112)과 n-영역 (110)에서의 불순물 확산도 동시에 일어난다.
후속으로 금속 실리사이드와 메탈라인 형성과, 메탈라인 위로 절연막 증착과 평탄화, 비아 식각 공정, 복수의 메탈라인 공정, 수소 열처리 공정, 칼라필터 어레이 형성 공정 및 마이크로렌즈 형성 공정을 실시함으로써, CMOS 이미지센서 형성 공정이 완료된다.
얇은 게이트 절연막 구조에서는 강한 전계에 의해 가속된 전자가 게이트 산화막을 통과하여 특성을 열화시키는 것을 방지하기 위해 산화막 하부에 질화막을 배치하여 산화막/질화막의 적층 구조를 이루도록 한다.
한편, 도 1g를 살펴보면, 게이트 질화막(105b)이 게이트전극 영역뿐만 아니라 포토다이오드 영역까지 남아 있게 됨을 알 수 있다.
포토다이오드 영역에 남아 있는 게이트 질화막(105b)은 포토다이오드 영역의 빛 흡수율을 감소시켜 암신호 억제 특성을 저하시킨다. 또한, 디자인 룰이 감소되면서 포토다이오드 영역이 감소되면 이러한 게이트 질화막(105b)으로 인한 특성 열화는 더욱 심각해진다.
한편, 게이트 질화막(105b)을 제거하는 공정을 추가하더라도 식각에 따른 포토다이오드 표면에서의 디펙트 발생으로 인한 암신호 증가는 특성을 더욱 열화시킨다.
상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 본 발명은, 포토다 이오드 영역에 잔류하는 게이트 질화막으로 인한 광 특성 열화를 방지할 수 있는 CMOS 이미지센서 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1두께의 게이트 절연막 구조를 갖는 반도체층에 선택적인 플로린 이온주입을 실시하는 단계; 상기 제2두께 보다 작은 제2두께의 게이트 절연막 구조 영역과 상기 제1두께의 게이트 절연막 구조 영역을 선택적으로 노출시키는 단계; 노출된 상기 두 영역에 NO 어닐 공정을 실시하여 산화막/질화막 구조의 듀얼 게이트 절연막을 형성하는 단계; 상기 듀얼 게이트 절연막 상에 게이트 전도막을 형성하는 단계; 상기 게이트 전도막과 상기 듀얼 게이트 절연막을 선택적으로 식각하여 상기 게이트 전도막과 상기 듀얼 게이트 절연막이 적층된 게이트전극을 형성하는 단계; 및 이온주입을 실시하여 상기 반도체층에 포토다이오드를 형성하는 단계를 포함하는 CMOS 이미지센서 제조 방법을 제공한다.
본 발명은, 소자분리막 형성 이후 포토다이오드 영역의 질화막이 존재하지 못함과 동시에 듀얼 게이트 산화막을 형성하기 위해 질화막 증착 후 두꺼운 게이트 산화막 영역에 선택적인 플로린 이온주입(Selective fluorine implantation) 공정을 실시한다. 이 후, 두꺼운/얇은 게이트 산화막을 형성하기 위해 두꺼운/얇은 게이트 산화막 영역에서의 질화막을 제거한다. 이후, 두꺼운/얇은 게이트 산화막을 형성하기 위하여 NO 분위기의 어닐 공정을 실시하여 두꺼운/얇은 게이트 산화막 형성 영역에 질화막을 형성한다. 이 때, 포토다이오드 영역은 질화막이 남지 않게 된다.
따라서, 포토다이오드 영역에 게이트 질화막이 잔류하지 않으므로 포토다이오드 영역의 빛 흡수율은 증가하게 되어 암신호 특성을 향상시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2h는 본 발명의 일실시예에 따른 이미지센서 제조 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 CMOS 이미지센서 제조 공정을 살펴본다.
도 2a에 도시된 바와 같이, 아이솔레이션 공정 공정을 실시하여 반도체층에 소자분리막(202)을 형성한다.
여기서, 'A'는 포토다이오드 형성 영역이고, 'B'는 얇은 게이트 절연막을 갖는 트랜지스터 형성 영역을 나타내며, 'C'는 두꺼운 게이트 절연막을 갖는 트랜지스터 형성 영역을 나타낸다.
반도체층은 고농도 P형(P++)의 기판(200)과 그 상부의 P형 에피층(201, P-epi)으로 이루어진다.
도 2b에 도시된 바와 같이, 주변회로의 트랜지스터가 형성되는 영역에 이온 주입을 실시하여 웰(도시하지 않음)을 형성한다. 이어서, 문턱 전압 조절을 위해 선택적으로 P형과 N형 불순물을 반도체층에 주입하여 불순물 영역(도시하지 않음)을 형성한다.
또한, 이온주입을 실시하여 픽셀 어레이에 형성되는 트랜지스터용 웰(도시하지 않음)을 형성한다.
이어서, 반도체층 상에 이온주입시 반도체층이 어택받는 것을 방지하기 위한 스크린막으로 질화막(203)을 형성한다. 질화막(203)은 30Å ∼ 50Å 정도의 두께로 형성하는 것이 바람직하다.
이어서, 질화막(203) 상에 두꺼운 게이트 절연막 형성 영역을 오픈시키는 포토레지스트 패턴(204)을 형성한 후, 포토레지스트 패턴(204)을 이온주입 마스크로 오픈된 질화막(203) 하부의 반도체층에 플로린 이온주입 공정(205)을 실시한다. 도면부호 '206'는 플로린 이온이 주입된 프로파일을 나타낸다.
이온주입시 20KeV ∼ 80KeV의 이온주입 에너지를 사용하며, 주입되는 플로린 소스는 3E15 atoms/㎠ 도즈의 F2이다.
도 2c에 도시된 바와 같이, 포토레지스트 패턴(204)을 제거한 다음, 두꺼운 게이트 절연막 형성 영역과 얇은 게이트 절연막 형성 영역을 노출시키는 포토레지스트 패턴(207)을 형성한다.
포토레지스트 패턴(208)을 식각마스크로 질화막(203)을 식각하여 두꺼운 게이트 절연막 형성 영역과 얇은 게이트 절연막 형성 영역에서의 반도체층을 노출시 킨다. 질화막(203)은 인산 용액을 이용하여 제거한다.
도 2d에 도시된 바와 같이, 포토레지스트 패턴(208)을 제거한 다음, NO 분위기의 어닐링을 실시하여 오픈된 두 영역에서 각각 산화막(210)/질화막(209) 적층 구조의 듀얼 게이트 절연막을 형성한다.
NO 분위기의 어닐 공정은 600℃ ∼ 1000℃ 정도의 온도에서 30분 동안 실시한다.
전면에 게이트 전도막(211)을 증착한다. 게이트 전도막(211)으로는 폴리실리콘막이나 텅스텐막을 사용한다.
도 2e에 도시된 바와 같이, 게이트 전극 패턴 형성을 위한 포토레지스트 패턴(212)을 형성한 후, 포토레지스트 패턴(212)을 식각마스크로 게이트 전도막(211)과 게이트 절연막을 이루는 산화막(210)과 질화막(209)을 식각하여 게이트 전극 패턴을 형성한다. 이어서, 포토레지스트 패턴(212)을 제거한다.
도 2f에 도시된 바와 같이, 포토다이오드 형성 영역을 오픈시키는 이온주입용 포토레지스트 패턴(213)을 형성한 다음, 포토레지스트 패턴(213)을 이온주입 마스크로 오픈된 영역에 N형 불순물 이온주입 공정(214)을 실시하여 포토다이오드용 깊은 N형 불순물 영역(215, 이하 n-영역이라 함)을 형성한다.
N형 불순물 이온주입 공정(214)시 포스포러스(P) 등의 N형 불순물을 2E15 atoms/㎠의 도즈로 100KeV 정도의 이온주입 에너지를 이용하여 형성한다.
도 2g에 도시된 바와 같이, 동일한 포토레지스트 패턴(213)을 이온주입 마스크로 n-영역(215)이 형성된 반도체층 표면 하부에 P형 불순물 이온주입 공정(216) 을 실시하여 포토다이오드용 P형 불순물 영역(217, 이하 P0영역이라 함)을 형성한다.
P형 불순물 이온주입 공정(216)시 보론(B) 등의 P형 불순물을 3E15 atoms/㎠의 도즈로 50KeV 정도의 이온주입 에너지를 이용하여 형성한다. 보론(B) 이온주입용 소스로는 BF2를 사용한다.
도 2h에 도시된 바와 같이, 게이트전극 양측 반도체층 상에 선택적으로 이온주입 공정을 실시하여 LDD 영역(218)을 형성한다.
반도체층 전면에 스페이서용 절연막을 증착한 후, 전면 식각을 실시하여 게이트전극 측벽에 스페이서(219)를 형성한다. 스페이서(219) 및 게이트전극을 마스크로 하여 N형과 P형의 불순물을 반도체층에 선택적으로 이온주입한 후, 급속 열처리 공정을 통해 이온주입된 불순물을 확산시킴으로써, 소스/드레인(220)을 형성한다.
급속 열처리시 소스/드레인(220)과 LDD 영역(218) 및 P0영역(217)과 n-영역(215)에서의 불순물 확산도 동시에 일어난다.
한편, P0영역(217) 형성 공정을 스페이서(219) 형성 후 실시할 수도 있으며,소스/드레인(220) 형성 후 실시할 수도 있다.
후속으로 금속 실리사이드와 메탈라인 형성과, 메탈라인 위로 절연막 증착과 평탄화, 비아 식각 공정, 복수의 메탈라인 공정, 수소 열처리 공정, 칼라필터 어레이 형성 공정 및 마이크로렌즈 형성 공정을 실시함으로써, CMOS 이미지센서 형성 공정이 완료된다.
전술한 바와 같이 이루어지는 본 발명은, 두꺼운 게이트 절연막 형성 영역에 선택적인 플로린 이온주입을 실시하고 듀얼 게이트 절연막 구조를 형성함으로써, 포토다이오드 영역에 게이트 질화막이 잔류하지 않도록 한다.
따라서, 포토다이오드 영역에 게이트 질화막이 잔류하지 않으므로 포토다이오드 영역의 빛 흡수율은 증가하게 되어 암신호 특성을 향상시킨다.
또한, 디자인 룰의 감소로 포토다이오드 영역이 줄어들더라도 높은 빛 흡수율로 인해 소자 특성과 암신호 특성을 개선할 수 있음을 실시예를 통해 알아보았다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은, 이미지센서의 암신호 특성을 높일 수 있어, 이미지센서의 성능을 크게 향상시키는 효과가 있다.

Claims (6)

  1. 제1두께의 게이트 절연막 구조를 갖는 반도체층에 선택적인 플로린 이온주입을 실시하는 단계;
    상기 제2두께 보다 작은 제2두께의 게이트 절연막 구조 영역과 상기 제1두께의 게이트 절연막 구조 영역을 선택적으로 노출시키는 단계;
    노출된 상기 두 영역에 NO 어닐 공정을 실시하여 산화막/질화막 구조의 듀얼 게이트 절연막을 형성하는 단계;
    상기 듀얼 게이트 절연막 상에 게이트 전도막을 형성하는 단계;
    상기 게이트 전도막과 상기 듀얼 게이트 절연막을 선택적으로 식각하여 상기 게이트 전도막과 상기 듀얼 게이트 절연막이 적층된 게이트전극을 형성하는 단계; 및
    이온주입을 실시하여 상기 반도체층에 포토다이오드를 형성하는 단계
    를 포함하는 CMOS 이미지센서 제조 방법.
  2. 제 1 항에 있어서,
    상기 플로린 이온주입을 실시하는 단계에서, 20KeV 내지 80KeV의 이온주입 에너지로 F2를 이온주입하는 것을 특징으로 하는 CMOS 이미지센서 제조 방법.
  3. 제 1 항에 있어서,
    상기 플로린 이온주입을 실시하는 단계 전에, 상기 반도체층에 스크린용 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 이미지센서 제조 방법.
  4. 제 3 항에 있어서,
    상기 스크린용 질화막을 30Å 내지 50Å의 두께로 형성하는 것을 특징으로 하는 CMOS 이미지센서 제조 방법.
  5. 제 1 항에 있어서,
    상기 NO 어닐 공정을 실시하는 단계에서, 600℃ 내지 1000℃의 온도에서 실시하는 것을 특징으로 하는 CMOS 이미지센서 제조 방법.
  6. 제 1 항에 있어서,
    상기 반도체층은 제1도전형이며,
    상기 포토다이오드를 형성하는 단계는,
    상기 반도체층에 깊은 이온주입 공정을 실시하여 제2도전형의 제1불순물 영역을 형성하는 단계와, 상기 반도체층에 얕은 이온주입 공정을 실시하여 제1도전형의 제2불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 이미지센서 제조 방법.
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