JP2003264283A - 半導体装置の製造方法及び半導体装置 - Google Patents

半導体装置の製造方法及び半導体装置

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Abstract

(57)【要約】 【課題】 ゲート電極の下方に形成された部分を有する
フォトダイオードの不純物導入領域を、斜め回転注入や
過剰な熱拡散によることなく形成し得る半導体装置の製
造方法を得る。 【解決手段】 写真製版法によって、ゲート構造１５の
端部上、及び該端部に隣接するフォトダイオード１８の
形成予定領域上が開口したパターンを有するフォトレジ
スト３０を形成する。次に、フォトレジスト３０を注入
マスクに用いて、リン等のＮ型不純物３１を、エネルギ
ーが３００〜７００ｋｅＶ、ドーズ量が１Ｅ１２〜１Ｅ
１４ions／ｃｍ2の注入条件で垂直注入する。これによ
り、Ｐウェル１１の上面内にＮ型不純物導入領域１７が
形成される。このとき、Ｎ型不純物３１はゲート構造１
５を突き抜けてＰウェル１１内に到達し得るため、Ｎ型
不純物導入領域１７はゲート構造１５の下方にも形成さ
れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法及び構造に関し、特に固体イメージセンサの製造
方法及び構造に関するものである。
【０００２】
【従来の技術】図６は、従来のＣＭＯＳイメージセンサ
の１画素の構成を示す回路図である（参照：井上俊輔
他，「３２５万画素ＡＰＳ−ＣサイズＣＭＯＳイメージ
センサ」，ITE Technical Report，Vol.25，NO.28，pp.
37〜41）。図６に示すように、ＣＭＯＳイメージセンサ
の１画素は、フォトダイオード１０１と、フォトダイオ
ード１０１で発生した電子を完全にノードＦＤに転送す
るための転送ＭＯＳトランジスタ１０２と、フォトダイ
オード１０１及びノードＦＤの電位をリセットするため
のリセットＭＯＳトランジスタ１０３と、ノードＦＤの
電位を増幅するためのソースフォロアＭＯＳトランジス
タ１０４と、読み出し行を選択するための選択ＭＯＳト
ランジスタ１０５とによって構成されている。
【０００３】フォトダイオード１０１のカソードは、転
送ＭＯＳトランジスタ１０２のソースに接続されてい
る。また、転送ＭＯＳトランジスタ１０２のドレイン
は、ノードＦＤを介して、リセットＭＯＳトランジスタ
１０３のソース及びソースフォロアＭＯＳトランジスタ
１０４のゲートにそれぞれ接続されている。リセットＭ
ＯＳトランジスタ１０３のドレインは、所定の電源電位
ＶＤＤを与える電源に接続されている。
【０００４】以下、従来のＣＭＯＳイメージセンサの動
作について説明する。まず、ゲート電圧Ｖｔ，Ｖｒｅｓ
の印加によって、転送ＭＯＳトランジスタ１０２及びリ
セットＭＯＳトランジスタ１０３をオンする。これによ
り、フォトダイオード１０１及びノードＦＤの電位を電
源電位ＶＤＤにリセットする。リセット完了後、ゲート
電圧Ｖｒｅｓの印加が停止され、リセットＭＯＳトラン
ジスタ１０３はオフされる。
【０００５】次に、入射光がフォトダイオード１０１で
光電変換されることにより発生した電子が、転送ＭＯＳ
トランジスタ１０２によって、完全にノードＦＤに転送
される。これにより、転送されてきた電子の量に応じて
ノードＦＤの電位が変化する。次に、ゲート電圧Ｖｓｅ
ｌの印加によって、選択ＭＯＳトランジスタ１０５をオ
ンする。これにより、変化後のノードＦＤの電位は、ソ
ースフォロアＭＯＳトランジスタ１０４によって増幅さ
れ、後段の読み出し回路に入力される。
【０００６】図７は、従来のＣＭＯＳイメージセンサの
うち、フォトダイオード１０１及び転送ＭＯＳトランジ
スタ１０２が形成されている部分の構造を抜き出して示
す断面図である。但し、層間絶縁膜や金属配線の記載は
省略してある。Ｎ型半導体基板１１０の上面内には、Ｐ
ウェル１１１が形成されている。Ｐウェル１１１の上面
には、素子分離絶縁膜１１２が形成されている。素子分
離絶縁膜１１２によって規定される素子形成領域内にお
いて、Ｐウェル１１１の上面上には、ゲート絶縁膜１１
３及びゲート電極１１４がこの順に積層されたゲート構
造１１５が形成されている。
【０００７】また、素子形成領域内において、Ｐウェル
１１１の上面内には、Ｐ+型不純物導入領域１１６、Ｎ
型不純物導入領域１１７、及びＮ+型不純物導入領域１
１９が形成されている。Ｎ型不純物導入領域１１７はＰ
+型不純物導入領域１１６よりも深く形成されており、
Ｎ型不純物導入領域１１７とＰ+型不純物導入領域１１
６とによってフォトダイオード１１８が構成されてい
る。フォトダイオード１１８は、図６に示したフォトダ
イオード１０１に対応する。具体的に、図６に示したフ
ォトダイオード１０１のアノード及びカソードは、図７
に示したＰ+型不純物導入領域１１６及びＮ型不純物導
入領域１１７にそれぞれ対応する。
【０００８】Ｎ型不純物導入領域１１７の一部（Ｎ+型
不純物導入領域１１９側の端部）は、ゲート構造１１５
の下方に潜り込んで形成されている。Ｎ+型不純物導入
領域１１９は、ゲート構造１１５の下方のチャネル形成
領域を挟んで、Ｎ型不純物導入領域１１７に対向してい
る。ゲート構造１１５、Ｎ型不純物導入領域１１７、及
びＮ+型不純物導入領域１１９によってＭＯＳトランジ
スタ（以下「ＭＯＳトランジスタＸ」と称する）が構成
されており、このＭＯＳトランジスタＸは、図６に示し
た転送ＭＯＳトランジスタ１０２に対応する。具体的
に、図６に示した転送ＭＯＳトランジスタ１０２のゲー
ト、ソース、及びドレインは、図７に示したゲート電極
１１４、Ｎ型不純物導入領域１１７、及びＮ+型不純物
導入領域１１９にそれぞれ対応する。また、Ｎ+型不純
物導入領域１１９は、図６に示したノードＦＤにも対応
する。
【０００９】図８は、Ｎ型不純物導入領域１１７の形成
工程の一例を示す断面図である。Ｐウェル１１１の上面
上には、ゲート構造１１５がすでに形成されている。ま
た、図８には示されていないが、Ｎ型不純物導入領域１
１７の形成予定領域の上方が開口したレジストパターン
が形成されている。上記の通り、Ｎ型不純物導入領域１
１７の一部は、ゲート構造１１５の下方に潜り込んで形
成される必要がある。そのため、Ｎ型不純物導入領域１
１７を形成する際には、ウェハを回転させながら、Ｐウ
ェル１１１の上面に対して斜め方向から、Ｎ型不純物１
２０をイオン注入する。これにより、Ｎ型不純物１２０
はゲート構造１１５の端部の下方にも導入される。この
ような、ウェハを回転させながらの斜方からのイオン注
入を、本明細書において以下「斜め回転注入」と称す
る。
【００１０】図９は、Ｎ型不純物導入領域１１７の形成
工程の他の例を示す断面図である。まず、ゲート構造１
１５及び上記レジストパターンを注入マスクに用いて、
Ｐウェル１１１の上面に対して垂直方向からＰウェル１
１１内にＮ型不純物をイオン注入することにより、Ｎ型
不純物注入領域１２２を形成する。このような垂直方向
からのイオン注入を、本明細書において以下「垂直注
入」と称する。次に、イオン注入後の不純物を活性化す
る通常アニールよりも過剰な熱処理を行うことにより、
Ｎ型不純物注入領域１２２内のＮ型不純物を過剰に熱拡
散させる。これにより、Ｎ型不純物注入領域１２２が外
側に向けて等方向に広がり、その結果得られるＮ型不純
物導入領域１１７は、その一部がゲート構造１１５の端
部の下方に潜り込むことになる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置の製造方法には、Ｎ型不純物導入領
域１１７を形成する工程において、以下のような問題が
ある。
【００１２】図８に示したように、ゲート電極１１４は
実際にはテーパ形状を成している。斜め回転注入を行う
場合、テーパの角度Ａに応じて、Ｐウェル１１１内にお
けるＮ型不純物導入領域１１７の濃度分布が変動する。
【００１３】また、上記レジストパターンを形成するに
あたっては、レジストの密着性を高めるべく、予めＲＣ
Ａ洗浄が行われることが多い。その際のウェット処理に
よってゲート絶縁膜１１３の端部１２１が除去されるこ
とがあるが、ゲート絶縁膜１１３の端部が除去される程
度に応じても、Ｐウェル１１１内におけるＮ型不純物導
入領域１１７の濃度分布が変動する。
【００１４】このような、Ｐウェル１１１内におけるＮ
型不純物導入領域１１７の濃度分布の変動は、フォトダ
イオード１１８の特性のばらつきを引き起こす原因にな
るばかりか、時にはゲート電極１１４の直下でポテンシ
ャル障壁を生じさせて、転送ＭＯＳトランジスタ１０２
電荷転送効率を悪化させ、ＣＭＯＳイメージセンサ自体
の性能を劣化させてしまうという問題がある。
【００１５】さらに、ゲート電極１１４のテーパの角度
Ａはウェハ面内でばらつくことがあるため、ウェハスキ
ャン方式の通常のイオン注入機を使用することができ
ず、微小領域内でスキャンを行う方式の特殊なイオン注
入機を使用しなければならないという問題もある。
【００１６】一方、図９に示した方法によると、転送Ｍ
ＯＳトランジスタ１０２のみならず、選択ＭＯＳトラン
ジスタ１０５やリセットＭＯＳトランジスタ１０３等の
他のトランジスタにおいても、Ｐウェル１１１内に注入
されている不純物が過剰に熱拡散してしまう。その結
果、上記他のトランジスタにおいて、対を成すソース・
ドレイン領域同士の間隔が狭くなり、パンチスルーが生
じやすくなるという問題がある。かかる不都合を回避す
るための方策として、上記他のトランジスタにおいて、
ゲート長の寸法を大きくしてソース・ドレイン領域同士
の間隔を予め広く設定しておくことも考えられる。しか
しながら、この方策よると集積度が低下するという別の
問題がある。
【００１７】本発明はかかる問題を解決するために成さ
れたものであり、ゲート電極の下方に形成された部分を
有するフォトダイオードの不純物導入領域を、斜め回転
注入や過剰な熱拡散によることなく形成し得る半導体装
置の製造方法及び構造を得ることを目的とするものであ
る。
【００１８】
【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置の製造方法は、（ａ）基板を準備す
る工程と、（ｂ）基板の主面上に、ゲート構造を形成す
る工程と、（ｃ）ゲート構造の端部上、及び端部に隣接
する主面の所定領域上が開口したマスク材を形成する工
程と、（ｄ）マスク材を注入マスクに用いて、ゲート構
造の膜厚を突き抜け得る条件で、主面に対して略垂直方
向から不純物を注入することにより、端部の下方におけ
る主面内、及び所定領域内に、フォトダイオードの一方
電極として機能する第１導電型の第１の不純物導入領域
を形成する工程と、（ｅ）所定領域内に、フォトダイオ
ードの他方電極として機能する第２導電型の第２の不純
物導入領域を形成する工程と、（ｆ）主面内に、ゲート
構造を挟んで第１不純物導入領域に対向する、第１導電
型の第３の不純物導入領域を形成する工程とを備えるも
のである。
【００１９】また、この発明のうち請求項２に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、工程（ｅ）において、第２の不純物
導入領域は、マスク材及びゲート構造を注入マスクに用
いて所定領域内に不純物を注入することによって形成さ
れることを特徴とするものである。
【００２０】また、この発明のうち請求項３に記載の半
導体装置は、基板と、基板の主面内に形成されたフォト
ダイオードと、フォトダイオードで発生したキャリアを
転送するためのトランジスタとを備え、フォトダイオー
ドは、主面内に形成され、フォトダイオードの一方電極
として機能する、第１導電型の第１の不純物導入領域
と、第１の不純物導入領域よりも深く主面内に形成さ
れ、フォトダイオードの他方電極として機能する、第２
導電型の第２の不純物導入領域とを有し、トランジスタ
は、主面上に形成されたゲート構造と、第２の不純物導
入領域の端部がゲート構造の下方における主面内にまで
潜り込むことによって形成された、第１ソース・ドレイ
ン領域と、ゲート構造の下方のチャネル形成領域を挟ん
で第１ソース・ドレイン領域に対向する第２ソース・ド
レイン領域とを有し、第１ソース・ドレイン領域は、基
板の深さ方向のみに関する不純物濃度分布を有するもの
である。
【００２１】
【発明の実施の形態】本発明の実施の形態に係るＣＭＯ
Ｓイメージセンサの１画素の回路図は、図６に示した回
路図と同様である。即ち、本発明の実施の形態に係るＣ
ＭＯＳイメージセンサの１画素は、図６に示した接続関
係で相互に接続されたフォトダイオード１０１、転送Ｍ
ＯＳトランジスタ１０２、リセットＭＯＳトランジスタ
１０３、ソースフォロアＭＯＳトランジスタ１０４、及
び選択ＭＯＳトランジスタ１０５を備えている。
【００２２】図１は、本発明の実施の形態に係るＣＭＯ
Ｓイメージセンサのうち、フォトダイオード１０１及び
転送ＭＯＳトランジスタ１０２が形成されている部分の
構造を抜き出して示す断面図である。但し、層間絶縁膜
や金属配線の記載は省略してある。シリコン等から成る
Ｎ型半導体基板１０の上面内には、Ｐウェル１１が形成
されている。Ｐウェル１１の上面には、シリコン酸化膜
等から成るＬＯＣＯＳ型の素子分離絶縁膜１２が形成さ
れている。素子分離絶縁膜１２によって規定される素子
形成領域内において、Ｐウェル１１の上面上には、シリ
コン酸化膜等から成るゲート絶縁膜１３と、ポリシリコ
ン膜等から成るゲート電極１４とがこの順に積層された
ゲート構造１５が形成されている。
【００２３】素子形成領域内において、ゲート構造１５
から露出している部分のＰウェル１１の上面内には、Ｐ
+型不純物導入領域１６及びＮ+型不純物導入領域１９が
形成されている。また、Ｐウェル１１の上面内には、Ｐ
+型不純物導入領域１６よりも深くＮ型不純物導入領域
１７が形成されており、Ｎ型不純物導入領域１７とＰ +
型不純物導入領域１６とによってフォトダイオード１８
が構成されている。フォトダイオード１８は、図６に示
したフォトダイオード１０１に対応する。具体的に、図
６に示したフォトダイオード１０１のアノード及びカソ
ードは、図１に示したＰ+型不純物導入領域１６及びＮ
型不純物導入領域１７にそれぞれ対応する。
【００２４】Ｎ型不純物導入領域１７の一部（Ｎ+型不
純物導入領域１９側の端部）は、ゲート構造１５の下方
に潜り込んで形成されている。Ｎ+型不純物導入領域１
９は、ゲート構造１５の下方のチャネル形成領域を挟ん
で、Ｎ型不純物導入領域１７に対向している。ゲート構
造１５と、Ｎ+型不純物導入領域１９と、ゲート構造１
５の下方に形成されている部分のＮ型不純物導入領域１
７とによってＭＯＳトランジスタ（以下「ＭＯＳトラン
ジスタＹ」と称する）が構成されており、このＭＯＳト
ランジスタＹは、図６に示した転送ＭＯＳトランジスタ
１０２に対応する。具体的に、図６に示した転送ＭＯＳ
トランジスタ１０２のゲート、ソース、及びドレイン
は、図１に示したゲート電極１４、Ｎ型不純物導入領域
１７、及びＮ+型不純物導入領域１９にそれぞれ対応す
る。また、Ｎ+型不純物導入領域１９は、図６に示した
ノードＦＤにも対応する。
【００２５】図２〜５は、本発明の実施の形態に係る半
導体装置の製造方法を工程順に示す断面図である。図２
を参照して、まず、Ｎ型半導体基板１０を準備した後、
Ｎ型半導体基板１０の上面内にＰウェル１１を形成す
る。次に、Ｐウェル１１の上面に素子分離絶縁膜１２を
形成する。次に、Ｐウェル１１の上面上にゲート構造１
５を形成する。ゲート構造１５の膜厚（即ちゲート絶縁
膜１３とゲート電極１４との合計の膜厚）は、２００〜
５００ｎｍ程度である。
【００２６】図３を参照して、次に、写真製版法によっ
て、ゲート構造１５の端部上、及び該端部に隣接するフ
ォトダイオード１８の形成予定領域上が開口したパター
ンを有するフォトレジスト３０を形成する。次に、フォ
トレジスト３０を注入マスクに用いて、リン等のＮ型不
純物３１を、エネルギーが３００〜６００ｋｅＶ、ドー
ズ量が１Ｅ１２〜１Ｅ１４ions／ｃｍ2の注入条件で垂
直注入する。これにより、Ｐウェル１１の上面内にＮ型
不純物導入領域１７が形成される。イオン注入のエネル
ギーが３００〜６００ｋｅＶと比較的高いため、Ｎ型不
純物３１はゲート構造１５を突き抜けてＰウェル１１内
に到達し得る。そのため、図３に示すように、Ｎ型不純
物導入領域１７はゲート構造１５の下方にも形成され
る。
【００２７】図４を参照して、次に、フォトレジスト３
０及びゲート構造１５を注入マスクに用いて、ボロン等
のＰ型不純物３２を、エネルギーが５ｋｅＶ〜４０ｋｅ
Ｖ、ドーズ量が１Ｅ１２〜５Ｅ１４ions／ｃｍ2の注入
条件で垂直注入する。これにより、Ｐウェル１１の上面
内にＰ+型不純物導入領域１６が形成される。その後、
フォトレジスト３０を除去する。
【００２８】図５を参照して、次に、写真製版法によっ
て、所定の開口パターンを有するフォトレジスト３３を
形成する。次に、フォトレジスト３３及びゲート構造１
５を注入マスクに用いて、Ｎ型不純物３４を所定の注入
条件で垂直注入することにより、Ｎ+型不純物導入領域
１９を形成する。その後、フォトレジスト３３を除去す
ることにより、図１に示した構造が得られる。
【００２９】このように本発明の実施の形態に係る半導
体装置の製造方法によると、フォトダイオード１８のカ
ソードとして機能するＮ型不純物導入領域１７を形成す
る工程（図３）において、ゲート構造１５の膜厚を突き
抜け得る条件でＮ型不純物３１を垂直注入することによ
り、ゲート構造１５の下方にもＮ型不純物導入領域１７
を形成する。従って、従来のような斜め回転注入や過剰
な熱拡散によることなくＮ型不純物導入領域１７を形成
でき、従来技術における問題点を回避することが可能と
なる。
【００３０】また、垂直注入によってＮ型不純物３１を
Ｐウェル１１内に導入するため、形成されたＮ型不純物
導入領域１７においては、横方向（図３の紙面左右方
向）に関する濃度分布の変動がほとんど生じない。即
ち、横方向に関する不純物濃度分布が生じない。従っ
て、ゲート電極１４のテーパの角度がばらついたり、Ｒ
ＣＡ洗浄によってゲート絶縁膜１３の端部が除去される
程度がばらついた場合であっても、Ｎ型不純物導入領域
１７の濃度分布は縦方向（図３の紙面上下方向）に変動
するのみである。そのため、シミュレーション等を用い
て最適化しやすいという利点もある。
【００３１】さらに、Ｎ型不純物導入領域１７及びＰ+
型不純物導入領域１６は、同一のフォトレジスト３０を
用いたイオン注入法によって順次形成される。従って、
Ｎ型不純物導入領域１７を形成するためのフォトレジス
トと、Ｐ+型不純物導入領域１６を形成するためのフォ
トレジストとを個別に形成する場合と比較すると、製造
工程数を削減することができる。
【００３２】また、本発明の実施の形態に係る半導体装
置によると、転送ＭＯＳトランジスタ１０２のソース領
域として機能する部分のＮ型不純物導入領域１７は、縦
方向のみに関する不純物濃度分布を有し、横方向に関す
る不純物濃度分布を有しない。従って、ソース領域が縦
方向及び横方向に関する不純物濃度分布を有する従来の
半導体装置と比較すると、ゲート構造１５の直下におけ
るポテンシャル障壁の発生を抑制できるため、キャリア
の転送効率を高めることができる。
【００３３】なお、以上の説明においてＮ型とＰ型を全
て入れ替えた場合であっても、上記と同様の効果が得ら
れることはいうまでもない。
【００３４】
【発明の効果】この発明のうち請求項１に係るものによ
れば、斜め回転注入や過剰な熱拡散によることなく第１
の不純物導入領域を形成できるため、濃度分布の変動が
少ない第１の不純物導入領域を得ることができる。
【００３５】また、この発明のうち請求項２に係るもの
によれば、第１の不純物導入領域を形成するためのマス
ク材と、第２の不純物導入領域を形成するためのマスク
材とを個別に形成する場合と比較すると、製造工程数を
削減することができる。
【００３６】また、この発明のうち請求項３に係るもの
によれば、第１ソース・ドレイン領域は、基板の深さ方
向のみに関する不純物濃度分布を有し、基板の主面内方
向（横方向）に関する不純物濃度分布を有しない。従っ
て、第１ソース・ドレイン領域が横方向に関する不純物
濃度分布を有する半導体装置と比較すると、ゲート構造
の直下におけるポテンシャル障壁の発生を抑制できるた
め、キャリアの転送効率を高めることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの構造の一部を抜き出して示す断面図である。
【図２】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
【図３】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
【図４】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
【図５】 本発明の実施の形態に係る半導体装置の製造
方法を工程順に示す断面図である。
【図６】 従来のＣＭＯＳイメージセンサの１画素の構
成を示す回路図である。
【図７】 従来のＣＭＯＳイメージセンサの構造の一部
を抜き出して示す断面図である。
【図８】 Ｎ型不純物導入領域の形成工程の一例を示す
断面図である。
【図９】 Ｎ型不純物導入領域の形成工程の他の例を示
す断面図である。
【符号の説明】
１０ Ｎ型半導体基板、１１ Ｐウェル、１５ ゲート
構造、１６ Ｐ+型不純物導入領域、１７ Ｎ型不純物
導入領域、１８ フォトダイオード、１９ Ｎ +型不純
物導入領域。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA03 AA10 AB01 BA14 CA04 DD04 DD09 DD12 EA01 EA03 EA06 EA07 FA06 FA28

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）基板を準備する工程と、 （ｂ）前記基板の主面上に、ゲート構造を形成する工程
    と、 （ｃ）前記ゲート構造の端部上、及び前記端部に隣接す
    る前記主面の所定領域上が開口したマスク材を形成する
    工程と、 （ｄ）前記マスク材を注入マスクに用いて、前記ゲート
    構造の膜厚を突き抜け得る条件で、前記主面に対して略
    垂直方向から不純物を注入することにより、前記端部の
    下方における前記主面内、及び前記所定領域内に、フォ
    トダイオードの一方電極として機能する第１導電型の第
    １の不純物導入領域を形成する工程と、 （ｅ）前記所定領域内に、前記フォトダイオードの他方
    電極として機能する第２導電型の第２の不純物導入領域
    を形成する工程と、 （ｆ）前記主面内に、前記ゲート構造を挟んで前記第１
    不純物導入領域に対向する、前記第１導電型の第３の不
    純物導入領域を形成する工程とを備える、半導体装置の
    製造方法。
  2. 【請求項２】 前記工程（ｅ）において、前記第２の不
    純物導入領域は、前記マスク材及び前記ゲート構造を注
    入マスクに用いて前記所定領域内に不純物を注入するこ
    とによって形成される、請求項１に記載の半導体装置の
    製造方法。
  3. 【請求項３】 基板と、 前記基板の主面内に形成されたフォトダイオードと、 前記フォトダイオードで発生したキャリアを転送するた
    めのトランジスタとを備え、 前記フォトダイオードは、 前記主面内に形成され、前記フォトダイオードの一方電
    極として機能する、第１導電型の第１の不純物導入領域
    と、 前記第１の不純物導入領域よりも深く前記主面内に形成
    され、前記フォトダイオードの他方電極として機能す
    る、第２導電型の第２の不純物導入領域とを有し、 前記トランジスタは、 前記主面上に形成されたゲート構造と、 前記第２の不純物導入領域の端部が前記ゲート構造の下
    方における前記主面内にまで潜り込むことによって形成
    された、第１ソース・ドレイン領域と、 前記ゲート構造の下方のチャネル形成領域を挟んで前記
    第１ソース・ドレイン領域に対向する第２ソース・ドレ
    イン領域とを有し、 前記第１ソース・ドレイン領域は、前記基板の深さ方向
    のみに関する不純物濃度分布を有する、半導体装置。
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