JP5950507B2 - 半導体装置の製造方法およびｃｍｏｓイメージセンサーの製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 73
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 239000012535 impurity Substances 0.000 claims description 129
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 87
- 229910052710 silicon Inorganic materials 0.000 claims description 87
- 239000010703 silicon Substances 0.000 claims description 87
- 238000005468 ion implantation Methods 0.000 claims description 85
- 239000000758 substrate Substances 0.000 claims description 74
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 67
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 67
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 57
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 57
- 241000293849 Cordylanthus Species 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 38
- 150000002500 ions Chemical class 0.000 claims description 22
- 238000006243 chemical reaction Methods 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 19
- 229920005591 polysilicon Polymers 0.000 claims description 19
- 238000002513 implantation Methods 0.000 claims description 15
- 230000001590 oxidative effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 57
- 238000002955 isolation Methods 0.000 description 22
- 238000009792 diffusion process Methods 0.000 description 13
- 238000003384 imaging method Methods 0.000 description 10
- 230000006870 function Effects 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- 238000009825 accumulation Methods 0.000 description 8
- 230000003321 amplification Effects 0.000 description 7
- 239000002131 composite material Substances 0.000 description 7
- 238000003199 nucleic acid amplification method Methods 0.000 description 7
- 230000003647 oxidation Effects 0.000 description 7
- 238000007254 oxidation reaction Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 239000007787 solid Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000003287 optical effect Effects 0.000 description 3
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000005226 mechanical processes and functions Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000007790 solid phase Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005375 photometry Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1463—Pixel isolation structures
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
- H01L27/14607—Geometry of the photosensitive area
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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- H01L27/14601—Structural or functional details thereof
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- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
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- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
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Description
本発明は、半導体装置の製造方法に関し、特に酸化シリコン膜を有する素子分離構造に関する。
半導体装置では、互いに隣り合う半導体素子の間に素子分離構造が設けられる。素子分離構造としては熱酸化によって局所的に形成された酸化シリコン膜と、酸化シリコン膜の下に形成された不純物領域を備える構造が知られている。
特許文献１には、窒化膜をマスクとして、素子分離膜を通して不純物をイオン注入し、チャネルストップ領域を形成することが開示されている。特許文献２には、素子分離絶縁層の下に、欠陥シールド領域を形成することが開示されている。特許文献３には、チャネルストップ層を形成できるようにイオン注入した後に、熱酸化によって選択酸化膜を形成するとともに注入したイオンを拡散させて、選択酸化膜のバーズビーク部を覆うチャネルストップ層を形成することが開示されている。特許文献４には、素子間分離用酸化シリコン膜の表層部にイオン注入した不純物を、アニール処理によって固相拡散させることによって、バーズビークの下にチャネルカット領域を形成することが開示されている。
特許文献１には、窒化膜をマスクとして、素子分離膜を通して不純物をイオン注入し、チャネルストップ領域を形成することが開示されている。特許文献２には、素子分離絶縁層の下に、欠陥シールド領域を形成することが開示されている。特許文献３には、チャネルストップ層を形成できるようにイオン注入した後に、熱酸化によって選択酸化膜を形成するとともに注入したイオンを拡散させて、選択酸化膜のバーズビーク部を覆うチャネルストップ層を形成することが開示されている。特許文献４には、素子間分離用酸化シリコン膜の表層部にイオン注入した不純物を、アニール処理によって固相拡散させることによって、バーズビークの下にチャネルカット領域を形成することが開示されている。
特許文献３のようにチャネルストップ層を形成するためのイオン注入の後に選択酸化膜を形成する熱酸化を行うと、チャネルストップ層を成す不純物が広く拡散してしまい、ノイズの低減が十分でない場合があった。また、特許文献４のように素子間分離用酸化シリコン膜の表層部にイオン注入した不純物を固相拡散させると、チャネルカット領域が確実に形成できず、ノイズの低減が十分でない場合があった。
そこで本発明は、ノイズを十分に低減した半導体装置を提供することを目的とする。
そこで本発明は、ノイズを十分に低減した半導体装置を提供することを目的とする。
上記課題を解決するための本発明は、シリコン基板の第１部分を覆い、前記シリコン基板の前記第１部分に隣接する第２部分を覆わないように配された窒化シリコン膜をマスクとして前記シリコン基板を熱酸化することにより、酸化シリコン膜を形成する工程と、前記窒化シリコン膜をマスクとして前記酸化シリコン膜のバーズビーク部の下へ斜めイオン注入を行うことにより、第１導電型の第１の不純物領域を形成する工程と、前記酸化シリコン膜のうち前記バーズビーク部よりも厚い部分の下へイオン注入を行うことにより、第１導電型の第２の不純物領域を形成する工程と、前記窒化シリコン膜を除去した後に、前記第１導電型とは反対の第２導電型の不純物領域を前記第１部分に有する光電変換素子を形成する工程と、前記第２導電型の不純物領域と前記シリコン基板の表面との間に、第１導電型の第３の不純物領域を形成する工程と、を備え、前記第２導電型の不純物領域は、前記バーズビーク部を覆うレジスト膜をマスクとして前記第１部分にイオン注入を行うことにより、形成される半導体装置の製造方法である。
本発明によれば、第１導電型の第１の不純物領域を精度よく形成することができる。その結果、第２導電型の不純物領域を有する半導体素子に生じるノイズが十分に低減された半導体装置を製造することができる。
図１を用いて半導体装置の一例である撮像装置、具体的にはＣＭＯＳイメージセンサーを説明する。図１（ａ）は半導体装置のＸ−Ｙ平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ’線における半導体装置の断面図である。なお、以下の説明では、第１導電型をｐ型、第１導電型とは反対の導電型である第２導電型をｎ型として説明するが、これとは逆に、第１導電型がｎ型、第２導電型がｐ型であってもよい。
図１（ａ）は撮像装置の４画素を示している。各画素は第１の半導体素子群１１１１と第２の半導体素子群２１１１とを有しており、第１の半導体素子群１１１１と第２の半導体素子群２１１１はシリコン基板１００に形成されている。なお、本例では、４つの画素の各々が第１の半導体素子群１１１１を有し、２つの画素が１つの第２の半導体素子群２１１１を共有している、いわゆる画素共有構造（２画素共有構造）となっている。勿論、各画素がそれぞれ別々の第２の半導体素子群２１１１を有していてもよいし、３つ以上の画素が１つの第２の半導体素子群２１１１を共有していてもよい。なお、撮像装置は、４画素に限らず、例えば１００万個以上の多数の画素を含むことができる。また撮像装置は、画素に加えて、ＣＭＯＳプロセスで形成される公知の周辺回路を含むこともできる。
第１の半導体素子群１１１１は第１の素子活性部１１１０に、第２の半導体素子群２１１１は第２の素子活性部２１１０に、それぞれ設けられている。図１（ａ）では、第１の素子活性部１１１０、第２の素子活性部２１１０をそれぞれ太線で囲んで示している。なお、本例では、第２の素子活性部２１１０は３つの素子活性部に分けて配置されているが、第２の半導体素子群２１１１を１つの素子活性部にまとめて配置することもできる。
第１の素子活性部１１１０は素子分離部３１２０に囲まれている。つまり、第１の半導体素子群１１１１は素子分離部３１２０で囲まれている。第２の素子活性部２１１０は、素子分離部３１２０を挟んで第１の素子活性部１１１０とは反対側に位置している。また、第２の素子活性部２１１０は素子分離部３１２０に囲まれている。つまり、第２の半導体素子群２１１１も素子分離部３１２０で囲まれている。
素子分離部３１２０はＬＯＣＯＳ法によって形成された酸化シリコン膜３００とシリコン基板１００内に配された不純物領域１２１を含んでいる。酸化シリコン膜３００はバーズビーク部３１０を有し、バーズビーク部３１０の下には第１導電型の第１の不純物領域１２１が設けられている。なお、図１（ａ）ではバーズビーク部３１０の表記を省略して第１の不純物領域１２１の位置を示している。
第１の半導体素子群１１１１は半導体素子である光電変換素子１１１を含んでいる。ここでは、光電変換素子１１１はフォトダイオードであるが、フォトゲートであってもよい。第１の半導体素子群１１１１は、第２導電型の浮遊拡散領域１１５（フローティングディフュージョン領域）を含んでいる。第１の半導体素子群１１１１は、光電変換素子１１１と浮遊拡散領域１１５との間に、半導体素子であるスイッチング素子を含んでいる。このスイッチング素子は、ＭＯＳ構造を有する転送ゲート６００である。転送ゲート６００はゲート電極６０１とゲート絶縁膜６０２とを含む。
第２の半導体素子群２１１１は、半導体素子である増幅トランジスタ６１０とリセットトランジスタ６２０と選択トランジスタ６３０とウェルコンタクト６４０を含んでいる。増幅トランジスタ６１０とリセットトランジスタ６２０、選択トランジスタ６３０はそれぞれ、制御電極（ゲート）と２つの主電極（ソースとドレイン）を有するＭＯＳＦＥＴである。各トランジスタの主電極１１６は、第１導電型の不純物領域であるウェル領域（不図示）に配された第２導電型の不純物領域として設けられている。第２の半導体素子群２１１１のウェル領域と、後述する第１の半導体素子群のウェル領域１１２は、ウェルコンタクト６４０を介して所定の電位に規定される。
浮遊拡散領域１１５は不図示の配線を介して増幅トランジスタ６１０のゲート６１１に接続されている。また、浮遊拡散領域１１５は不図示の配線を介して、リセットトランジスタ６２０のソースに接続されている。リセットトランジスタ６２０のドレインと増幅トランジスタ６１０のドレインには、不図示の配線によって電源電圧ＶＤＤが供給されている。増幅トランジスタ６１０のソースは、選択トランジスタ６３０のドレインと、共通の第２導電型の不純物領域からなる。選択トランジスタ６３０のソースには信号線を介して不図示の定電流源が接続されており、増幅トランジスタ６１０はその定電流源とソースフォロワ回路を構成している。
リセットトランジスタ６２０のゲート６２１にＯＮ信号を供給することで浮遊拡散領域１１５の電位を電源電圧ＶＤＤに基づく電位に規定し、浮遊拡散領域１１５の電荷をリセットする。リセットトランジスタ６２０のゲートおよび転送ゲート６００にＯＦＦ信号を供給し光電変換素子１１１での信号電荷の蓄積を開始する。転送ゲート６００にＯＮ信号を供給することにより、信号電荷は浮遊拡散領域１１５に転送されて、増幅トランジスタ６１０のゲート６１１の電位を変化させる。選択トランジスタ６３０のゲート６３１にＯＮ信号を供給することにより、光電変換素子１１１で生じた信号電荷に応じた電圧信号が信号線に現れる。このようにして取り出された信号は不図示の読み出し回路で読み出され、撮像装置の外部へ出力される。
図１（ｂ）を用いて半導体装置の構成を詳述する。シリコン基板１００は、第２導電型のシリコン基体１０１とシリコン基体１０１の上にエピタキシャル成長によって成膜された第２導電型のシリコン層１０２を有している。素子分離部３１２０は、酸化シリコン膜３００と、第１導電型の第１の不純物領域１２１を含む構造（素子分離構造）を成している。更に、素子分離部３１２０は第１導電型の第２の不純物領域１２２を有することができる。第１の不純物領域１２１は酸化シリコン膜３００の端部であるバーズビーク部３１０の下に位置しており、第２の不純物領域１２２は酸化シリコン膜３００の中央部３２０の下に位置している。第１の不純物領域１２１の不純物濃度は第２の不純物領域１２２の不純物濃度よりも高いことが好ましいが、第１の不純物領域１２１の不純物濃度は第２の不純物領域１２２の不純物濃度以下であってもよい。第１の不純物領域１２１および第２の不純物領域１２２の不純物濃度は、例えば、１×１０１５〜１×１０２０ａｔｏｍｓ／ｃｍ３である。第１の不純物領域１２１と第２の不純物領域１２２はどちらも酸化シリコン膜３００に接している。第２の不純物領域１２２は第１の不純物領域１２１よりもシリコン基板１００の深部にまで延在している。
光電変換素子１１１は、第２導電型のシリコン層１０２に配された第１導電型の不純物領域であるウェル領域１１２と、ウェル領域１１２の中に配された第２導電型の不純物領域である蓄積領域１１３とを有している。ウェル領域１１２と蓄積領域１１３はｐｎ接合を成している。蓄積領域１１３とシリコン基板１００の表面との間には第１導電型の不純物領域である表面領域１１４が設けられている。ウェル領域１１２の不純物濃度は、第２の不純物領域１２２の濃度よりも低い。表面領域１１４の不純物濃度はウェル領域１１２の不純物濃度よりも高い。以上のように光電変換素子１１１は、いわゆる埋め込み型のフォトダイオードの構造を有している。
ＬＯＣＯＳ法によって形成された酸化シリコン膜３００のバーズビーク部３１０の近傍、特に第１部分１１０とバーズビーク部３１０の界面には結晶構造に不整合部が生じやすい。この不整合部で生じた電荷がノイズ（例えば、暗電流）の原因となる場合がある。なお、第２導電型がｎ型である場合にはこれらのノイズの原因となる電荷は電子であり、第２導電型がｐ型である場合にはこれらのノイズの原因となる電荷は正孔となる。第１導電型の第１の不純物領域１２１をバーズビーク部３１０の下に配することにより、不整合部で生じた電荷が光電変換素子１１１の第２導電型の蓄積領域１１３に移動して再結合することを抑制し、ノイズを低減することができる。また、光電変換素子１１１に限らず、第２導電型の浮遊拡散領域１１５や、第２の半導体素子群２１１１のトランジスタの主電極１１６である第２導電型の不純物領域に対しても、ノイズの影響を低減することができる。
ＣＭＯＳイメージセンサーは、シリコン基板１００の上に設けられた複合部材７００を備えることができる。複合部材７００は、複数の配線層やこれらの配線を絶縁する層間絶縁層、配線層と半導体素子を接続するプラグ等の電気的機能を有する部材を必要に応じて含むことができる。また、複合部材７００は、撮像装置への入射光を適切に光電変換素子１１１へ入射させるための光学的機能を有する部材も必要に応じて含むことができる。光学的機能を有する部材としては、入射光の通過領域を画定する遮光膜や、入射光を分光するカラーフィルタ、入射光を集光するマイクロレンズ、入射光の反射を防止する反射防止膜等が挙げられる。また、複合部材７００は平坦化層や層間距離規定層等の機械的機能を有する部材や、金属等の拡散を防止する拡散防止層やパッシベーション層等の化学的機能を有する部材も含むことができる。また、１つの部材が、電気的機能と機械的機能と光学的機能と化学的機能のうちの２つ以上を兼ね備えることもできる。
本発明は、いわゆる裏面照射型のＣＭＯＳイメージセンサーにも適用でき、その場合には、光電変換素子１１１の受光面はシリコン基板１００に対して、酸化シリコン膜３００側とは反対側（シリコン基体１０１側）に設けられる。そして、複合部材７００をシリコン基板１００の両面に分けて配置することができる。また、ＣＣＤイメージセンサーにも本発明は適用でき、その場合には、半導体素子として、光電変換素子１１１に加えて電荷結合素子が用いられる。
以下、半導体装置の製造方法をＣＭＯＳイメージセンサーを例にして説明する。なお、工程ｄと工程ｅが、第１の不純物領域１２１を形成するための、とりわけ特に重要な工程であるが、ＣＭＯＳイメージセンサーの製造方法としてより好ましい形態を工程ａ〜工程ｏとして説明する。
（工程ａ）：本工程を、図２（ａ）を用いて説明する。シリコン基体１０１（シリコンウエハ）の上に、エピタキシャル成長によって第２導電型のシリコン層１０２を形成する。これにより、図２（ｂ）に示す様に、シリコン基体１０１とシリコン層１０２とを有する第２導電型のシリコン基板１００が得られる。シリコン基板１００の主面１０００は、本工程におけるシリコン層１０２の表面と一致する。なお、エピタキシャル成長を行わずに、シリコンウエハ自体をシリコン基板１００として用いてもよいし、シリコン基板１００はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｒａｔｏｒ）構造を有していてもよい。また、第２導電型のシリコン層１０２をシリコンウエハにイオン注入を行うことによって形成してもよい。
（工程ｂ）：本工程を、図２（ｂ）を用いて説明する。シリコン基板１００（シリコン層）を酸化雰囲気中で熱処理（熱酸化）し、１０〜１００ｎｍ程度の酸化シリコン層４１１を形成する。次いで、酸化シリコン層４１１の上に１０〜１００ｎｍ程度のポリシリコン層４２１を形成する。さらにポリシリコン層４２１の上に窒化シリコン膜２０１を形成する。窒化シリコン膜２０１の厚みは１００ｎｍ以上１０００ｎｍ以下であると良い。なお、窒化シリコン膜２０１を厚くすると応力が大きくなり、後の工程に好ましくない影響を及ぼす場合がある。そのため、窒化シリコン膜２０１の厚みを５００ｎｍ以下とすることが好ましい。窒化シリコン膜２０１の厚みを５００ｎｍ以上とする場合には、窒化シリコン膜２０１を、密度及び厚さが異なる複数の窒化シリコン層を積層した複層膜とすることにより、窒化シリコン膜２０１に生じる応力を小さくすることが好ましい。例えば、減圧化学気相成長法（ＬＰＣＶＤ）により比較的薄い第１の窒化シリコン層を形成し、この第１の窒化シリコン層上に、プラズマ化学気相成長法により第１の窒化シリコン層より厚い第２の窒化シリコン層を形成することができる。
酸化シリコン層４１１とポリシリコン層４２１を、窒化シリコン膜２０１とシリコン基板１００との間に中間膜４０１として設けることにより、窒化シリコン膜２０１と基板との間の応力を緩和することができる。中間膜４０１は酸化シリコン層４１１のみで構成されていてもよいが、上記のように、酸化シリコン層４１１と窒化シリコン膜２０１との間にポリシリコン層４２１をさらに有する複層膜とすることが好ましい。
酸化シリコン層４１１とポリシリコン層４２１を、窒化シリコン膜２０１とシリコン基板１００との間に中間膜４０１として設けることにより、窒化シリコン膜２０１と基板との間の応力を緩和することができる。中間膜４０１は酸化シリコン層４１１のみで構成されていてもよいが、上記のように、酸化シリコン層４１１と窒化シリコン膜２０１との間にポリシリコン層４２１をさらに有する複層膜とすることが好ましい。
（工程ｃ）：本工程を、図２（ｃ）を用いて説明する。窒化シリコン膜２０１の上にフォトレジスト（不図示）を塗布して、フォトリソグラフィ技術（露光・現像）を用いて、フォトレジストをパターニングする。パターニングされたフォトレジストをマスクとし、エッチング技術を用いて窒化シリコン膜２０１をパターニングする。これにより、窒化シリコン膜２０１はパターニングされた窒化シリコン膜２００となる。
これにより、シリコン基板１００は、窒化シリコン膜２００に覆われた第１部分１１０と、窒化シリコン膜２００（および中間膜４００）に覆われない第２部分１２０とに区分される。換言すれば、シリコン基板１００の第１部分１１０のみが窒化シリコン膜２００で覆われており、シリコン基板１００の第１部分１１０以外の部分である第２部分１１０は、窒化シリコン膜２００で覆われていない。第２部分１２０は第１部分１１０に隣接する。
第１部分１１０が後に形成される半導体装置の第１の素子活性部１１１０に概ね対応し、第２部分１２０が後に形成される半導体装置の素子分離部３１２０に概ね対応する。そのため、フォトレジストマスクのパターン、さらには、窒化シリコン膜２００のパターンは、半導体装置のレイアウトに応じて、適宜設計する。図１（ａ）で説明したように、第１の素子活性部１１１０は素子分離部３１２０に囲まれていることが好ましい。それは、素子活性部１１１０に形成される素子へのノイズの混入を低減するためである。そのため、第２部分１２０が第１部分１１０を囲むように、窒化シリコン膜２００をパターニングすることが好ましい。なお、窒化シリコン膜２０１、中間膜４０１のパターニング方法はフォトリソグラフィ技術とエッチング技術を用いたものに限定されることなく、リフトオフ技術を用いることもできる。
これにより、シリコン基板１００は、窒化シリコン膜２００に覆われた第１部分１１０と、窒化シリコン膜２００（および中間膜４００）に覆われない第２部分１２０とに区分される。換言すれば、シリコン基板１００の第１部分１１０のみが窒化シリコン膜２００で覆われており、シリコン基板１００の第１部分１１０以外の部分である第２部分１１０は、窒化シリコン膜２００で覆われていない。第２部分１２０は第１部分１１０に隣接する。
第１部分１１０が後に形成される半導体装置の第１の素子活性部１１１０に概ね対応し、第２部分１２０が後に形成される半導体装置の素子分離部３１２０に概ね対応する。そのため、フォトレジストマスクのパターン、さらには、窒化シリコン膜２００のパターンは、半導体装置のレイアウトに応じて、適宜設計する。図１（ａ）で説明したように、第１の素子活性部１１１０は素子分離部３１２０に囲まれていることが好ましい。それは、素子活性部１１１０に形成される素子へのノイズの混入を低減するためである。そのため、第２部分１２０が第１部分１１０を囲むように、窒化シリコン膜２００をパターニングすることが好ましい。なお、窒化シリコン膜２０１、中間膜４０１のパターニング方法はフォトリソグラフィ技術とエッチング技術を用いたものに限定されることなく、リフトオフ技術を用いることもできる。
（工程ｄ）：本工程を、図２（ｄ）および図７（ａ）、（ｂ）を用いて説明する。シリコン基板１００の上に配された窒化シリコン膜２００をマスクとして、シリコン基板１００の表面を熱酸化する。これにより、酸化シリコン膜３００を形成する。この工程は、いわゆるＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いて行われる。シリコン基板１００の表面のうち、第１部分１１０の表面は窒化シリコン膜２００（および中間膜４００）で覆われているので、第１部分１１０の表面の大部分は実質的に熱酸化されない。一方、シリコン基板１００の表面のうち、第２部分１２０の表面は窒化シリコン膜２００で覆われていないので、第２部分１２０の表面のほぼ全体が熱酸化される。このように、酸化シリコン膜３００はシリコン基板１００の表面に局所的に成長（選択成長）する。詳細には、酸化シリコン膜３００はシリコン基板１００の主面１０００の上下に広がるように成長する。なお、酸化シリコン膜３００は、中間膜４００として設けた酸化シリコン層４１０と、本工程によって熱酸化されたポリシリコン層４２０を酸化シリコン膜３００の一部として含み得る。
第１部分１１０の表面の端部は窒化シリコン膜２００で覆われているものの、本工程では熱酸化される。第１部分１１０の表面の端部に形成される酸化シリコンの厚みは第２部分１２０の表面に形成される酸化シリコンの厚みほど大きくはないにせよ、無視できない厚みを有している。そして、第１部分１１０の表面の端部に形成される酸化シリコン部の厚みは、第２部分１２０から第１部分１１０に向かって徐々に小さくなっている。このような、第１部分１１０の表面の端部に形成される酸化シリコン部は、その形状から、慣用的にバーズビーク部３１０と呼ばれる。図７（ａ）はバーズビーク部３１０近傍の拡大図である。ここで、工程ｃで形成される酸化シリコン層４１０およびポリシリコン層４２０は実質的に均一な厚みを有するが、本工程で熱酸化を行うと、中間膜４００の端部が熱酸化され酸化シリコン膜３００と一体となる場合がある。中間膜４００が酸化シリコン層４１０を含む場合には、バーズビーク部３１０は酸化シリコン層４１０の、第１部分１１０と窒化シリコン膜２００との間に位置する部分の端部を含み得る。中間膜４００がポリシコン層を含む場合には、バーズビーク部３１０は、ポリシリコン層４２０の、第１部分１１０と窒化シリコン膜２００との間に位置する部分の、熱酸化された端部を含み得る。このような点を考慮すると、バーズビーク部３１０の一端（第２部分１２０とは反対側の端）は、第１部分１１０上の酸化シリコン膜の厚みが、主面１０００に平行な方向において変化し始める位置と考えることができる。バーズビーク部３１０の他端（第２部分１２０側の端）は、第１部分１１０と第２部分１２０との境界の延長線上に位置する。なお、本工程によって窒化シリコン膜２００は酸化シリコン膜３００の成長に伴って図３（ｃ）の窒化シリコン膜２００の状態から図３（ｄ）及び図７（ａ）のように反って変形し得る。しかしながら、工程ｃと本工程とで、窒化シリコン膜２００の端の、主面１０００に平行な方向における位置（すなわち、第１部分１１０と第２部分１２０との境界）の変化は微小であり、実質的に変化しないとみなすことができる。なお、バーズビーク部３１０の幅Ｗ（バーズビーク部３１０の一端から他端までの最短距離）は通常は、１００〜３００ｎｍ程度である。また、中央部３２０の厚みは通常、１００〜６００ｎｍ程度である。ＬＯＣＯＳ法による素子分離構造を用いると、微細化がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の他の素子分離構造に比べて困難になる。本発明を適用できる半導体装置の大きさは特に限定されないが、撮像装置に適用する場合には、シリコン基板１００の面積を２００ｍｍ２以上とすると、画素の数と感度とを高水準で両立することが実用上容易になる。
なお、先の工程ｃにおいて、第２部分１２０の上に位置する中間膜４００の一部または全部を除去してもよい。例えば、第２部分１２０の上のポリシリコン層４２０を工程ｂの状態よりも薄くしてもよいし、第２部分１２０の上のポリシリコン層４２０を完全に除去してさらに酸化シリコン層４１０を工程ｂの状態よりも薄くしてもよい。さらには、第２部分１２０の上の中間膜４００を完全に除去して第２部分１２０を露出させてもよい。しかしながら、本工程ｄにおいて酸化シリコン膜３００の形状をより好適に制御する上では、工程ｃにおいて、第２部分１２０上のポリシリコン層４２０の少なくとも一部と酸化シリコン層４１０を残しておくことが好ましい。
第１部分１１０の表面の端部は窒化シリコン膜２００で覆われているものの、本工程では熱酸化される。第１部分１１０の表面の端部に形成される酸化シリコンの厚みは第２部分１２０の表面に形成される酸化シリコンの厚みほど大きくはないにせよ、無視できない厚みを有している。そして、第１部分１１０の表面の端部に形成される酸化シリコン部の厚みは、第２部分１２０から第１部分１１０に向かって徐々に小さくなっている。このような、第１部分１１０の表面の端部に形成される酸化シリコン部は、その形状から、慣用的にバーズビーク部３１０と呼ばれる。図７（ａ）はバーズビーク部３１０近傍の拡大図である。ここで、工程ｃで形成される酸化シリコン層４１０およびポリシリコン層４２０は実質的に均一な厚みを有するが、本工程で熱酸化を行うと、中間膜４００の端部が熱酸化され酸化シリコン膜３００と一体となる場合がある。中間膜４００が酸化シリコン層４１０を含む場合には、バーズビーク部３１０は酸化シリコン層４１０の、第１部分１１０と窒化シリコン膜２００との間に位置する部分の端部を含み得る。中間膜４００がポリシコン層を含む場合には、バーズビーク部３１０は、ポリシリコン層４２０の、第１部分１１０と窒化シリコン膜２００との間に位置する部分の、熱酸化された端部を含み得る。このような点を考慮すると、バーズビーク部３１０の一端（第２部分１２０とは反対側の端）は、第１部分１１０上の酸化シリコン膜の厚みが、主面１０００に平行な方向において変化し始める位置と考えることができる。バーズビーク部３１０の他端（第２部分１２０側の端）は、第１部分１１０と第２部分１２０との境界の延長線上に位置する。なお、本工程によって窒化シリコン膜２００は酸化シリコン膜３００の成長に伴って図３（ｃ）の窒化シリコン膜２００の状態から図３（ｄ）及び図７（ａ）のように反って変形し得る。しかしながら、工程ｃと本工程とで、窒化シリコン膜２００の端の、主面１０００に平行な方向における位置（すなわち、第１部分１１０と第２部分１２０との境界）の変化は微小であり、実質的に変化しないとみなすことができる。なお、バーズビーク部３１０の幅Ｗ（バーズビーク部３１０の一端から他端までの最短距離）は通常は、１００〜３００ｎｍ程度である。また、中央部３２０の厚みは通常、１００〜６００ｎｍ程度である。ＬＯＣＯＳ法による素子分離構造を用いると、微細化がＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等の他の素子分離構造に比べて困難になる。本発明を適用できる半導体装置の大きさは特に限定されないが、撮像装置に適用する場合には、シリコン基板１００の面積を２００ｍｍ２以上とすると、画素の数と感度とを高水準で両立することが実用上容易になる。
なお、先の工程ｃにおいて、第２部分１２０の上に位置する中間膜４００の一部または全部を除去してもよい。例えば、第２部分１２０の上のポリシリコン層４２０を工程ｂの状態よりも薄くしてもよいし、第２部分１２０の上のポリシリコン層４２０を完全に除去してさらに酸化シリコン層４１０を工程ｂの状態よりも薄くしてもよい。さらには、第２部分１２０の上の中間膜４００を完全に除去して第２部分１２０を露出させてもよい。しかしながら、本工程ｄにおいて酸化シリコン膜３００の形状をより好適に制御する上では、工程ｃにおいて、第２部分１２０上のポリシリコン層４２０の少なくとも一部と酸化シリコン層４１０を残しておくことが好ましい。
（工程ｅ）：本工程では、バーズビーク部３１０の下に第１の不純物領域１２１を形成するため、窒化シリコン膜２００をマスクとして第２部分１２０の上方から第１部分１１０へイオン注入（第１のイオン注入）を行う。なお、本工程における第１部分１１０とは、工程ｃで説明した第１部分１１０の一部であって、工程ｄにおいて酸化されなかったシリコン基板１００（シリコン層１０２）の一部である。また、本工程における第２部分１２０とは、工程ｃで説明した第２部分１２０の一部であって、工程ｄにおいて酸化されなかったシリコン基板１００（シリコン層１０２）の一部である。
本工程を、図３（ｅ１）、（ｅ２）、（ｅ３）、（ｅ４）および図７（ａ）、（ｂ）を用いて説明する。図７（ｂ）は、おおむね第１の素子活性部１１１０に対応する領域の周辺の平面図であり、図７（ｂ）の＜１＞、＜２＞、＜３＞、＜４＞は、図３（ｅ１）、（ｅ２）、（ｅ３）、（ｅ４）とそれぞれ対応している。
図１（ａ）に示す様に、第１の不純物領域１２１が素子活性部を囲むように設けることが好ましい。しかしながら、シリコン基板１００の主面１０００に平行な面内（Ｘ−Ｙ面内）において、単一の方向の第１のイオン注入では、囲むように設けられる第１の不純物領域１２１のうちのせいぜい半分程度しか形成できない。そこで、図７（ｂ）に示すように、第１のイオン注入は、シリコン基板１００の主面１０００に平行な面内（Ｘ−Ｙ面内）において、複数の方向から行うことが好ましい。本実施例では４方向のイオン注入（矢印Ｄ１〜Ｄ４）を行っている。
本工程を、図３（ｅ１）、（ｅ２）、（ｅ３）、（ｅ４）および図７（ａ）、（ｂ）を用いて説明する。図７（ｂ）は、おおむね第１の素子活性部１１１０に対応する領域の周辺の平面図であり、図７（ｂ）の＜１＞、＜２＞、＜３＞、＜４＞は、図３（ｅ１）、（ｅ２）、（ｅ３）、（ｅ４）とそれぞれ対応している。
図１（ａ）に示す様に、第１の不純物領域１２１が素子活性部を囲むように設けることが好ましい。しかしながら、シリコン基板１００の主面１０００に平行な面内（Ｘ−Ｙ面内）において、単一の方向の第１のイオン注入では、囲むように設けられる第１の不純物領域１２１のうちのせいぜい半分程度しか形成できない。そこで、図７（ｂ）に示すように、第１のイオン注入は、シリコン基板１００の主面１０００に平行な面内（Ｘ−Ｙ面内）において、複数の方向から行うことが好ましい。本実施例では４方向のイオン注入（矢印Ｄ１〜Ｄ４）を行っている。
次に、図７（ａ）を用いて、各第１のイオン注入におけるイオン注入角度について、詳細に述べる。第１のイオン注入における照射イオンのシリコン基板１００に対する軌跡は、矢印で示す様に、シリコン基板１００の主面１０００に対して非平行かつ非垂直であり、第１のイオン注入はいわゆる斜めイオン注入となる。そのイオン注入方向は、第２の部分１２０の第１部分１１０に向かう方向である。
図７（ａ）の矢印のうち実線の矢印は第１の不純物領域１２１の形成に寄与する照射イオンの軌跡を示しており、矢印のうち破線の矢印は第１の不純物領域１２１の形成に寄与しない照射イオンの軌跡を示している。
図７（ａ）の矢印のうち実線の矢印は第１の不純物領域１２１の形成に寄与する照射イオンの軌跡を示しており、矢印のうち破線の矢印は第１の不純物領域１２１の形成に寄与しない照射イオンの軌跡を示している。
第１のイオン注入の注入角θは１０°以上８０°以下であるが、注入角度θはバーズビーク部３１０の形状に応じて設定することが望ましい。なお、注入角θは、シリコン基板１００の主面１０００に垂直な方向（主面１０００の法線）を基準（０°）として定義される角度である。図７（ａ）にはバーズビーク部３１０の上面の一端３１１１（第２部分１２０とは反対側の端）と、上面の他端３１２１（第２部分１２０側の端）と、下面の一端３１１２（第１部分１１０側の端）と、下面の他端３１２２（第２部分１２０側の端）とを示している。さらに、上面の一端３１１１と上面の他端３１２１を結んだ仮想の直線を点線Ａで示している。さらに、下面の一端３１１２と下面の他端３１２２とを結んだ仮想の直線を点線Ｂ、点線Ｂの法線であって上面の他端３１２１を通る仮想の直線を点線Ｂ’で示している。
角度αは主面１０００の法線に対する直線Ａの角度であり、角度βは主面１０００の法線に対する直線Ｂ’の角度である。第１のイオン注入の入射角θは、α以下であることが好ましく、β以上であることがより好ましい。α＞βである場合には本発明は好適であり、θがβ以上かつα以下の範囲内（β≦θ≦α；）であると、第１の不純物領域１２１を好適な位置に配することができる。典型的には、αは６０°程度、βは１５°程度であるから、θを１５°以上６０°以下とすればよい。なお、α≦βである場合には０°＜θ≦αとすればよいが、酸化シリコン膜３００は、バーズビーク部３１０がβ＜αを満足するように形成することが望ましい。
このような角度で行われる第１のイオン注入によってバーズビーク部３１０の下に第１導電型の第１の不純物領域１２１が形成される。この第１の不純物領域１２１は、バーズビーク部３１０に接するように形成されることが望ましい。さらに、第１の不純物領域１２１のピーク濃度を有する部分はバーズビーク部３１０の直下に位置することが好ましい。特に、シリコン基板１００と酸化シリコン膜３００の界面、より詳細には、第１部分１１０とバーズビーク部３１０との界面で、もしくは界面からわずかに離れた位置で、不純物濃度が最大となるように、第１のイオン注入を行うことが好ましい。具体的には、第１のイオン注入の注入エネルギーをそのように設定すればよい。この時、第１の不純物領域１２１は、バーズビーク部３１０から離れるにしたがって不純物濃度が小さくなるような、不純物濃度分布を有する。第１のイオン注入におけるエネルギーは、第１の不純物領域１２１の位置および濃度分布が上記になるように適宜設定される。具体的には、窒化シリコン膜２００や酸化シリコン膜３００の厚みと、イオン注入角θに大きく依存するが、実用的には、１０ｋｅＶ〜２００ｋｅＶである。第１のイオン注入におけるドーズ量は、１×１０１２以上１×１０１４以下ｉｏｎｓ／ｃｍ２であると好ましい。
注入角θ及び注入エネルギーを適切に設定することにより、図７（ａ）で矢印で示した軌跡の照射イオンのうちの大部分である、点線の矢印で示した軌跡のイオンは、窒化シリコン膜２００及び酸化シリコン膜３００に阻まれて基板内へは殆ど注入されない。一方、実線の矢印で示すイオンは、窒化シリコン膜２００及び／又は酸化シリコン膜３００を通過して、シリコン基板１００（シリコン層１０２）内へ注入される。典型的には、照射イオンのうち酸化シリコン膜３００の中央部３２０に照射されるイオンは、当該中央部３２０に阻まれて第２部分１２０には殆ど注入されない。そして、バーズビーク部３１０へ向かって照射されるイオンは、中央部３２０より薄いバーズビーク部３１０を通過して第１部分１１０へ注入される。実線の矢印で示したイオンの中でも、上面の他端３１２１の近くから第１部分１１０へ入射するイオンの軌跡をより太い矢印で示した。この太い矢印の軌跡でバーズビーク部３１０の上面の他端３１２１を通過ようにシリコン基板１００に注入されたイオンが、第１の不純物領域１２１の中核（最も不純物濃度が高い部分であり、濃く示している）を成すと考えられる。
なお、注入角θを０°とした場合には、注入エネルギーが低いと、バーズビーク部３１０へ向かう照射イオンは窒化シリコン膜２００に阻まれて、バーズビーク部３１０の下には注入されないであろう。一方、バーズビーク部３１０の下までイオンが注入されるほどに注入エネルギーを高くすると、照射イオンのほとんどが窒化シリコン膜２００を通過してしまい、窒化シリコン膜２００がマスクとして機能しなくなる。その結果、バーズビーク部３１０の下のみならず第１部分１１０のほぼ全域に注入されてしまうであろう。このように、斜めイオン注入を用いない場合には、所望の位置に第１の不純物領域１２１を形成することが不可能または著しく困難になると考えられる。
工程ｄで用いたＬＯＣＯＳ法によって生じる酸化シリコン膜３００のバーズビーク部３１０は、第１部分１１０と第２部分１２０の境界付近に形成される。しかし、酸化シリコン膜３００を形成した後に、バーズビーク部３１０が形成された領域と正確に位置を合わせされたマスクを、別途形成することは困難である。また、酸化シリコン膜３００の成長によって表面の形状が複雑になるため、別途形成したマスクの形状は不安定となり、第１のイオン注入のマスクとして良好に機能しなくなる場合もある。しかしながら、本工程ｅでは酸化シリコン膜３００を成長させた際のマスクを、第１のイオン注入のマスクとして用いているため、第１の不純物領域１２１を自己整合的に好適な位置に配することができる。そして、バーズビーク部３１０の下に、直接、第１の不純物領域１２１を形成することができる。そのため、その位置や不純物濃度が好適に制御された第１の不純物領域１２１を精度よく形成することができる。その結果、後述する光電変換素子１１１に生じるノイズを十分に低減することが可能となる。
図３（ｅ１）〜図３（ｅ４）では、このような第１のイオン注入を４方向で行っている工程を示している。図３（ｅ１）および図７（ｂ）の＜１＞に示した矢印Ｄ１は、シリコン基板１００の主面に平行な面内（Ｘ−Ｙ面内）における、第１のイオン注入の第１方向を示している。第１方向は、実質的に＋Ｘ側（φ＝０°）から−Ｘ（φ＝１８０°）側へ向かう方向である。ここで、図３（ｅ１）に示す位置に第１の不純物領域１２１が形成される。
また、図３（ｅ２）および図７（ｂ）の＜２＞に示した矢印Ｄ２は、シリコン基板１００の主面に平行な面内（Ｘ−Ｙ面内）における、第１のイオン注入の第２方向を示している。第２方向は、実質的に−Ｙ（φ＝２７０°）側から＋Ｙ（φ＝９０°）側へ向かう方向である。図３（ｅ２）に示すように、更に、第１の不純物領域１２１が形成される。
図３（ｅ３）および図７（ｂ）の＜３＞に示した矢印Ｄ３は、シリコン基板１００の主面に平行な面内（Ｘ−Ｙ面内）における、第１のイオン注入の第３方向を示している。第３方向は、実質的に−Ｘ（φ＝１８０°）側から＋Ｘ（φ＝０°）側へ向かう方向であり、第１方向とは逆の方向である。図３（ｅ３）に示すように、更に、第１の不純物領域１２１が形成される。
そして、図３（ｅ４）および図７（ｂ）の＜４＞に示した矢印Ｄ４は、シリコン基板１００の主面に平行な面内（Ｘ−Ｙ面内）における、第１のイオン注入の第４方向を示している。第４方向は、実質的に＋Ｙ（φ＝９０°）側から−Ｙ（φ＝２７０°）側へ向かう方向であり、第２方向とは逆の方向である。これらの４方向からのイオン注入によって、囲むように設けられた第１の不純物領域１２１が形成される。つまり、各方向からのイオン注入で形成される第１の不純物領域は、互いに接続し、連続した第１の不純物領域１２１を形成する。
また、図３（ｅ２）および図７（ｂ）の＜２＞に示した矢印Ｄ２は、シリコン基板１００の主面に平行な面内（Ｘ−Ｙ面内）における、第１のイオン注入の第２方向を示している。第２方向は、実質的に−Ｙ（φ＝２７０°）側から＋Ｙ（φ＝９０°）側へ向かう方向である。図３（ｅ２）に示すように、更に、第１の不純物領域１２１が形成される。
図３（ｅ３）および図７（ｂ）の＜３＞に示した矢印Ｄ３は、シリコン基板１００の主面に平行な面内（Ｘ−Ｙ面内）における、第１のイオン注入の第３方向を示している。第３方向は、実質的に−Ｘ（φ＝１８０°）側から＋Ｘ（φ＝０°）側へ向かう方向であり、第１方向とは逆の方向である。図３（ｅ３）に示すように、更に、第１の不純物領域１２１が形成される。
そして、図３（ｅ４）および図７（ｂ）の＜４＞に示した矢印Ｄ４は、シリコン基板１００の主面に平行な面内（Ｘ−Ｙ面内）における、第１のイオン注入の第４方向を示している。第４方向は、実質的に＋Ｙ（φ＝９０°）側から−Ｙ（φ＝２７０°）側へ向かう方向であり、第２方向とは逆の方向である。これらの４方向からのイオン注入によって、囲むように設けられた第１の不純物領域１２１が形成される。つまり、各方向からのイオン注入で形成される第１の不純物領域は、互いに接続し、連続した第１の不純物領域１２１を形成する。
図３（ｅ１）〜図３（ｅ４）に示す工程、すなわち第１〜４方向での各イオン注入を行う順序は特に限定されない。また、各方向での第１のイオン注入の条件（注入角θ等）は、それぞれ同様の条件を用いることができる。なお、図６（ｂ）においては、第１の不純物領域１２１の形成に寄与するイオンの軌跡のみを実線の矢印（Ｄ１〜Ｄ４）で示している。そして、第１の不純物領域１２１の形成に寄与しないイオンの軌跡（図３（ｅ１）〜（ｅ４）、図７（ａ）における破線の矢印の記載を省略している。
このように、バーズビーク部３１０の延在方向に垂直な複数の方向からそれぞれ、斜めイオン注入を行うことにより、好適に第１の不純物領域１２１を形成することができる。なお、ここでは、第１の素子活性部１１１０に概ね対応した部分の近傍に第１の不純物領域１２１を形成する工程を説明したが、本工程で、第２の素子活性部１１１０に概ね対応した部分の近傍にも第１の不純物領域１２１を同時に形成することができる。ただし、第１の不純物領域１２１をすべての素子活性部に対応して形成する必要はない。第１の不純物領域１２１が不要な素子活性部に対応する部分には、マスクを適宜配置して、バーズビーク部３１０の下に第１の不純物領域１２１が形成されないようにすることができる。
（工程ｆ）：本工程を、図４（ｆ）を用いて説明する。窒化シリコン膜２００を除去し、ポリシコン層を除去する。窒化シリコン膜２００はＨ３ＰＯ４（リン酸）を用いたウェットエッチングで除去することができる。ポリシコン層はドライエッチングやウェットエッチングで除去することができる。そして、第１部分１１０の上に残った酸化シリコン層４１０を除去して第１部分１１０の表面を露出させる。酸化シリコン層４１０はＨＦ（フッ酸）を用いたウェットエッチングで除去することができる。なお、酸化シリコン層４１０のウェットエッチングでは、酸化シリコン膜３００の表面の一部もわずかにエッチングされるが、酸化シリコン膜３００が完全に除去されないように、エッチング時間を調整する。
（工程ｇ）：本工程を、図４（ｇ）を用いて説明する。第１部分１１０の表面を酸化して、酸化シリコンからなる薄いバッファ膜４３０を形成し、さらにバッファ膜４３０の上に、感光性樹脂からなる第１のレジスト膜２１０を形成する。なお、バッファ膜４３０の形成方法は、ドライ酸化でもよいしウェット酸化でもよい。このレジスト膜は、第１部分１１０を覆い、第２部分１２０を覆わないようにフォトリソグラフィ法によりパターングされている。第１のレジスト膜２１０をマスクとして第２部分１２０の上方から第２部分１２０へイオン注入（第２のイオン注入）を行う。これによって、第２の不純物領域１２２を形成する。第２のイオン注入におけるドーズ量は、１×１０１２以上１×１０１４以下ｉｏｎｓ／ｃｍ２であると好ましい。また、第２の不純物領域１２２は、第１の不純物濃度よりもシリコン基板１００の深い位置に存在するように形成される。第２のイオン注入の注入角は、１５°以下とすることが好ましく、０°とすることがより好ましい。
（工程ｈ）：本工程を、図５（ｈ）を用いて説明する。第１のレジスト膜２１０を除去した後に、シリコン基板１００の上に、感光性樹脂からなる第２のレジスト膜２２０を形成する。第２のレジスト膜２２０は、第２部分１２０を覆い、第１部分１１０を覆わないようにフォトリソグラフィ法によりパターングされている。第２のレジスト膜２２０をマスクとして第１部分１１０の上方から第１部分１１０へイオン注入（第３のイオン注入）を行う。これによって、第１導電型のウェル領域１１２を形成する。ウェル領域１１２の不純物濃度は、第１の不純物領域１２１及び第２の不純物領域１２２の不純物濃度よりも低くなるように行われる。
（工程ｉ）：本工程を、図５（ｉ）を用いて説明する。第２のレジスト膜２２０とバッファ膜４３０を除去して、第１部分１１０を露出させる。
（工程ｊ）：本工程を、図５（ｊ）を用いて説明する。熱酸化などのドライ酸化、あるいはＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）などのウェット酸化により、第１部分１１０の上に酸化シリコンからなるゲート絶縁膜６０２を形成する。さらに、第１部分１１０の上のゲート絶縁膜６０２の上に、ポリシリコン膜５０１を形成する。なお、ポリシリコン膜５０１は第２部分１２０の上の酸化シリコン膜３００の上にも形成される。
（工程ｋ）：本工程を、図５（ｋ）を用いて説明する。ポリシリコン膜５０１の上にフォトレジスト（不図示）を塗布して、フォトリソグラフィ技術（露光・現像）を用いて、フォトレジストをパターニングする。パターニングされたフォトレジストをマスクとし、エッチング技術を用いてポリシリコン膜５０１をパターニングする。ポリシリコン膜５０１は転送ゲート６００の形状に応じた形状にパターニングされ転送ゲート６００のゲート電極６０１が形成される。
なお、図示はしないが、本工程において、第２の半導体素子群２１１１のゲート６１１、６２１、６３１も同時に形成することができる。
なお、図示はしないが、本工程において、第２の半導体素子群２１１１のゲート６１１、６２１、６３１も同時に形成することができる。
（工程ｌ）：本工程を、図６（ｌ）を用いて説明する。シリコン基板１００の上に、感光性樹脂からなる第３のレジスト膜２３０を形成する。この第３のレジスト膜２３０は、第１部分１１０の端部と第２部分１２０とを含む第３部分１３０及び、第１部分１１０の一部である第５部分１５０を覆う。そして、第３のレジスト膜２３０は、第１部分１１０の大部分である第４部分１４０を覆わないようにフォトリソグラフィ法によりパターングされている。第３部分１３０は第１部分１１０の端部を含み、第３部分１３０の端部は第１部分１１０の端部に相当する。つまり、第３部分１３０は、第２部分１２０を含み、第２部分１２０から第１部分１１０に向かって拡張されている。このような第３のレジスト膜２３０をマスクとして第４部分１４０の上方から第４部分１４０へイオン注入（第４のイオン注入）を行う。これによって、第２導電型の蓄積領域１１３を形成する。第３のレジスト膜２３０が第３部分１３０の端部を覆うことによって、蓄積領域１１３は、ウェル領域１１２を介して、第２の不純物領域１２２から離れて形成される。
（工程ｍ）：本工程を、図６（ｍ）を用いて説明する。引き続き第３のレジスト膜２３０をマスクとして、第４部分１４０の上方から第４部分１４０へイオン注入（第５のイオン注入）を行う。これにより第１導電型の表面領域１１４が形成される。以上のようにして、第１半導体素子群の光電変換素子１１１として、埋め込み型フォトダイオードが形成される。この時、第５のイオン注入はゲート電極６０１の上方から第４部分１４０へイオン注入する斜めイオン注入でもよい。
（工程ｎ）：本工程を、図６（ｎ）を用いて説明する。第３のレジスト膜２３０を除去して、シリコン基板１００の上に感光性樹脂からなる第４のレジスト膜２４０を形成する。この第４のレジスト膜２４０は、第３部分１３０と第４部分１４０を覆い、第５部分１５０を覆わないようにフォトリソグラフィ法によりパターングされている。第５部分１５０の上方から第５部分１５０へイオン注入（第６のイオン注入）を行う。これによって、第１の半導体素子群１１１１の容量素子として、第１導電型の浮遊拡散領域１１５が形成される。なお、図示はしないが、本工程において、第２の半導体素子群２１１１の主電極１１６をなす不純物領域も同時に形成することができる。
（工程ｏ）：本工程を、図６（ｏ）を用いて説明する。第４のレジスト膜２４０を除去し、シリコン基板１００の上に複合部材７００を形成する。複合部材７００は、層間絶縁層や配線層、さらに層間絶縁層の上に配置されるカラーフィルタやマイクロレンズ等が必要に応じて含まれる。
以上、ＣＭＯＳイメージセンサーの製造方法を例にして説明してきたが、上記の記載に限定されることなく、適宜変更が可能である。
以上、ＣＭＯＳイメージセンサーの製造方法を例にして説明してきたが、上記の記載に限定されることなく、適宜変更が可能である。
上記した例では、第２導電型のシリコン基板１００を用いて、第１導電型の第１の不純物領域１２１、第１導電型の第２の不純物領域１２２、第１導電型のウェル領域１１２を形成した形態を説明した。しかしながら、第１導電型のシリコン板１００を用いて、当該シリコン基板１００を第１導電型のウェル領域１１２として用い、シリコン基板１００に第２導電型の蓄積領域１１３を形成してもよい。その場合にも、第１の不純物領域１２１と第２の不純物領域１２２とは第１導電型であればよく、第１の不純物領域１２１（および第２の不純物領域１２２）の不純物濃度を、シリコン基板１００（ウェル領域）の不純物濃度よりも高くすることが好ましい。工程ｈのウェル領域１１２の形成を、窒化シリコン膜２００を形成する前に行ってもよい。
上記した工程ｅでは、シリコン基板１００の主面１０００に平行な面内（Ｘ−Ｙ面内）における第１のイオン注入の方向を、図７（ｂ）に示すようにそれぞれがバーズビーク部３１０の延在方向（Ｘ、Ｙ方向）に垂直な第１〜４方向とした例を説明した。しかしながら、バーズビーク部３１０に非垂直な方向からイオン注入を行ってもよい。例えば、φ＝４５°からφ＝２２５°への方向と、φ＝２２５°からφ＝４５°への方向と、φ＝１３５°からφ＝３１５°への方向と、φ＝３１５°からφ＝１３５°への方向の４方向からイオン注入を行ってもよい。この場合、Ｘ方向成分とＹ方向成分が重複するため、一回のイオン注入のドーズ量が半分程度とすることが可能となる。そのため、前者の４方向に比べて、第１のイオン注入に要する時間を短縮することができるであろう。
また、例えば、φ＝４５°からφ＝２２５°への方向と、その逆方向であるφ＝２２５°からφ＝４５°への方向の２方向からイオン注入を行っても、第１の不純物領域１２１が素子活性部を囲むように形成することができる。イオン注入の方向は２方向、４方向に限らず、８方向や１６方向など、さらに多くてもよい。例えばイオン注入をしながらシリコン基板１００を主面１０００の面内方向で回転させるなどして、シリコン基板１００の主面１０００に平行な面内（Ｘ−Ｙ面内）における第１のイオン注入の方向を連続的に変化させてもよい。なお、第１の不純物領域１２１は必要な箇所に形成すればよいものであって、必ずしも素子活性部を囲まなくてもよい。そのため、第１の不純物領域１２１が必要な箇所が、第１のイオン注入を１方向からのみ行ってもよい。
また、例えばシリコン基板１００をＸ−Ｙ面において連続的に傾けるなどして、第１のイオン注入の注入角θを、例えばβ≦θ≦α範囲内で、連続的に変化させてもよい。工程ｅと工程ｇを異なるマスク（窒化シリコン膜２００と第１のレジスト膜２１０）を用いてイオン注入をする例を示したが、工程ｆを省略して、工程ｇの第２のイオン注入を窒化シリコン膜２００をマスクとして行ってもよい。さらに、例えばシリコン基板１００をＸ−Ｙ面において連続的に傾けるなどして角度θを変化させ、第１のイオン注入と第２のイオン注入を連続的に行ってもよい。また、第１のイオン注入と第２のイオン注入の順序を入れ替えてもよい。
工程ｆ以降についても、各工程の順序を適宜入れ替えたり、１つ以上の工程を省略したり、各工程を改変したりしてもよい。例えば、工程ｇで形成するバッファ膜４３０をゲート絶縁膜として用いてもよい。工程ｈで形成する第２のレジスト膜２２０を省略して第２部分１２０に対しても第３のイオン注入を行ってもよい。このようにすることによって、工程ｉを省略することができる。
また、第１〜第６のイオン注入を行った後で、転送ゲート６００のゲート絶縁膜及び／又はゲート電極を形成してもよい。
ただし、素子活性部に形成する第１の半導体素子群１１１１や第２の半導体素子群２１１１を構成する半導体素子を、素子分離部３１２０の少なくとも第１の不純物領域１２１を形成した後に形成することが望ましい。
なお、第２〜６のイオン注入においても、必要に応じて斜めイオン注入を行ってもよい。また、第１〜６のイオン注入、特に、第２のイオン注入と第３のイオン注入においては、注入エネルギーとドーズ量の少なくとも一方を異ならせた複数回のイオン注入を行ってもよい。このようにすることにより、各イオン注入で形成される不純物領域の不純物濃度分布を調整し、半導体装置の性能を向上することができる。
また、第１〜第６のイオン注入を行った後で、転送ゲート６００のゲート絶縁膜及び／又はゲート電極を形成してもよい。
ただし、素子活性部に形成する第１の半導体素子群１１１１や第２の半導体素子群２１１１を構成する半導体素子を、素子分離部３１２０の少なくとも第１の不純物領域１２１を形成した後に形成することが望ましい。
なお、第２〜６のイオン注入においても、必要に応じて斜めイオン注入を行ってもよい。また、第１〜６のイオン注入、特に、第２のイオン注入と第３のイオン注入においては、注入エネルギーとドーズ量の少なくとも一方を異ならせた複数回のイオン注入を行ってもよい。このようにすることにより、各イオン注入で形成される不純物領域の不純物濃度分布を調整し、半導体装置の性能を向上することができる。
第１〜第４のレジスト膜を、フォトリソグラフィ法でパターニングされた感光性樹脂（フォトレジスト）としたが、これに限定されることはない。例えば、第１〜第４のレジスト膜として、無機材料からなる膜をフォトリソグラフィ法及びエッチング法を用いてパターニングした、ハードマスクを用いてもよい。
以上、撮像装置の例を説明してきたが、光電変換素子１１１を有する半導体装置（光電変換装置）としては、ＡＥ（Ａｕｔｏ Ｅｘｐｏｓｕｒｅ）センサーのような測光装置やＡＦ（Ａｕｔｏ Ｆｏｃｕｓ）センサーのような測距装置も挙げられる。また半導体装置としては、ＭＰＵ等の演算装置やフラッシュメモリやＤＲＡＭのような記憶装置が挙げられる。半導体装置の中でも撮像装置は、とりわけ、ノイズが撮影画像の品質に大きく影響するため、ノイズの低減が強く求められる。そのため、撮像装置の製造方法に本発明を用いると効果的である。
１００ シリコン基板
１１０ 第１部分
１２０ 第２部分
２００ 窒化シリコン膜
３００ 酸化シリコン膜
３１０ バーズビーク部
１２１ 第１の不純物領域
１１１ 光電変換素子
１１０ 第１部分
１２０ 第２部分
２００ 窒化シリコン膜
３００ 酸化シリコン膜
３１０ バーズビーク部
１２１ 第１の不純物領域
１１１ 光電変換素子
Claims (11)
- シリコン基板の第１部分を覆い、前記シリコン基板の前記第１部分に隣接する第２部分を覆わないように配された窒化シリコン膜をマスクとして前記シリコン基板を熱酸化することにより、酸化シリコン膜を形成する工程と、
前記窒化シリコン膜をマスクとして前記酸化シリコン膜のバーズビーク部の下へ斜めイオン注入を行うことにより、第１導電型の第１の不純物領域を形成する工程と、
前記酸化シリコン膜のうち前記バーズビーク部よりも厚い部分の下へイオン注入を行うことにより、第１導電型の第２の不純物領域を形成する工程と、
前記窒化シリコン膜を除去した後に、前記第１導電型とは反対の第２導電型の不純物領域を前記第１部分に有する光電変換素子を形成する工程と、
前記第２導電型の不純物領域と前記シリコン基板の表面との間に、第１導電型の第３の不純物領域を形成する工程と、を備え、
前記第２導電型の不純物領域は、前記バーズビーク部を覆うレジスト膜をマスクとして前記第１部分にイオン注入を行うことにより、形成されることを特徴とする半導体装置の製造方法。 - 前記第１の不純物領域を形成する前記工程の後に、前記光電変換素子の信号電荷を転送するための転送ゲートを形成する工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記斜めイオン注入の注入角は、前記バーズビーク部の上面の前記第２部分とは反対側の端と、前記バーズビーク部の前記上面の前記第２部分側の端と、を結ぶ直線が前記シリコン基板の主面の法線に対して成す角度以下であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
- 前記第２部分は前記第１部分を囲んでおり、前記斜めイオン注入を、前記シリコン基板の主面に平行な方向における少なくとも２方向から行うことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
- 前記酸化シリコン膜を形成する前記工程および前記第１の不純物領域を形成する前記工程において、前記シリコン基板と前記窒化シリコン膜との間には、酸化シリコン層と、前記酸化シリコン層と前記窒化シリコン膜との間に位置するポリシリコン層が設けられていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
- 前記斜めイオン注入のドーズ量が、１×１０ １２ 以上１×１０ １４ 以下ｉｏｎｓ／ｃｍ ２ であり、
前記斜めイオン注入の注入エネルギーは、前記第１の不純物領域が前記バーズビーク部に接するように設定されており、
前記斜めイオン注入を、前記シリコン基板と前記酸化シリコン膜の界面で前記第１の不純物領域の不純物濃度が最大となるように行うことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。 - 前記第２の不純物領域は前記第２導電型の不純物領域よりも前記シリコン基板の深い位置まで形成されることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
- 前記第２の不純物領域を形成する前記工程では、前記窒化シリコン膜を除去した後に形成された前記第１部分を覆うレジスト膜をマスクとして、前記第２部分にイオン注入を行うことにより、前記第２の不純物領域を形成することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
- 前記窒化シリコン膜を除去した後に、前記第１部分へイオン注入を行って、第１導電型のウェル領域を形成する工程を備え、
前記ウェル領域の不純物濃度は、前記第２の不純物領域の不純物濃度よりも低く、
前記第２導電型の不純物領域は、前記ウェル領域を介して、前記第２の不純物領域から離れて形成されることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。 - 前記第２の不純物領域は、前記第２導電型の不純物領域よりも前記シリコン基板の深い位置で前記ウェル領域に接していることを特徴とする請求項９に記載の半導体装置の製造方法。
- 請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法を用いたＣＭＯＳイメージセンサーの製造方法であって、前記酸化シリコン膜の厚みが１００〜６００ｎｍであることを特徴とするＣＭＯＳイメージセンサーの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011103007A JP5950507B2 (ja) | 2011-05-02 | 2011-05-02 | 半導体装置の製造方法およびｃｍｏｓイメージセンサーの製造方法 |
| US13/455,981 US8679884B2 (en) | 2011-05-02 | 2012-04-25 | Methods for manufacturing semiconductor apparatus and CMOS image sensor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011103007A JP5950507B2 (ja) | 2011-05-02 | 2011-05-02 | 半導体装置の製造方法およびｃｍｏｓイメージセンサーの製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2012234988A JP2012234988A (ja) | 2012-11-29 |
| JP2012234988A5 JP2012234988A5 (ja) | 2014-06-19 |
| JP5950507B2 true JP5950507B2 (ja) | 2016-07-13 |
Family
ID=47090482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011103007A Active JP5950507B2 (ja) | 2011-05-02 | 2011-05-02 | 半導体装置の製造方法およびｃｍｏｓイメージセンサーの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8679884B2 (ja) |
| JP (1) | JP5950507B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6445799B2 (ja) * | 2014-07-08 | 2018-12-26 | キヤノン株式会社 | 光電変換装置 |
| JP2016115815A (ja) * | 2014-12-15 | 2016-06-23 | キヤノン株式会社 | 撮像装置および撮像システム |
| JP6650668B2 (ja) * | 2014-12-16 | 2020-02-19 | キヤノン株式会社 | 固体撮像装置 |
| JP6842240B2 (ja) * | 2016-03-07 | 2021-03-17 | 株式会社リコー | 画素ユニット、及び撮像素子 |
| JP6897740B2 (ja) * | 2016-03-07 | 2021-07-07 | 株式会社リコー | 画素ユニット、及び撮像素子 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2775765B2 (ja) * | 1988-09-02 | 1998-07-16 | ソニー株式会社 | 半導体装置の製造法 |
| JPH04196341A (ja) * | 1990-11-28 | 1992-07-16 | Hitachi Ltd | 半導体装置の製造方法 |
| JPH05218409A (ja) | 1992-02-05 | 1993-08-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH05283404A (ja) | 1992-03-31 | 1993-10-29 | Oki Electric Ind Co Ltd | 半導体装置の素子分離領域製造方法 |
| US5344787A (en) * | 1993-09-24 | 1994-09-06 | Vlsi Technology, Inc. | Latid implants for increasing the effective width of transistor elements in a semiconductor device |
| JP3047822B2 (ja) * | 1996-08-29 | 2000-06-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3455655B2 (ja) | 1997-03-03 | 2003-10-14 | 株式会社東芝 | 固体撮像装置および固体撮像装置応用システム |
| JPH113937A (ja) | 1997-06-11 | 1999-01-06 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH118387A (ja) | 1997-06-18 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4604296B2 (ja) * | 1999-02-09 | 2011-01-05 | ソニー株式会社 | 固体撮像装置及びその製造方法 |
| JP2001237310A (ja) * | 2000-02-23 | 2001-08-31 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP3544175B2 (ja) | 2000-11-28 | 2004-07-21 | キヤノン株式会社 | 半導体装置を用いた固体撮像装置及びカメラ |
| JP2002222854A (ja) * | 2001-01-25 | 2002-08-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4054557B2 (ja) * | 2001-10-10 | 2008-02-27 | 沖電気工業株式会社 | 半導体素子の製造方法 |
| US6649461B1 (en) * | 2002-04-25 | 2003-11-18 | Chartered Semiconductor Manufacturing Ltd. | Method of angle implant to improve transistor reverse narrow width effect |
| KR20040008912A (ko) | 2002-07-19 | 2004-01-31 | 주식회사 하이닉스반도체 | 이미지센서의 하이브리드 소자분리 방법 |
| JP2006024876A (ja) | 2004-06-07 | 2006-01-26 | Sun Tec Kk | 波長走査型ファイバレーザ光源 |
-
2011
- 2011-05-02 JP JP2011103007A patent/JP5950507B2/ja active Active
-
2012
- 2012-04-25 US US13/455,981 patent/US8679884B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20120282729A1 (en) | 2012-11-08 |
| JP2012234988A (ja) | 2012-11-29 |
| US8679884B2 (en) | 2014-03-25 |
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