JPH05218409A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05218409A JPH05218409A JP1961192A JP1961192A JPH05218409A JP H05218409 A JPH05218409 A JP H05218409A JP 1961192 A JP1961192 A JP 1961192A JP 1961192 A JP1961192 A JP 1961192A JP H05218409 A JPH05218409 A JP H05218409A
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Abstract
(57)【要約】
【目的】 ｎ−ＭＯＳＦＥＴのチャネルカット領域の形
成方法に関し、素子間分離用SiO2膜のバーズビーク下に
チャネルカット領域を形成する方法を提供してＭＯＳＦ
ＥＴのソース−ドレイン間のフィールドリークを防止
し、その信頼性を高めることを目的とする。 【構成】 ｐ型半導体基体１面にトランジスタの形成領
域３上を選択的に覆う耐酸化膜４をマスクにし選択酸化
手段により前記トランジスタ形成領域３を画定する素子
間分離用酸化シリコン膜６を形成した後、前記耐酸化膜
４をマスクにして前記素子間分離用酸化シリコン膜６中
にｐ型不純物をイオン注入する工程、前記素子間分離用
酸化シリコン膜６中に注入したｐ型不純物の固相拡散に
より、前記素子間分離用酸化シリコン膜６に形成される
バーズビーク6Bの直下部に前記半導体基体１より高不純
物濃度のｐ+ 型チャネルカット領域15を形成する工程を
有するように構成する。
成方法に関し、素子間分離用SiO2膜のバーズビーク下に
チャネルカット領域を形成する方法を提供してＭＯＳＦ
ＥＴのソース−ドレイン間のフィールドリークを防止
し、その信頼性を高めることを目的とする。 【構成】 ｐ型半導体基体１面にトランジスタの形成領
域３上を選択的に覆う耐酸化膜４をマスクにし選択酸化
手段により前記トランジスタ形成領域３を画定する素子
間分離用酸化シリコン膜６を形成した後、前記耐酸化膜
４をマスクにして前記素子間分離用酸化シリコン膜６中
にｐ型不純物をイオン注入する工程、前記素子間分離用
酸化シリコン膜６中に注入したｐ型不純物の固相拡散に
より、前記素子間分離用酸化シリコン膜６に形成される
バーズビーク6Bの直下部に前記半導体基体１より高不純
物濃度のｐ+ 型チャネルカット領域15を形成する工程を
有するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にｎチャネルを有する絶縁ゲート型電界効果トランジ
スタ（以後ｎ−ＭＯＳＦＥＴと略称する）製造に際して
のチャネルカット領域の形成方法に関する。
特にｎチャネルを有する絶縁ゲート型電界効果トランジ
スタ（以後ｎ−ＭＯＳＦＥＴと略称する）製造に際して
のチャネルカット領域の形成方法に関する。
【０００２】放射線環境下でｎ−ＭＯＳＦＥＴを用いた
場合、このＦＥＴの具備している酸化シリコン(SiO2)中
で放射線損傷が生じ、そこに正の固定電荷が発生する。
特に素子間分離用SiO2膜では、その膜厚が大きいために
生する損傷量も大きく発生する固定正電荷量も多くな
る。そのために素子間分離用SiO2膜下のｐ型シリコン(S
i)基体面が反転してｎ型のチャネルが形成され、このチ
ャネルによって、ゲートがオフの状態でもｎ+ 型のソー
ス・ドレイン間に素子間分離用SiO2膜下をバイパスした
リーク電流が流れて、ｎ−ＭＯＳＦＥＴの信頼性が低下
するという問題があり、改善が望まれている。
場合、このＦＥＴの具備している酸化シリコン(SiO2)中
で放射線損傷が生じ、そこに正の固定電荷が発生する。
特に素子間分離用SiO2膜では、その膜厚が大きいために
生する損傷量も大きく発生する固定正電荷量も多くな
る。そのために素子間分離用SiO2膜下のｐ型シリコン(S
i)基体面が反転してｎ型のチャネルが形成され、このチ
ャネルによって、ゲートがオフの状態でもｎ+ 型のソー
ス・ドレイン間に素子間分離用SiO2膜下をバイパスした
リーク電流が流れて、ｎ−ＭＯＳＦＥＴの信頼性が低下
するという問題があり、改善が望まれている。
【０００３】
【従来の技術】従来のｎ−ＭＯＳＦＥＴは、一般に図３
の工程断面図に示す方法により形成されていた。
の工程断面図に示す方法により形成されていた。
【０００４】即ち、図３(a) に示すように、例えばｐ型
Si基体（基板、エピタキシャル層、ウエル等からなる）
51上に初期酸化膜52を介してトランジスタ形成領域53上
を選択的に覆う耐酸化膜即ち窒化シリコン(Si3N4) 膜パ
ターン54を形成した後、図３(b) に示すように、前記Si
3N4 膜パターン54をマスクにして硼素(B+ ) をイオン注
入し（155 は B+ 注入領域）、次いでSi3N4 膜パターン
54をマスクにして熱酸化(LOCOS酸化）を行い、図３(c)
に示すように前記Si3N4 膜パターン54に覆われていない
トランジスタ形成領域53の周囲に選択的に素子間分離用
SiO2膜56を形成すると同時に、前記 B+ 注入領域を活性
化して上記素子間分離用SiO2膜56の直下部にｐ+ 型チャ
ネルカット領域55を形成する方法により、図３(d) にSi
3N4 膜パターン54及び初期酸化膜52を除去した後の状態
を示すように、素子間分離用SiO2膜56とその下部のｐ+
型チャネルカット領域55とからなりトランジスタ形成領
域53を画定する素子間分離領域57を形成する。なお前記
LOCOS酸化に際し、Si3N4膜パターン54の端部下にはバ
ーズビークが成長する。
Si基体（基板、エピタキシャル層、ウエル等からなる）
51上に初期酸化膜52を介してトランジスタ形成領域53上
を選択的に覆う耐酸化膜即ち窒化シリコン(Si3N4) 膜パ
ターン54を形成した後、図３(b) に示すように、前記Si
3N4 膜パターン54をマスクにして硼素(B+ ) をイオン注
入し（155 は B+ 注入領域）、次いでSi3N4 膜パターン
54をマスクにして熱酸化(LOCOS酸化）を行い、図３(c)
に示すように前記Si3N4 膜パターン54に覆われていない
トランジスタ形成領域53の周囲に選択的に素子間分離用
SiO2膜56を形成すると同時に、前記 B+ 注入領域を活性
化して上記素子間分離用SiO2膜56の直下部にｐ+ 型チャ
ネルカット領域55を形成する方法により、図３(d) にSi
3N4 膜パターン54及び初期酸化膜52を除去した後の状態
を示すように、素子間分離用SiO2膜56とその下部のｐ+
型チャネルカット領域55とからなりトランジスタ形成領
域53を画定する素子間分離領域57を形成する。なお前記
LOCOS酸化に際し、Si3N4膜パターン54の端部下にはバ
ーズビークが成長する。
【０００５】次いで、通常のＭＯＳプロセスに従い、図
３(e) に示すように、トランジスタ形成領域53上に熱酸
化によりゲート酸化膜58を形成し、次いで気相成長及び
パターニングの工程を経てトランジスタ形成領域53上に
前記ゲート酸化膜58を介して例えばポリSiからなるゲー
ト電極59を形成し、この前記素子間分離用SiO2膜56と上
記ゲート電極59をマスクにしてトランジスタ形成領域53
内にｎ型不純物例えば砒素( As+ ) をイオン注入し、活
性化熱処理を行っててｎ+ 型ソース領域60S 及びｎ+ 型
ドレイン領域60D を形成することによりｎ−ＭＯＳＦＥ
Ｔが形成されていた。
３(e) に示すように、トランジスタ形成領域53上に熱酸
化によりゲート酸化膜58を形成し、次いで気相成長及び
パターニングの工程を経てトランジスタ形成領域53上に
前記ゲート酸化膜58を介して例えばポリSiからなるゲー
ト電極59を形成し、この前記素子間分離用SiO2膜56と上
記ゲート電極59をマスクにしてトランジスタ形成領域53
内にｎ型不純物例えば砒素( As+ ) をイオン注入し、活
性化熱処理を行っててｎ+ 型ソース領域60S 及びｎ+ 型
ドレイン領域60D を形成することによりｎ−ＭＯＳＦＥ
Ｔが形成されていた。
【０００６】
【発明が解決しようとする課題】しかし上記従来の方法
では、チャネルカット領域55を形成するための不純物の
イオン注入が図３(b) に示すように素子形成領域53上を
覆う耐酸化マスクであるSi3N4 膜パターン54をマスクに
して行われるために、図３(d) に示す選択酸化（LOCOS
酸化）に際し、Si3N4 膜パターン54の端部下に成長する
素子間分離用SiO2膜56のバーズビーク56B 下にはｐ+ 型
チャネルカット領域55が形成されない。そのために素子
間分離用SiO2膜56（バーズビーク56B が含まれる）をマ
スクにし、これに整合して図３(e) のように形成される
ｎ+ 型ソース領域60S 及びｎ+ 型ドレイン領域60D とｐ
+ 型チャネルカット領域55との間には基板濃度の低濃度
のｐ型領域51A が介在することになり、このＭＯＳＦＥ
Ｔが放射線環境下に置かれた際には、バーズビーク56B
を含む素子間分離用SiO2膜56中に放射線照射によって形
成される正電位によって、バーズビーク56B 下の前記低
濃度ｐ型領域51A が反転してｎ型のチャネルを形成し、
問題点を示す図４の模式平面図のように、前記低濃度ｐ
型領域51A に形成されるｎ型チャネルを介してゲート電
極59に印加される電圧がオフの状態においてもドレイン
領域60D とソース領域60S 間に電流リーク（フィールド
リーク） IL が生じ、ＦＥＴ動作の信頼性が低下すると
いう問題を生ずる。
では、チャネルカット領域55を形成するための不純物の
イオン注入が図３(b) に示すように素子形成領域53上を
覆う耐酸化マスクであるSi3N4 膜パターン54をマスクに
して行われるために、図３(d) に示す選択酸化（LOCOS
酸化）に際し、Si3N4 膜パターン54の端部下に成長する
素子間分離用SiO2膜56のバーズビーク56B 下にはｐ+ 型
チャネルカット領域55が形成されない。そのために素子
間分離用SiO2膜56（バーズビーク56B が含まれる）をマ
スクにし、これに整合して図３(e) のように形成される
ｎ+ 型ソース領域60S 及びｎ+ 型ドレイン領域60D とｐ
+ 型チャネルカット領域55との間には基板濃度の低濃度
のｐ型領域51A が介在することになり、このＭＯＳＦＥ
Ｔが放射線環境下に置かれた際には、バーズビーク56B
を含む素子間分離用SiO2膜56中に放射線照射によって形
成される正電位によって、バーズビーク56B 下の前記低
濃度ｐ型領域51A が反転してｎ型のチャネルを形成し、
問題点を示す図４の模式平面図のように、前記低濃度ｐ
型領域51A に形成されるｎ型チャネルを介してゲート電
極59に印加される電圧がオフの状態においてもドレイン
領域60D とソース領域60S 間に電流リーク（フィールド
リーク） IL が生じ、ＦＥＴ動作の信頼性が低下すると
いう問題を生ずる。
【０００７】そこで、チャネルカット領域形成用の注入
不純物量を多くして熱拡散によりこの不純物をバーズビ
ーク下に導入する方法も試みられたが、この方法ではバ
ーズビーク下を所定の不純物濃度にするのに注入時の不
純物量をかなり多くする必要があり、そのために拡散に
際しての不純物分布が大きく拡がり、その裾がチャネル
領域にまで拡がって、チャネル領域の幅が狭まり、ＦＥ
Ｔの駆動能力が低下するという問題があった。
不純物量を多くして熱拡散によりこの不純物をバーズビ
ーク下に導入する方法も試みられたが、この方法ではバ
ーズビーク下を所定の不純物濃度にするのに注入時の不
純物量をかなり多くする必要があり、そのために拡散に
際しての不純物分布が大きく拡がり、その裾がチャネル
領域にまで拡がって、チャネル領域の幅が狭まり、ＦＥ
Ｔの駆動能力が低下するという問題があった。
【０００８】また、素子間分離用SiO2膜のバーズビーク
部をウェットエッチングにより除去した後に、ゲート酸
化膜の形成を行う方法も試みられたが、この方法では、
ゲート酸化膜の耐圧が素子間分離用SiO2膜側のエッジ部
において低下するという問題があった。
部をウェットエッチングにより除去した後に、ゲート酸
化膜の形成を行う方法も試みられたが、この方法では、
ゲート酸化膜の耐圧が素子間分離用SiO2膜側のエッジ部
において低下するという問題があった。
【０００９】そこで本発明は、チャネル領域幅の減少を
伴わずに素子間分離用SiO2膜のバーズビーク下にチャネ
ルカット領域を形成する方法を提供し、これによってＭ
ＯＳＦＥＴのソース−ドレイン間のフィールドリークを
防止し、その信頼性を高めることを目的とする。
伴わずに素子間分離用SiO2膜のバーズビーク下にチャネ
ルカット領域を形成する方法を提供し、これによってＭ
ＯＳＦＥＴのソース−ドレイン間のフィールドリークを
防止し、その信頼性を高めることを目的とする。
【００１０】
【課題を解決するための手段】上記課題の解決は、ｎチ
ャネルを有する絶縁ゲート型電界効果トランジスタの製
造に際して、ｐ型半導体基体面に前記トランジスタの形
成領域上を選択的に覆う耐酸化膜をマスクにし選択酸化
手段により前記トランジスタ形成領域を画定する素子間
分離用酸化シリコン膜を形成した後、前記耐酸化膜をマ
スクにして前記素子間分離用酸化シリコン膜中にｐ型不
純物をイオン注入する工程、前記素子間分離用酸化シリ
コン膜中に注入したｐ型不純物の固相拡散により、前記
素子間分離用酸化シリコン膜に形成されるバーズビーク
の直下部に前記半導体基体より高不純物濃度のｐ+ 型チ
ャネルカット領域を形成する工程を有する本発明による
半導体装置の製造方法によって達成される。
ャネルを有する絶縁ゲート型電界効果トランジスタの製
造に際して、ｐ型半導体基体面に前記トランジスタの形
成領域上を選択的に覆う耐酸化膜をマスクにし選択酸化
手段により前記トランジスタ形成領域を画定する素子間
分離用酸化シリコン膜を形成した後、前記耐酸化膜をマ
スクにして前記素子間分離用酸化シリコン膜中にｐ型不
純物をイオン注入する工程、前記素子間分離用酸化シリ
コン膜中に注入したｐ型不純物の固相拡散により、前記
素子間分離用酸化シリコン膜に形成されるバーズビーク
の直下部に前記半導体基体より高不純物濃度のｐ+ 型チ
ャネルカット領域を形成する工程を有する本発明による
半導体装置の製造方法によって達成される。
【００１１】
【作用】図１は本発明の原理説明図で、(a) は工程断面
図、(b) はバーズビークの基部近傍であるＡ−Ａ′断面
の不純物濃度プロファイル図である。
図、(b) はバーズビークの基部近傍であるＡ−Ａ′断面
の不純物濃度プロファイル図である。
【００１２】同図(a) において、１はSi基体、２は初期
酸化膜、３はトランジスタ形成領域、４は耐酸化マスク
膜であるSi3N4 膜パターン、６は素子間分離用SiO2膜、
6Bはバーズビーク、DOはドーパント（注入不純物）を示
す。また同図(b) において、Ｂは素子間分離用SiO2膜６
の表面、Ｂ′は素子間分離用SiO2膜６の底面、P1はイオ
ン注入直後の不純物濃度プロファイル、P2はアニール中
の不純物濃度プロファイル、P3はアニール終了後の不純
物濃度プロファイル、１はSi基体を示す。
酸化膜、３はトランジスタ形成領域、４は耐酸化マスク
膜であるSi3N4 膜パターン、６は素子間分離用SiO2膜、
6Bはバーズビーク、DOはドーパント（注入不純物）を示
す。また同図(b) において、Ｂは素子間分離用SiO2膜６
の表面、Ｂ′は素子間分離用SiO2膜６の底面、P1はイオ
ン注入直後の不純物濃度プロファイル、P2はアニール中
の不純物濃度プロファイル、P3はアニール終了後の不純
物濃度プロファイル、１はSi基体を示す。
【００１３】本発明の方法においては、図(a) に示すよ
うに、バーズビーク6B直下の基体１面にチャネルカット
領域形成用の不純物の導入を、 LOCOS酸化による素子間
分離用SiO2膜６形成後に、 LOCOS酸化に際しての耐酸化
マスクパターン即ちSi3N4 膜パターン４をマスクにし
て、素子間分離用SiO2膜６の表層部にイオン注入したｐ
型不純物の素子間分離用SiO2膜６を介してのSi基体１面
への固相拡散によって行う。
うに、バーズビーク6B直下の基体１面にチャネルカット
領域形成用の不純物の導入を、 LOCOS酸化による素子間
分離用SiO2膜６形成後に、 LOCOS酸化に際しての耐酸化
マスクパターン即ちSi3N4 膜パターン４をマスクにし
て、素子間分離用SiO2膜６の表層部にイオン注入したｐ
型不純物の素子間分離用SiO2膜６を介してのSi基体１面
への固相拡散によって行う。
【００１４】即ち、図(b) に示すように、上記Si3N4 膜
パターンの端部に接するバーズビーク6B近傍の素子間分
離用SiO2膜６の表層部にシャープなプロファイルＰ1 で
注入された不純物を、アニール処理によってプロファイ
ルＰ2 のように素子間分離用SiO2膜６の底面まで拡散さ
せ、更に過剰のアニール処理によって上記不純物をプロ
ファイルＰ3 に示すように、Si基体１内に、Ｂ′に接す
るSi基体１の表面が所定の不純物濃度ｃになるように固
相拡散させる。
パターンの端部に接するバーズビーク6B近傍の素子間分
離用SiO2膜６の表層部にシャープなプロファイルＰ1 で
注入された不純物を、アニール処理によってプロファイ
ルＰ2 のように素子間分離用SiO2膜６の底面まで拡散さ
せ、更に過剰のアニール処理によって上記不純物をプロ
ファイルＰ3 に示すように、Si基体１内に、Ｂ′に接す
るSi基体１の表面が所定の不純物濃度ｃになるように固
相拡散させる。
【００１５】このようにすると、バーズビーク6Bまでの
不純物の拡散距離が短いので、注入する不純物濃度は低
くてよく、従って、バーズビーク6B下に形成されるチャ
ネルカット領域チャネル領域内への拡がり幅ｗ（図(b)
）は微小になりチャネル幅の減少は軽微に抑えられ
る。
不純物の拡散距離が短いので、注入する不純物濃度は低
くてよく、従って、バーズビーク6B下に形成されるチャ
ネルカット領域チャネル領域内への拡がり幅ｗ（図(b)
）は微小になりチャネル幅の減少は軽微に抑えられ
る。
【００１６】従って本発明によれば、バーズビークのエ
ッチング除去する必要がなく、しかもチャネル幅の大き
な減少を伴わずにバーズビークの下部にチャネルカット
領域を容易に形成できる。そこで本発明によればゲート
酸化膜耐圧の劣化、駆動能力の低下を伴わずにソース−
ドレイン間リークを防止した高信頼性を有するＭＯＳＦ
ＥＴが形成することが可能になる。
ッチング除去する必要がなく、しかもチャネル幅の大き
な減少を伴わずにバーズビークの下部にチャネルカット
領域を容易に形成できる。そこで本発明によればゲート
酸化膜耐圧の劣化、駆動能力の低下を伴わずにソース−
ドレイン間リークを防止した高信頼性を有するＭＯＳＦ
ＥＴが形成することが可能になる。
【００１７】
【実施例】以下本発明の方法を、図２の工程断面図を参
照し、一実施例について具体的に説明する。
照し、一実施例について具体的に説明する。
【００１８】図２(a) 参照 本発明の方法を用いてｎ−ＭＯＳＦＥＴを形成するに際
しては、従来同様に、ｐ型Si基体（基板、エピタキシャ
ル層、ウエル等からなる）１上に熱酸化により厚さ 200
Å程度の初期酸化膜２を形成し、次いでその上に気相成
長法により耐酸化膜である厚さ1500Å程度のSi3N4 膜10
4 を形成する。
しては、従来同様に、ｐ型Si基体（基板、エピタキシャ
ル層、ウエル等からなる）１上に熱酸化により厚さ 200
Å程度の初期酸化膜２を形成し、次いでその上に気相成
長法により耐酸化膜である厚さ1500Å程度のSi3N4 膜10
4 を形成する。
【００１９】図２(b) 参照 次いで、従来通り通常のフォトリソグラフィ手段により
上記Si3N4 膜104 をパターニングしてトランジスタ形成
領域３上を選択的に覆うSi3N4 膜パターン４を形成し、
次いで上記Si3N4 膜パターン４をマスクにしトランジス
タ形成領域３の周辺部にチャネルカット領域形成用の不
純物である B+ を加速エネルギー40KeV、ドーズ量５×1
013cm-2〜１×1014cm-2程度の条件でイオン注入する（1
05 は B + 注入領域を示す。
上記Si3N4 膜104 をパターニングしてトランジスタ形成
領域３上を選択的に覆うSi3N4 膜パターン４を形成し、
次いで上記Si3N4 膜パターン４をマスクにしトランジス
タ形成領域３の周辺部にチャネルカット領域形成用の不
純物である B+ を加速エネルギー40KeV、ドーズ量５×1
013cm-2〜１×1014cm-2程度の条件でイオン注入する（1
05 は B + 注入領域を示す。
【００２０】図２(c) 参照 次いで、従来同様に、上記Si3N4 膜パターン４をマスク
にし1000℃程度の温度におけるウェット酸化手段等によ
り表出基体面に選択的にトランジスタ形成領域３を画定
する厚さ3000〜5000Å程度の素子間分離用SiO2膜（LOCO
S 酸化膜）６を形成する。ここで、前記 B+ 注入領域10
5 は活性化され、素子間分離用SiO2膜６の下部には第１
のｐ+ 型チャネルカット領域５が形成される。なおこの
際素子間分離用SiO2膜６のバーズビーク6Bの下部には従
来同様にチャネルカット領域５は形成されない。
にし1000℃程度の温度におけるウェット酸化手段等によ
り表出基体面に選択的にトランジスタ形成領域３を画定
する厚さ3000〜5000Å程度の素子間分離用SiO2膜（LOCO
S 酸化膜）６を形成する。ここで、前記 B+ 注入領域10
5 は活性化され、素子間分離用SiO2膜６の下部には第１
のｐ+ 型チャネルカット領域５が形成される。なおこの
際素子間分離用SiO2膜６のバーズビーク6Bの下部には従
来同様にチャネルカット領域５は形成されない。
【００２１】図２(d) 参照 次いで本発明の方法においては、上記Si3N4 膜パターン
４をマスクにし、素子間分離用SiO2膜６の表層部にバー
ズビーク6Bの下部領域にチャネルカット領域を形成する
ための例えば２弗化硼素(BF2 + ) を素子間分離酸化膜が
5000Åの場合い、例えば加速エネルギー 100〜120 KeV
、ドーズ量１〜２×1014cm-2の程度の条件でイオン注
入する。なお素子間分離酸化膜厚さ3000Åの場合、加速
エネルギーは上記同様 100〜120 KeV で行うとき、ドー
ズ量は６×1014cm-2乃至１×1015cm -2程度が適当であ
る。図中、115 は BF2 + 注入領域を示す。
４をマスクにし、素子間分離用SiO2膜６の表層部にバー
ズビーク6Bの下部領域にチャネルカット領域を形成する
ための例えば２弗化硼素(BF2 + ) を素子間分離酸化膜が
5000Åの場合い、例えば加速エネルギー 100〜120 KeV
、ドーズ量１〜２×1014cm-2の程度の条件でイオン注
入する。なお素子間分離酸化膜厚さ3000Åの場合、加速
エネルギーは上記同様 100〜120 KeV で行うとき、ドー
ズ量は６×1014cm-2乃至１×1015cm -2程度が適当であ
る。図中、115 は BF2 + 注入領域を示す。
【００２２】なおここで、注入不純物としてBF2 を用い
たのはSiO2中の拡散速度が速いことによるものであり、
勿論Ｂを注入不純物として用いてもさしつかえない。 図２(e) 参照 次いで、通常通り燐酸煮沸等の処理によりSi3N4 膜パタ
ーン４を除去した後、窒素(N2)雰囲気中で 900℃、30分
程度のアニール処理を行い、前記 BF2 + 注入領域115 の
不純物即ちBF2 をバーズビーク6B直下の基体１面に拡散
させ、その領域に1017cm-3程度の不純物濃度を有する第
２のｐ+ 型チャネルカット領域15を選択的に形成する。
なお、素子間分離用酸化膜６内へ注入される BF2 + の濃
度が前記の程度であれば、上記アニール後に、バーズビ
ーク6Bの下部に形成される1017cm -3程度の表面濃度を有
する第２のチャネルカット領域15の深さは1000Å程度で
あり、従ってチャネル領域11側へのチャネルカット領域
15の裾の拡がりもそれ以下の微小幅に抑えられる。
たのはSiO2中の拡散速度が速いことによるものであり、
勿論Ｂを注入不純物として用いてもさしつかえない。 図２(e) 参照 次いで、通常通り燐酸煮沸等の処理によりSi3N4 膜パタ
ーン４を除去した後、窒素(N2)雰囲気中で 900℃、30分
程度のアニール処理を行い、前記 BF2 + 注入領域115 の
不純物即ちBF2 をバーズビーク6B直下の基体１面に拡散
させ、その領域に1017cm-3程度の不純物濃度を有する第
２のｐ+ 型チャネルカット領域15を選択的に形成する。
なお、素子間分離用酸化膜６内へ注入される BF2 + の濃
度が前記の程度であれば、上記アニール後に、バーズビ
ーク6Bの下部に形成される1017cm -3程度の表面濃度を有
する第２のチャネルカット領域15の深さは1000Å程度で
あり、従ってチャネル領域11側へのチャネルカット領域
15の裾の拡がりもそれ以下の微小幅に抑えられる。
【００２３】図２(f) 参照 次いで、トランジスタ形成領域３上の初期酸化膜２を弗
酸処理等により除去した後、従来同様に通常のＭＯＳプ
ロセスに従い、熱酸化によりトランジスタ形成領域３上
に厚さ例えば 200Å程度のゲート酸化膜８を形成し、次
いで通常の気相成長及びパターニングの工程を経て上記
トランジスタ形成領域３上にゲート酸化膜８を介して例
えばポリSiよりなるゲート電極９を形成し、次いでこの
ゲート電極９とバーズビーク6Bを含む素子間分離用SiO2
膜６をマスクにしてｎ型不純物例えばAs+ を高濃度にイ
オン注入し、このAs+ 注入領域を活性化して、トランジ
スタ形成領域３内に周囲がゲート電極９とバーズビーク
6Bを含む素子間分離用SiO2膜６に整合するｎ+ 型ソース
領域10S 及びｎ+ 型ドレイン領域10D を形成し、以後図
示しない層間絶縁膜の形成、コンタクト窓の形成、金属
膜配線等の形成がなされて、本発明の方法を用いたｎ−
ＭＯＳＦＥＴが完成する。
酸処理等により除去した後、従来同様に通常のＭＯＳプ
ロセスに従い、熱酸化によりトランジスタ形成領域３上
に厚さ例えば 200Å程度のゲート酸化膜８を形成し、次
いで通常の気相成長及びパターニングの工程を経て上記
トランジスタ形成領域３上にゲート酸化膜８を介して例
えばポリSiよりなるゲート電極９を形成し、次いでこの
ゲート電極９とバーズビーク6Bを含む素子間分離用SiO2
膜６をマスクにしてｎ型不純物例えばAs+ を高濃度にイ
オン注入し、このAs+ 注入領域を活性化して、トランジ
スタ形成領域３内に周囲がゲート電極９とバーズビーク
6Bを含む素子間分離用SiO2膜６に整合するｎ+ 型ソース
領域10S 及びｎ+ 型ドレイン領域10D を形成し、以後図
示しない層間絶縁膜の形成、コンタクト窓の形成、金属
膜配線等の形成がなされて、本発明の方法を用いたｎ−
ＭＯＳＦＥＴが完成する。
【００２４】
【発明の効果】以上説明のように本発明の方法によれ
ば、 LOCOS酸化で形成される素子間分離用SiO2膜のバー
ズビークの下部に、チャネル領域の幅を大きく減少させ
ずに容易にチャネルカット領域を形成することができ、
ｎ−ＭＯＳＦＥＴの上記バーズビークの下部領域を介し
てのソース−ドレイン間リークを防止することができ
る。
ば、 LOCOS酸化で形成される素子間分離用SiO2膜のバー
ズビークの下部に、チャネル領域の幅を大きく減少させ
ずに容易にチャネルカット領域を形成することができ、
ｎ−ＭＯＳＦＥＴの上記バーズビークの下部領域を介し
てのソース−ドレイン間リークを防止することができ
る。
【００２５】また、バーズビークはＦＥＴ形成時にもエ
ッチング除去されることなくその儘残留せしめられるの
で、ゲート酸化膜の素子間分離用SiO2膜側端部における
耐圧劣化も防止される。従って本発明によれば、駆動能
力の低下及びゲート耐圧の劣化を伴わずにソース−ドレ
イン間リークを防止したｎ−ＭＯＳＦＥＴが形成でき、
本発明がｎ−ＭＯＳＦＥＴを用いて構成される半導体装
置の信頼性向上に寄与する効果は大きい。
ッチング除去されることなくその儘残留せしめられるの
で、ゲート酸化膜の素子間分離用SiO2膜側端部における
耐圧劣化も防止される。従って本発明によれば、駆動能
力の低下及びゲート耐圧の劣化を伴わずにソース−ドレ
イン間リークを防止したｎ−ＭＯＳＦＥＴが形成でき、
本発明がｎ−ＭＯＳＦＥＴを用いて構成される半導体装
置の信頼性向上に寄与する効果は大きい。
【図１】 本発明の原理図
【図２】 本発明の方法の一実施例の工程断面図
【図３】 従来方法の工程断面図
【図４】 従来の問題点を示す模式平面図
１ ｐ型Si基体 ２ 初期酸化膜 ３ トランジスタ形成領域 ４ Si3N4 膜パターン ５ 第１のｐ+ 型チャネルカット領域 ６ 素子間分離用SiO2膜 ８ ゲート酸化膜 ９ ゲート電極 10S ｎ+ 型ソース領域 10D ｎ+ 型ドレイン領域 11 チャネル領域 15 第２のｐ+ 型チャネルカット領域
Claims (2)
- 【請求項１】 ｎチャネルを有する絶縁ゲート型電界効
果トランジスタの製造に際して、 ｐ型半導体基体面に前記トランジスタの形成領域上を選
択的に覆う耐酸化膜をマスクにし選択酸化手段により前
記トランジスタ形成領域を画定する素子間分離用酸化シ
リコン膜を形成した後、 前記耐酸化膜をマスクにして前記素子間分離用酸化シリ
コン膜中にｐ型不純物をイオン注入する工程、 前記素子間分離用酸化シリコン膜中に注入したｐ型不純
物の固相拡散により、前記素子間分離用酸化シリコン膜
に形成されるバーズビークの直下部に前記半導体基体よ
り高不純物濃度のｐ+ 型チャネルカット領域を形成する
工程を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ｐ型不純物が２弗化硼素よりなるこ
とを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1961192A JPH05218409A (ja) | 1992-02-05 | 1992-02-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1961192A JPH05218409A (ja) | 1992-02-05 | 1992-02-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218409A true JPH05218409A (ja) | 1993-08-27 |
Family
ID=12003988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1961192A Withdrawn JPH05218409A (ja) | 1992-02-05 | 1992-02-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218409A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8679884B2 (en) | 2011-05-02 | 2014-03-25 | Canon Kabushiki Kaisha | Methods for manufacturing semiconductor apparatus and CMOS image sensor |
-
1992
- 1992-02-05 JP JP1961192A patent/JPH05218409A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8679884B2 (en) | 2011-05-02 | 2014-03-25 | Canon Kabushiki Kaisha | Methods for manufacturing semiconductor apparatus and CMOS image sensor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |