JP2003264279A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 フォトマスクの必要枚数やトータルの製造工
程数が削減された半導体装置の製造方法及び構造を得
る。 【解決手段】 Ｐ⁺型不純物導入領域２４は、ゲート構
造１０，１４の下方のチャネル形成領域に隣接する部分
を含んで、基板８０の上面内に形成されている。フォト
レジスト１０３、ゲート構造１０，１４、及び素子分離
絶縁膜５ｂ，５ｃを注入マスクに用いて、Ｎ型不純物１
０４をイオン注入する。Ｎ型不純物１０４のドーズ量
は、Ｐ⁺型不純物導入領域２４のＰ型を補償し得るドー
ズ量に設定されている。これにより、フォトレジスト１
０３から露出している部分のＰ⁺型不純物導入領域２４
が消失する。一方、フォトレジスト１０３によって覆わ
れている部分のＰ⁺型不純物導入領域２４は、フォトダ
イオード５１のＰ⁺型不純物導入領域６として残る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置の製
造方法及び構造に関し、特に、ＣＭＯＳイメージセンサ
の製造方法及び構造に関するものである。

【０００２】

【従来の技術】図１１は、従来のＣＭＯＳイメージセン
サの１画素の構成を示す回路図である（参照：冨留宮正
之他，「高感度、低クロストークのＣＭＯＳイメージセ
ンサ画素技術」，ITE Technical Report，Vol.25，NO.2
8，pp.19〜24）。図１１に示すように、ＣＭＯＳイメー
ジセンサの１画素は、フォトダイオード５１と、フォト
ダイオード５１のカソード電位をリセットするためのリ
セットＭＯＳトランジスタ５２とを備えている。また、
ＣＭＯＳイメージセンサの１画素は、リセットＭＯＳト
ランジスタ５２以外の他のトランジスタ５３を備えてお
り、具体的には、フォトダイオード５１のカソード電位
を増幅するためのソースフォロアＭＯＳトランジスタ５
３ａと、読み出し行を選択するための選択ＭＯＳトラン
ジスタ５３ｂとを備えている。

【０００３】フォトダイオード５１のカソードは、リセ
ットＭＯＳトランジスタ５２のソース及びソースフォロ
アＭＯＳトランジスタ５３ａのゲートにそれぞれ接続さ
れている。リセットＭＯＳトランジスタ５２はデプレッ
ション型のＭＯＳトランジスタであり、そのゲートは画
素リセット線３００に接続されている。また、リセット
ＭＯＳトランジスタ５２のドレインは、所定の電源電位
ＶＤＤを与える電源に接続されている。ソースフォロア
ＭＯＳトランジスタ５３ａのドレイン及びソースは、上
記電源及び選択ＭＯＳトランジスタ５３ｂのドレインに
それぞれ接続されている。選択ＭＯＳトランジスタ５３
ｂのゲート及びソースは、画素選択線３０１及び画素出
力線３０２にそれぞれ接続されている。

【０００４】以下、従来のＣＭＯＳイメージセンサの動
作について説明する。まず、リセットＭＯＳトランジス
タ５２をオンすることにより、フォトダイオード５１の
カソード電位を電源電位ＶＤＤにリセットする。リセッ
ト完了後、リセットＭＯＳトランジスタ５２はオフされ
る。

【０００５】次に、入射光がフォトダイオード５１で光
電変換されることによってキャリアが発生し、発生した
キャリアの量に応じてフォトダイオード５１のカソード
電位が変化する。次に、画素選択線３０１を介して選択
ＭＯＳトランジスタ５３ｂのゲートに所定の電圧を印加
することにより、選択ＭＯＳトランジスタ５３ｂをオン
する。これにより、変化後のフォトダイオード５１のカ
ソード電位は、ソースフォロアＭＯＳトランジスタ５３
ａによって増幅される。その結果、フォトダイオード５
１への入射光の光強度に応じた電位が、選択ＭＯＳトラ
ンジスタ５３ｂを介して画素出力線３０２に出力され
る。

【０００６】図１２は、従来のＣＭＯＳイメージセンサ
の構造を示す断面図である。但し、層間絶縁膜や配線
（画素リセット線３００、画素選択線３０１、画素出力
線３０２）等の記載は省略してある。また、ソースフォ
ロアＭＯＳトランジスタ５３ａ及び選択ＭＯＳトランジ
スタ５３ｂを、トランジスタ５３として代表して示して
いる。

【０００７】図１２に示すように従来のＣＭＯＳイメー
ジセンサは、基板８０、素子分離絶縁膜５ａ〜５ｃ、フ
ォトダイオード５１、リセットＭＯＳトランジスタ５
２、及びトランジスタ５３を備えている。基板８０は、
Ｐ⁺型半導体基板１、Ｐ型エピタキシャル層２、ディー
プＰウェル３、及びＰウェル４を備えている。

【０００８】フォトダイオード５１は、Ｐ⁺型不純物導
入領域３０及びＮ型不純物導入領域７を備えている。基
板８０の上面には、ゲートのエッチング工程やフォトレ
ジストのアッシング工程等に起因するダメージ及び表面
準位が存在している。Ｐ⁺型不純物導入領域３０とＮ型
不純物導入領域７とのＰＮ接合部分には空乏層が生じる
が、この空乏層が上記ダメージや表面準位にまで伸びる
と、これらを原因としたリーク電流が大きくなって、セ
ンサ特性が大きく低下する。従って、Ｐ⁺型不純物導入
領域３０とＮ型不純物導入領域７とのＰＮ接合部分に生
じる空乏層が、基板８０の上面にまで伸びることを防止
するために、Ｐ⁺型不純物導入領域３０の不純物濃度は
比較的高く設定されている。

【０００９】リセットＭＯＳトランジスタ５２は、ＬＤ
Ｄ型のソース・ドレイン領域を有するトランジスタであ
り、ゲート構造１０、サイドウォール２２、Ｎ^-型不純
物導入領域２０ｓ，２０ｄ、及びＮ⁺型不純物導入領域
１１ｓ，１１ｄを備えている。ゲート構造１０は、ゲー
ト絶縁膜８及びゲート電極９を有している。トランジス
タ５３は、ＬＤＤ型のソース・ドレイン領域を有するト
ランジスタであり、ゲート構造１４、サイドウォール２
３、Ｎ^-型不純物導入領域２１、及びＮ⁺型不純物導入領
域１５を備えている。ゲート構造１４は、ゲート絶縁膜
１２及びゲート電極１３を有している。

【００１０】図１３〜１８は、従来のＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。図１３
を参照して、まず、Ｐ⁺型半導体基板１の上面上にＰ型
エピタキシャル層２を形成する。次に、Ｐ型エピタキシ
ャル層２の上面に素子分離絶縁膜５ａ〜５ｃを形成す
る。次に、Ｐ型エピタキシャル層２の上面内にディープ
Ｐウェル３を形成する。次に、ディープＰウェル３の上
面内にＰウェル４を形成する。次に、Ｐウェル４の上面
上にゲート構造１０，１４を形成する。

【００１１】図１４を参照して、次に、所定の開口パタ
ーンを有するフォトレジスト１００を形成する。次に、
フォトレジスト１００を注入マスクに用いてＮ型不純物
１０１をイオン注入することにより、Ｎ型不純物導入領
域７を形成する。その後、フォトレジスト１００を除去
する。

【００１２】図１５を参照して、次に、所定の開口パタ
ーンを有するフォトレジスト１１０を形成する。次に、
フォトレジスト１１０及び素子分離絶縁膜５ａを注入マ
スクに用いてＰ型不純物１１１をイオン注入することに
より、Ｐ⁺型不純物導入領域３０を形成する。その後、
フォトレジスト１１０を除去する。

【００１３】図１６を参照して、次に、所定の開口パタ
ーンを有するフォトレジスト１０３を形成する。次に、
フォトレジスト１０３、素子分離絶縁膜５ｂ，５ｃ、及
びゲート構造１０，１４を注入マスクに用いてＮ型不純
物１０５をイオン注入することにより、比較的低濃度の
Ｎ^-型不純物導入領域２０ｓ，２０ｄ，２１を形成す
る。その後、フォトレジスト１０３を除去する。

【００１４】図１７を参照して、次に、ゲート構造１
０，１４の側面にサイドウォール２２，２３を形成す
る。図１８を参照して、次に、所定の開口パターンを有
するフォトレジスト１０６を形成する。次に、フォトレ
ジスト１０６、素子分離絶縁膜５ｂ，５ｃ、ゲート構造
１０，１４、及びサイドウォール２２，２３を注入マス
クに用いてＮ型不純物１０７をイオン注入することによ
り、比較的高濃度のＮ⁺型不純物導入領域１１ｓ，１１
ｄ，１５を形成する。その後、フォトレジスト１０６を
除去することにより、図１２に示した構造が得られる。

【００１５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置の製造方法によると、フォトダイ
オード５１のＰ⁺型不純物導入領域３０を形成するため
に、写真製版法によるフォトレジスト１１０の形成工
程、Ｐ型不純物１１１のイオン注入工程、及びフォトレ
ジスト１１０の除去工程という複数の工程が必要であ
り、製造工程数が増大するという問題がある。

【００１６】本発明はかかる問題を解決するために成さ
れたものであり、フォトダイオードのＰ⁺型不純物導入
領域を形成するにあたって写真製版法を利用しないこと
により、フォトマスクの必要枚数やトータルの製造工程
数が削減された半導体装置の製造方法及び半導体装置を
得ることを目的とするものである。

【００１７】

【課題を解決するための手段】この発明のうち請求項１
に記載の半導体装置の製造方法は、（ａ）基板を準備す
る工程と、（ｂ）基板の主面上に、ゲート構造を形成す
る工程と、（ｃ）フォトダイオードの一方電極として機
能する第１導電型の第１の不純物導入領域を、主面内に
形成する工程と、（ｄ）フォトダイオードの他方電極と
して機能する第２導電型の第２の不純物導入領域を、ゲ
ート構造の下方のチャネル形成領域に隣接する隣接部分
を含む、ゲート構造から露出している部分の主面内に形
成する工程と、（ｅ）少なくとも隣接部分における第２
の不純物導入領域に対して、第１導電型の不純物を導入
することにより、第２導電型を補償する工程と、（ｆ）
チャネル形成領域を挟んで対を成す第１導電型のソース
・ドレイン領域を、主面内に形成する工程とを備えるも
のである。

【００１８】また、この発明のうち請求項２に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、工程（ｆ）は、（ｆ−１）比較的低
濃度の第１導電型の第３の不純物導入領域を主面内に形
成する工程と、（ｆ−２）工程（ｆ−１）よりも後に実
行され、ゲート構造の側面にサイドウォールを形成する
工程と、（ｆ−３）工程（ｆ−２）よりも後に実行さ
れ、比較的高濃度の第１導電型の第４の不純物導入領域
を主面内に形成する工程とを有し、工程（ｅ）は、（ｅ
−１）工程（ｆ−２）よりも前に実行され、主面に対し
て略垂直方向からのイオン注入によって、第１導電型の
不純物を主面内に導入する工程を有することを特徴とす
るものである。

【００１９】また、この発明のうち請求項３に記載の半
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、工程（ｆ−１）と工程（ｅ−１）と
は、同一の工程として実行されることを特徴とするもの
である。

【００２０】また、この発明のうち請求項４に記載の半
導体装置の製造方法は、請求項２又は３に記載の半導体
装置の製造方法であって、工程（ｆ−１）は、所定のマ
スク材を注入マスクに用いたイオン注入を有し、工程
（ｅ−１）におけるイオン注入は、所定のマスク材を注
入マスクに用いて実行されることを特徴とするものであ
る。

【００２１】また、この発明のうち請求項５に記載の半
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、工程（ｅ）は、（ｅ−２）工程（ｆ
−２）よりも後に実行され、主面に対して斜方からのイ
オン注入によって、第１導電型の不純物をサイドウォー
ルの下方における主面内に導入する工程をさらに有する
ことを特徴とするものである。

【００２２】また、この発明のうち請求項６に記載の半
導体装置の製造方法は、請求項２に記載の半導体装置の
製造方法であって、工程（ｅ）は、（ｅ−２）工程（ｆ
−２）よりも後に実行され、主面に対して略垂直方向か
らのイオン注入によって、第１導電型の不純物を、サイ
ドウォール及びゲート構造から露出している部分の主面
内に導入する工程と、（ｅ−３）熱処理を行うことによ
って、工程（ｅ−２）で注入した不純物をサイドウォー
ルの下方における主面内に拡散させる工程とをさらに有
することを特徴とするものである。

【００２３】また、この発明のうち請求項７に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、工程（ｆ）は、（ｆ−１）比較的低
濃度の第１導電型の第３の不純物導入領域を主面内に形
成する工程と、（ｆ−２）工程（ｆ−１）よりも後に実
行され、ゲート構造の側面にサイドウォールを形成する
工程と、（ｆ−３）工程（ｆ−２）よりも後に実行さ
れ、比較的高濃度の第１導電型の第４の不純物導入領域
を主面内に形成する工程とを有し、工程（ｅ）は、（ｅ
−１）工程（ｆ−２）よりも後に実行され、主面に対し
て斜方からのイオン注入によって、第１導電型の不純物
をサイドウォールの下方における主面内に導入する工程
を有することを特徴とするものである。

【００２４】また、この発明のうち請求項８に記載の半
導体装置の製造方法は、請求項１に記載の半導体装置の
製造方法であって、工程（ｆ）は、（ｆ−１）比較的低
濃度の第１導電型の第３の不純物導入領域を主面内に形
成する工程と、（ｆ−２）工程（ｆ−１）よりも後に実
行され、ゲート構造の側面にサイドウォールを形成する
工程と、（ｆ−３）工程（ｆ−２）よりも後に実行さ
れ、比較的高濃度の第１導電型の第４の不純物導入領域
を主面内に形成する工程とを有し、工程（ｅ）は、（ｅ
−１）工程（ｆ−２）よりも後に実行され、主面に対し
て略垂直方向からのイオン注入によって、第１導電型の
不純物を、サイドウォール及びゲート構造から露出して
いる部分の主面内に導入する工程と、（ｅ−２）熱処理
を行うことによって、工程（ｅ−１）で注入した不純物
をサイドウォールの下方における主面内に拡散させる工
程とを有することを特徴とするものである。

【００２５】また、この発明のうち請求項９に記載の半
導体装置の製造方法は、請求項７又は８に記載の半導体
装置の製造方法であって、工程（ｆ−３）は、所定のマ
スク材を注入マスクに用いたイオン注入工程を有し、工
程（ｅ−１）におけるイオン注入は、所定のマスク材を
注入マスクに用いて実行されることを特徴とするもので
ある。

【００２６】また、この発明のうち請求項１０に記載の
半導体装置は、基板と、基板の主面内に形成されたフォ
トダイオードと、フォトダイオードの電位をリセットす
るためのトランジスタとを備え、フォトダイオードは、
主面内に形成され、フォトダイオードの一方電極として
機能する、第１導電型の第１の不純物導入領域と、第１
の不純物導入領域よりも深く主面内に形成され、フォト
ダイオードの他方電極として機能する、第２導電型の第
２の不純物導入領域とを有し、トランジスタは、主面上
に形成されたゲート構造と、ゲート構造の下方のチャネ
ル形成領域を挟んで対を成す、第２導電型のソース・ド
レイン領域とを有し、チャネル形成領域に隣接する部分
の主面内には、第１導電型の不純物と第２導電型の不純
物とが混在する補償領域が存在するものである。

【００２７】

【発明の実施の形態】本発明の実施の形態に係るＣＭＯ
Ｓイメージセンサの１画素の回路図は、図１１に示した
回路図と同様である。即ち、本発明の実施の形態に係る
ＣＭＯＳイメージセンサの１画素は、図１１に示した接
続関係で相互に接続されたフォトダイオード５１、リセ
ットＭＯＳトランジスタ５２、ソースフォロアＭＯＳト
ランジスタ５３ａ、及び選択ＭＯＳトランジスタ５３ｂ
を備えている。

【００２８】図１は、本発明の実施の形態に係るＣＭＯ
Ｓイメージセンサの構造を示す断面図である。但し、図
１２と同様に、層間絶縁膜や配線（図１１に示した画素
リセット線３００、画素選択線３０１、画素出力線３０
２）等の記載は省略しており、また、ソースフォロアＭ
ＯＳトランジスタ５３ａ及び選択ＭＯＳトランジスタ５
３ｂを、トランジスタ５３として代表して示している。

【００２９】基板８０は、Ｐ⁺型半導体基板１、Ｐ型エ
ピタキシャル層２、ディープＰウェル３、及びＰウェル
４を備えている。シリコンから成るＰ⁺型半導体基板１
の上面上には、Ｐ型エピタキシャル層２が形成されてい
る。Ｐ型エピタキシャル層２の上面内には、ディープＰ
ウェル３が形成されている。ディープＰウェル３の上面
内には、Ｐウェル４が形成されている。Ｐウェル４の上
面には、ＬＯＣＯＳ型の素子分離絶縁膜５ａ〜５ｃが形
成されている。素子分離絶縁膜５ａ〜５ｃの材質はシリ
コン酸化膜である。素子分離絶縁膜５ａと素子分離絶縁
膜５ｂとによって規定される素子形成領域内には、フォ
トダイオード５１及びリセットＭＯＳトランジスタ５２
が、互いに隣接して形成されている。素子分離絶縁膜５
ｂと素子分離絶縁膜５ｃとによって規定される素子形成
領域内には、トランジスタ５３が形成されている。

【００３０】フォトダイオード５１は、基板８０の上面
内に比較的深く形成されたＮ型不純物導入領域７と、基
板８０の上面内に比較的浅く形成されたＰ⁺型不純物導
入領域６とを備えている。

【００３１】リセットＭＯＳトランジスタ５２は、Ｐウ
ェル４の上面上に形成されたゲート構造１０と、ゲート
構造１０の側面に形成されたサイドウォール２２と、ゲ
ート構造１０の下方のチャネル形成領域を挟んで対を成
すソース領域及びドレイン領域とを備えている。リセッ
トＭＯＳトランジスタ５２は、ＬＤＤ型のソース・ドレ
イン領域を有するトランジスタである。ソース領域は、
比較的低濃度のＮ^-型不純物導入領域２０ｓと、比較的
高濃度のＮ⁺型不純物導入領域１１ｓとを有しており、
ドレイン領域は、比較的低濃度のＮ^-型不純物導入領域
２０ｄと、比較的高濃度のＮ⁺型不純物導入領域１１ｄ
とを有している。Ｎ⁺型不純物導入領域１１ｓは、Ｎ型
不純物導入領域７に接触している。ゲート構造１０は、
シリコン酸化膜等から成るゲート絶縁膜８と、ポリシリ
コン膜等から成るゲート電極９とがこの順に積層された
構造を有している。

【００３２】トランジスタ５３は、Ｐウェル４の上面上
に形成されたゲート構造１４と、ゲート構造１４の側面
に形成されたサイドウォール２３と、ゲート構造１４の
下方のチャネル形成領域を挟んで対を成すＬＤＤ型のソ
ース・ドレイン領域とを備えている。ソース・ドレイン
領域は、比較的低濃度のＮ^-型不純物導入領域２１と、
比較的高濃度のＮ⁺型不純物導入領域１５とを有してい
る。ゲート構造１４は、シリコン酸化膜等から成るゲー
ト絶縁膜１２と、ポリシリコン膜等から成るゲート電極
１３とがこの順に積層された構造を有している。

【００３３】図２〜８は、本発明の実施の形態に係るＣ
ＭＯＳイメージセンサの製造方法を工程順に示す断面図
である。図２を参照して、まず、Ｐ⁺型半導体基板１の
上面上にＰ型エピタキシャル層２を形成する。次に、Ｐ
型エピタキシャル層２の上面に素子分離絶縁膜５ａ〜５
ｃを形成する。次に、Ｐ型エピタキシャル層２の上面内
にディープＰウェル３を形成する。次に、ディープＰウ
ェル３の上面内にＰウェル４を形成する。次に、Ｐウェ
ル４の上面上にゲート構造１０，１４を形成する。

【００３４】図３を参照して、次に、所定の開口パター
ンを有するフォトレジスト１００を形成する。次に、フ
ォトレジスト１００を注入マスクに用いて、リン等のＮ
型不純物１０１を、エネルギーが１００〜５００ｋｅ
Ｖ、ドーズ量が１×１０¹²〜１×１０¹⁴ions／ｃｍ²の
注入条件でイオン注入する。これにより、基板８０の上
面内にＮ型不純物導入領域７が形成される。その後、フ
ォトレジスト１００を除去する。

【００３５】図４を参照して、次に、ゲート構造１０，
１４及び素子分離絶縁膜５ａ〜５ｃを注入マスクに用い
て、ボロン等のＰ型不純物１０２を、エネルギーが５〜
４０ｋｅＶ、ドーズ量が１×１０¹²〜５×１０¹⁴ions／
ｃｍ²の注入条件でイオン注入する。これにより、Ｐ⁺型
不純物導入領域２４が形成される。Ｐ⁺型不純物導入領
域２４は、ゲート構造１０，１４の下方のチャネル形成
領域に隣接する部分を含んで、基板８０の上面内に形成
されている。

【００３６】図５を参照して、次に、所定の開口パター
ンを有するフォトレジスト１０３を形成する。次に、フ
ォトレジスト１０３、ゲート構造１０，１４、及び素子
分離絶縁膜５ｂ，５ｃを注入マスクに用いて、基板８０
の上面に対して略垂直方向からＮ型不純物１０４をイオ
ン注入する。Ｎ型不純物１０４のドーズ量は、Ｐ⁺型不
純物導入領域２４のＰ型を補償し得るドーズ量に設定さ
れている。この例では、Ｐ型不純物１０２のドーズ量が
１×１０¹²〜５×１０¹⁴ions／ｃｍ²であったため、Ｎ
型不純物１０４のドーズ量も、これと同じく１×１０¹²
〜５×１０¹⁴ions／ｃｍ²とする。ここで、「Ｐ型を補
償する」とは、Ｐ型とは反対の導電型であるＮ型の不純
物を導入することによって、その部分のＰ型をキャンセ
ルすることを意味する。また、Ｎ型不純物１０４の注入
深さは、Ｐ⁺型不純物導入領域２４の形成深さに設定さ
れている。これにより、フォトレジスト１０３から露出
している部分のＰ⁺型不純物導入領域２４が消失する。
このＰ⁺型不純物導入領域２４が消失した部分の基板８
０の上面内には、図４に示した工程で注入した不純物
（ボロン）と、図５に示した工程で注入した不純物（リ
ン）とが存在しており、互いに異なる導電型の不純物が
混在した領域（本明細書において「補償領域」と称す
る）が形成されている。補償領域は、ゲート構造１０の
下方のチャネル形成領域に隣接して存在している。

【００３７】一方、フォトレジスト１０３によって覆わ
れている部分のＰ⁺型不純物導入領域２４は、フォトダ
イオード５１のＰ⁺型不純物導入領域６として残る。な
お、Ｎ型不純物１０４は、少なくともチャネル形成領域
に隣接する部分におけるＰ⁺型不純物導入領域２４内に
注入されれば足りる。

【００３８】図６を参照して、次に、フォトレジスト１
０３、素子分離絶縁膜５ｂ，５ｃ、及びゲート構造１
０，１４を注入マスクに用いて、Ｎ型不純物１０５を、
１０¹³〜１０¹⁴ions／ｃｍ²オーダーのドーズ量でイオ
ン注入する。これにより、比較的低濃度のＮ^-型不純物
導入領域２０ｓ，２０ｄ，２１が形成される。その後、
フォトレジスト１０３を除去する。

【００３９】図７を参照して、次に、１００〜３００ｎ
ｍ程度の膜厚のＴＥＯＳ酸化膜をＣＶＤ法によって全面
に堆積した後、そのＴＥＯＳ酸化膜を異方性ドライエッ
チング法によって全面エッチバックすることにより、ゲ
ート構造１０，１４の側面にサイドウォール２２，２３
を形成する。

【００４０】図８を参照して、次に、所定の開口パター
ンを有するフォトレジスト１０６を形成する。次に、フ
ォトレジスト１０６、素子分離絶縁膜５ｂ，５ｃ、ゲー
ト構造１０，１４、及びサイドウォール２２，２３を注
入マスクに用いて、Ｎ型不純物１０７を、１０¹⁵ions／
ｃｍ²オーダーのドーズ量でイオン注入する。これによ
り、比較的高濃度のＮ⁺型不純物導入領域１１ｓ，１１
ｄ，１５が形成される。その後、フォトレジスト１０６
を除去することにより、図１に示した構造が得られる。

【００４１】図９は、本発明の実施の形態に係るＣＭＯ
Ｓイメージセンサの製造方法の、第１の変形例の一工程
を示す断面図である。図９に示す工程は、図５に示した
Ｎ型不純物１０４のイオン注入工程に代えて実行され
る。あるいは、図５に示したＮ型不純物１０４のイオン
注入工程だけではＰ型の補償効果が十分でない場合は、
図５に示した工程に追加して実行される。

【００４２】図８に示した工程でフォトレジスト１０６
を形成した後、図９を参照して、基板８０を回転させな
がら、基板８０の上面に対して斜方から、Ｎ型不純物１
０８をイオン注入する。これにより、基板８０の上面内
にＮ型不純物１０８が導入される。このとき、Ｎ型不純
物１０８はサイドウォール２２の下方における基板８０
の上面内にも導入され、その結果、Ｎ型不純物１０８に
よってＰ⁺型不純物導入領域２４のＰ型が補償される。
なお、Ｎ型不純物１０８のドーズ量は、Ｐ⁺型不純物導
入領域２４のＰ型を補償し得るドーズ量（１０¹³〜１０
¹⁴ions／ｃｍ²オーダー）に設定されている。また、基
板８０の深さ方向に関するＮ型不純物１０８の注入深さ
は、Ｐ⁺型不純物導入領域２４の形成深さに設定されて
いる。

【００４３】図１０は、本発明の実施の形態に係るＣＭ
ＯＳイメージセンサの製造方法の、第２の変形例の一工
程を示す断面図である。図１０に示す工程は、図９に示
した工程と同様、図５に示した工程に代えて、あるいは
図５に示した工程に追加して実行される。図８に示した
工程でフォトレジスト１０６を形成した後、図１０を参
照して、基板８０の上面に対して略垂直方向からＮ型不
純物１０９をイオン注入する。Ｎ型不純物１０９のドー
ズ量は、Ｐ⁺型不純物導入領域２４のＰ型を補償し得る
ドーズ量に設定されている。また、Ｎ型不純物１０９の
注入深さは、その後の熱拡散を考慮して、Ｐ⁺型不純物
導入領域２４の形成深さよりも若干浅めに設定されてい
る。

【００４４】次に、イオン注入後の不純物を活性化する
通常アニールよりも過剰な熱処理を行う。これにより、
基板８０内に導入されているＮ型不純物１０９が過剰に
熱拡散される。このとき、Ｎ型不純物１０９はサイドウ
ォール２２の下方における基板８０の上面内にも熱拡散
され、その結果、Ｎ型不純物１０９によってＰ⁺型不純
物導入領域２４のＰ型が補償される。

【００４５】本発明の実施の形態に係るＣＭＯＳイメー
ジセンサの第３の変形例として、図５に示したＮ型不純
物１０４のイオン注入工程を行わなくてもよい。この場
合、図６に示したＮ型不純物１０５のイオン注入工程に
よって、Ｐ⁺型不純物導入領域２４のＰ型が補償される
ことになる。従って、第３の変形例によって製造された
ＣＭＯＳイメージセンサによると、サイドウォール２２
直下の基板８０の上面内においてＮ型の不純物濃度が低
くなって空乏化する。その結果、ゲートとソース・ドレ
インとのオーバーラップ容量（ゲートオーバーラップ容
量）を低減することが可能となる。

【００４６】このように本発明の実施の形態及びその変
形例に係る半導体装置の製造方法によれば、Ｎ^-型不純
物導入領域２０ｓ，２０ｄ，２１を形成するためのフォ
トレジスト１０３を用いて、Ｐ⁺型不純物導入領域２４
のＰ型を補償するためのＮ型不純物１０４がイオン注入
される（図５）。あるいは、Ｎ⁺型不純物導入領域１１
ｓ，１１ｄ，１５を形成するためのフォトレジスト１０
６を用いて、Ｐ⁺型不純物導入領域２４のＰ型を補償す
るためのＮ型不純物１０８又はＮ型不純物１０９がイオ
ン注入される（図９，１０）。従って、フォトダイオー
ド５１のＰ⁺型不純物導入領域６を形成するためだけの
写真製版及びアッシング工程（図１５に示したフォトレ
ジスト１１０の形成及び除去工程）が不要となるため、
フォトマスクの必要枚数やトータルの製造工程数を削減
することが可能となる。

【００４７】なお、以上の説明においてＮ型とＰ型を全
て入れ替えた場合であっても、上記と同様の効果が得ら
れることはいうまでもない。

【００４８】

【発明の効果】この発明のうち請求項１に係るものによ
れば、フォトダイオードの第２の不純物導入領域を形成
するためだけの写真製版及びアッシング工程が不要とな
るため、フォトマスクの必要枚数やトータルの製造工程
数を削減することが可能となる。

【００４９】また、この発明のうち請求項２に係るもの
によれば、工程（ｆ−２）におけるサイドウォール形成
工程よりも前に、工程（ｅ−１）におけるイオン注入工
程を実行することにより、チャネル形成領域の隣接部分
における第２の不純物導入領域に対して、第１導電型の
不純物を適切に導入することができる。

【００５０】また、この発明のうち請求項３に係るもの
によれば、工程（ｆ−１）と工程（ｅ−１）とが別工程
として実行される場合と比較すると、製造工程数を削減
することができる。

【００５１】また、この発明のうち請求項４に係るもの
によれば、工程（ｆ−１）と工程（ｅ−１）とで別のマ
スク材が使用される場合と比較すると、フォトマスクの
必要枚数やトータルの製造工程数を削減することが可能
となる。

【００５２】また、この発明のうち請求項５に係るもの
によれば、工程（ｅ−１）だけでは第２導電型の補償効
果が十分でない場合であっても、工程（ｅ−２）をさら
に実行することにより、第２の不純物導入領域の第２導
電型を確実に補償することができる。

【００５３】また、この発明のうち請求項６に係るもの
によれば、工程（ｅ−１）だけでは第２導電型の補償効
果が十分でない場合であっても、工程（ｅ−２）及び
（ｅ−３）をさらに実行することにより、第２の不純物
導入領域の第２導電型を確実に補償することができる。

【００５４】また、この発明のうち請求項７に係るもの
によれば、工程（ｆ−２）におけるサイドウォール形成
工程よりも後であっても、工程（ｅ−２）における斜方
からのイオン注入工程を実行することにより、チャネル
形成領域の隣接部分における第２の不純物導入領域に対
して、第１導電型の不純物を適切に導入することができ
る。

【００５５】また、この発明のうち請求項８に係るもの
によれば、工程（ｆ−２）におけるサイドウォール形成
工程よりも後であっても、工程（ｅ−１）における略垂
直方向からのイオン注入工程、及び工程（ｅ−２）にお
ける熱処理工程を実行することにより、チャネル形成領
域の隣接部分における第２の不純物導入領域に対して、
第１導電型の不純物を適切に導入することができる。

【００５６】また、この発明のうち請求項９に係るもの
によれば、工程（ｆ−３）と工程（ｅ−１）とで別のマ
スク材が使用される場合と比較すると、フォトマスクの
必要枚数やトータルの製造工程数を削減することが可能
となる。

【００５７】また、この発明のうち請求項１０に係るも
のによれば、チャネル形成領域に隣接して補償領域が形
成されており、その部分が空乏化するため、ゲートオー
バーラップ容量を低減することができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの構造を示す断面図である。

【図２】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。

【図３】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。

【図４】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。

【図５】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。

【図６】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。

【図７】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。

【図８】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法を工程順に示す断面図である。

【図９】 本発明の実施の形態に係るＣＭＯＳイメージ
センサの製造方法の、第１の変形例の一工程を示す断面
図である。

【図１０】 本発明の実施の形態に係るＣＭＯＳイメー
ジセンサの製造方法の、第２の変形例の一工程を示す断
面図である。

【図１１】 従来のＣＭＯＳイメージセンサの１画素の
構成を示す回路図である。

【図１２】 従来のＣＭＯＳイメージセンサの構造を示
す断面図である。

【図１３】 従来のＣＭＯＳイメージセンサの製造方法
を工程順に示す断面図である。

【図１４】 従来のＣＭＯＳイメージセンサの製造方法
を工程順に示す断面図である。

【図１５】 従来のＣＭＯＳイメージセンサの製造方法
を工程順に示す断面図である。

【図１６】 従来のＣＭＯＳイメージセンサの製造方法
を工程順に示す断面図である。

【図１７】 従来のＣＭＯＳイメージセンサの製造方法
を工程順に示す断面図である。

【図１８】 従来のＣＭＯＳイメージセンサの製造方法
を工程順に示す断面図である。

【符号の説明】

６ Ｐ⁺型不純物導入領域、７ Ｎ型不純物導入領域、
１０，１４ ゲート構造、２２，２３ サイドウォー
ル、１１ｓ，１１ｄ，２１ Ｎ⁺型不純物導入領域、２
０ｓ，２０ｄ，２１ Ｎ^-型不純物導入領域、５１ フ
ォトダイオード、５２ リセットＭＯＳトランジスタ、
５３ トランジスタ、８０ 基板。

フロントページの続き Ｆターム(参考） 4M118 AA10 AB01 BA14 CA04 DD09 DD12 EA01 EA03 EA06 EA07 EA15 FA06 FA28 FA33

Claims (10)

【特許請求の範囲】
1. 【請求項１】 （ａ）基板を準備する工程と、 （ｂ）前記基板の主面上に、ゲート構造を形成する工程
   と、 （ｃ）フォトダイオードの一方電極として機能する第１
   導電型の第１の不純物導入領域を、前記主面内に形成す
   る工程と、 （ｄ）前記フォトダイオードの他方電極として機能する
   第２導電型の第２の不純物導入領域を、前記ゲート構造
   の下方のチャネル形成領域に隣接する隣接部分を含む、
   前記ゲート構造から露出している部分の前記主面内に形
   成する工程と、 （ｅ）少なくとも前記隣接部分における前記第２の不純
   物導入領域に対して、前記第１導電型の不純物を導入す
   ることにより、前記第２導電型を補償する工程と、 （ｆ）前記チャネル形成領域を挟んで対を成す前記第１
   導電型のソース・ドレイン領域を、前記主面内に形成す
   る工程とを備える、半導体装置の製造方法。
2. 【請求項２】 前記工程（ｆ）は、 （ｆ−１）比較的低濃度の前記第１導電型の第３の不純
   物導入領域を前記主面内に形成する工程と、 （ｆ−２）前記工程（ｆ−１）よりも後に実行され、前
   記ゲート構造の側面にサイドウォールを形成する工程
   と、 （ｆ−３）前記工程（ｆ−２）よりも後に実行され、比
   較的高濃度の前記第１導電型の第４の不純物導入領域を
   前記主面内に形成する工程とを有し、 前記工程（ｅ）は、 （ｅ−１）前記工程（ｆ−２）よりも前に実行され、前
   記主面に対して略垂直方向からのイオン注入によって、
   前記第１導電型の不純物を前記主面内に導入する工程を
   有する、請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記工程（ｆ−１）と前記工程（ｅ−
   １）とは、同一の工程として実行される、請求項２に記
   載の半導体装置の製造方法。
4. 【請求項４】 前記工程（ｆ−１）は、所定のマスク材
   を注入マスクに用いたイオン注入を有し、 前記工程（ｅ−１）における前記イオン注入は、前記所
   定のマスク材を注入マスクに用いて実行される、請求項
   ２又は３に記載の半導体装置の製造方法。
5. 【請求項５】 前記工程（ｅ）は、 （ｅ−２）前記工程（ｆ−２）よりも後に実行され、前
   記主面に対して斜方からのイオン注入によって、前記第
   １導電型の不純物を前記サイドウォールの下方における
   前記主面内に導入する工程をさらに有する、請求項２に
   記載の半導体装置の製造方法。
6. 【請求項６】 前記工程（ｅ）は、 （ｅ−２）前記工程（ｆ−２）よりも後に実行され、前
   記主面に対して略垂直方向からのイオン注入によって、
   前記第１導電型の不純物を、前記サイドウォール及び前
   記ゲート構造から露出している部分の前記主面内に導入
   する工程と、 （ｅ−３）熱処理を行うことによって、前記工程（ｅ−
   ２）で注入した前記不純物を前記サイドウォールの下方
   における前記主面内に拡散させる工程とをさらに有す
   る、請求項２に記載の半導体装置の製造方法。
7. 【請求項７】 前記工程（ｆ）は、 （ｆ−１）比較的低濃度の前記第１導電型の第３の不純
   物導入領域を前記主面内に形成する工程と、 （ｆ−２）前記工程（ｆ−１）よりも後に実行され、前
   記ゲート構造の側面にサイドウォールを形成する工程
   と、 （ｆ−３）前記工程（ｆ−２）よりも後に実行され、比
   較的高濃度の前記第１導電型の第４の不純物導入領域を
   前記主面内に形成する工程とを有し、 前記工程（ｅ）は、 （ｅ−１）前記工程（ｆ−２）よりも後に実行され、前
   記主面に対して斜方からのイオン注入によって、前記第
   １導電型の不純物を前記サイドウォールの下方における
   前記主面内に導入する工程を有する、請求項１に記載の
   半導体装置の製造方法。
8. 【請求項８】 前記工程（ｆ）は、 （ｆ−１）比較的低濃度の前記第１導電型の第３の不純
   物導入領域を前記主面内に形成する工程と、 （ｆ−２）前記工程（ｆ−１）よりも後に実行され、前
   記ゲート構造の側面にサイドウォールを形成する工程
   と、 （ｆ−３）前記工程（ｆ−２）よりも後に実行され、比
   較的高濃度の前記第１導電型の第４の不純物導入領域を
   前記主面内に形成する工程とを有し、 前記工程（ｅ）は、 （ｅ−１）前記工程（ｆ−２）よりも後に実行され、前
   記主面に対して略垂直方向からのイオン注入によって、
   前記第１導電型の不純物を、前記サイドウォール及び前
   記ゲート構造から露出している部分の前記主面内に導入
   する工程と、 （ｅ−２）熱処理を行うことによって、前記工程（ｅ−
   １）で注入した前記不純物を前記サイドウォールの下方
   における前記主面内に拡散させる工程とを有する、請求
   項１に記載の半導体装置の製造方法。
9. 【請求項９】 前記工程（ｆ−３）は、所定のマスク材
   を注入マスクに用いたイオン注入工程を有し、 前記工程（ｅ−１）における前記イオン注入は、前記所
   定のマスク材を注入マスクに用いて実行される、請求項
   ７又は８に記載の半導体装置の製造方法。
10. 【請求項１０】 基板と、 前記基板の主面内に形成されたフォトダイオードと、 前記フォトダイオードの電位をリセットするためのトラ
    ンジスタとを備え、 前記フォトダイオードは、 前記主面内に形成され、前記フォトダイオードの一方電
    極として機能する、第１導電型の第１の不純物導入領域
    と、 前記第１の不純物導入領域よりも深く前記主面内に形成
    され、前記フォトダイオードの他方電極として機能す
    る、第２導電型の第２の不純物導入領域とを有し、 前記トランジスタは、 前記主面上に形成されたゲート構造と、 前記ゲート構造の下方のチャネル形成領域を挟んで対を
    成す、前記第２導電型のソース・ドレイン領域とを有
    し、 前記チャネル形成領域に隣接する部分の前記主面内に
    は、前記第１導電型の不純物と前記第２導電型の不純物
    とが混在する補償領域が存在する、半導体装置。