KR101026616B1 - 시모스 이미지센서 및 그 제조방법 - Google Patents
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Abstract
본 발명은 시모스 이미지센서 및 그 제조방법에 관한 것으로, 특히 2nd P0 이온주입공정을 생략하고 대신에 포토다이오드용 n형 이온주입영역을 이중으로 형성하여, 소자 균일성의 저하없이 전하운송효율을 개선한 발명이다. 이를 위한 본 발명은 소자분리막이 형성된 반도체 기판 상에 트랜스퍼 게이트를 형성하는 단계; 상기 트랜스퍼 게이트의 일측면에 정렬하며, 제 1 폭을 갖으며 제 1 이온주입깊이를 갖는 포토다이오드용 제 1 n형 이온주입영역을 상기 반도체 기판의 표면하부에 형성하는 단계; 상기 트랜스퍼 게이트의 일측면에 정렬하여 상기 포토다이오드용 제 1 n형 이온주입영역을 포함하고 있으며, 상기 제 1 폭보다 넓은 제 2 폭을 갖고 상기 제 1 이온주입깊이보다 깊은 제 2 이온주입깊이를 갖는 포토다이오드용 제 2 n형 이온주입영역을 형성하는 단계; 상기 트랜스퍼 게이트의 일측면에 정렬하며, 상기 포토다이오드용 제 1 n형 이온주입영역과 일부 중첩되는 포토다이오드용 p형 이온주입영역을 상기 반도체 기판의 표면하부와 상기 포토다이오드용 제 1 n형 이온주입영역 사이에 형성하는 단계; 상기 트랜스퍼 게이트의 양 측벽에 스페이서를 형성하는 단계; 및 상기 트랜스퍼 게이트의 타측에 플로팅 확산영역을 형성하는 단계를 포함하여 이루어 진다.
이미지센서, 포토다이오드, 전하운송효율, 더블 Deep N
Description
도1a는 통상적인 CMOS 이미지센서의 단위화소를 도시한 회로도,
도2a 내지 도2b는 종래기술에 따른 시모스 이미지센서의 제조공정을 도시한 공정단면도,
도3a 내지 도3d는 본 발명의 일실시예에 따른 시모스 이미지센서의 제조공정을 도시한 공정단면도.
*도면의 주요 부분에 대한 부호의 설명
21 : 기판
22 : 소자분리막
23 : 트랜스퍼 게이트
24 : 포토다이오드용 제 1 n형 이온주입영역( 제 1 Deep N )
25 : 포토다이오드용 제 2 n형 이온주입영역( 제 2 Deep N )
26 : 포토다이오드용 p형 이온주입영역(P0)
27 : 스페이서
28 : 플로팅 확산영역
본 발명은 시모스 이미지센서 및 그 제조방법에 관한 것으로 특히, 포토다이오드 제조에 사용되어 왔던 2nd P0 이온주입 공정을 생략하고, 대신에 포토다이오드용 n형 이온주입영역을 2 중으로 형성하여 줌으로써, 2nd P0 이온주입영역의 불균일성으로 인한 소자특성의 열화를 방지하면서 동시에 전하운송효율을 확보한 발명이다.
일반적으로, 이미지센서는 광학 영상(optical image)을 전기적 신호로 변환시키는 반도체 장치로서, 대표적인 이미지센서 소자로는 전하결합소자(Charge Coupled Device; CCD)와 시모스 이미지센서를 들 수 있다.
그 중에서 전하결합소자는 개개의 MOS(Metal-Oxide-Silicon) 캐패시터가 서로 매우 근접한 위치에 있으면서 전하 캐리어가 캐패시터에 저장되고 이송되는 소자이며, 시모스 이미지센서는 제어회로(control circuit) 및 신호처리회로(signal processing circuit)를 주변회로로 사용하는 CMOS 기술을 이용하여 화소(pixel)수 만큼 MOS 트랜지스터를 만들고 이것을 이용하여 순차적으로 출력을 검출하는 스위 칭 방식을 채용하는 소자이다.
도1a는 통상의 시모스 이미지센서에서 1개의 포토다이오드(PD)와 4개의 MOS 트랜지스터로 구성된 단위화소(Unit Pixel)를 도시한 회로도로서, 빛을 받아 광전하를 생성하는 포토다이오드(100)와, 포토다이오드(100)에서 모아진 광전하를 플로팅확산영역(102)으로 운송하기 위한 트랜스퍼 트랜지스터(101)와, 원하는 값으로 플로팅확산영역의 전위를 세팅하고 전하를 배출하여 플로팅확산영역(102)를 리셋시키기 위한 리셋 트랜지스터 (103)와, 플로팅확산영역의 전압이 게이트로 인가되어 소스 팔로워 버퍼 증폭기(Source Follower Buffer Amplifier) 역할을 하는 드라이브 트랜지스터(104)와, 스위칭(Switching) 역할로 어드레싱(Addressing) 역할을 수행하는 셀렉트 트랜지스터(105)로 구성된다. 단위 화소 밖에는 출력신호(Output Signal)를 읽을 수 있도록 로드(load) 트랜지스터(106)가 형성되어 있다.
이러한 시모스 이미지센서의 제조공정 중에서 광 특성 구현에 가장 중요한 공정은 포토다이오드 구현 공정이며, 포토다이오드의 경우 저조도 특성향상을 위하여 포토다이오의 최상부 층에는 2 번의 p형 이온주입공정을 통해 형성된 p형 이온주입영역이 구비되어 있다.
도2a 내지 도2b는 종래기술에 따른 시모스 이미지센서의 제조공정을 도시한 도면으로 이를 참조하여 종래기술을 설명하면 다음과 같다.
먼저, p형 반도체 기판(11) 상에 활성영역과 필드영역을 정의하는 소자분리막(12)을 형성한다. 이때, p형 반도체 기판(11)은 고농도의 p형 기판과 저농도의 p형 에피층(epitaxial layer)이 적층 형성된 구조를 사용할 수도 있다.
다음으로 트랜스퍼 트랜지스터의 게이트 전극(13)을 비롯한 각종 게이트 전극을 패터닝한다. 이하에서는 트랜스퍼 트랜지스터의 게이트 전극을 트랜스퍼 게이트라 칭하기로 한다.
이어서, 트랜스퍼 게이트(13)의 일측에 정렬되며, 반도체 기판(11) 깊숙히 포토다이오드용 n형 이온주입영역(또는, Deep N 영역)(14)이 형성되며, 그 이후에는 포토다이오드용 p형 이온주입영역(또는, P0 영역)을 형성하기 위한 이온주입공정이 진행된다.
즉, 포토다이오드용 n형 이온주입영역(또는, Deep N 영역)(14)을 형성하기 위한 공정이 진행된다. 그후, 연속적으로 동일한 마스크를 사용하여, p형 이온주입을 실시하여 포토다이오드용 n형 이온주입영역(14)의 상부에 제 1 p형 이온주입영역(15)을 형성한다.
다음으로 도2b에 도시된 바와같이 게이트 전극의 양 측벽에 스페이서가 형성된다. 즉, 트랜스퍼 게이트를 포함하는 반도체 기판 상에 스페이서 절연막을 일정두께로 증착한 후, 전면식각공정을 진행하게 되면, 게이트 전극의 양 측벽에 스페이서가 형성된다.
이와같은 스페이서 형성공정이 끝나고 난 후에는 포토다이오드의 표면에 얇은 두께의 잔류 산화막(17)이 잔존하게 되며, 이와같이 잔류산화막이 잔존한 상태에서 마스크 없이 진행되는 블랭킷(blanket) 제 2 p형 이온주입공정(2nd P0)이 진행되어 도2b에 도시된 바와같은 제 2 p형 이온주입영역(18)이 형성된다.
여기서, 제 2 p형 이온주입영역(18)은 포토다이오드용 n형 이온주입영역(14) 상에 형성되며, 게이트 스페이서(16)에 정렬되어 제 1 p형 이온주입영역(15)과 접하고 있다.
이와같이 제 1 p형 이온주입영역(18)과 제 2 p형 이온주입영역(15)의 도핑 프로파일이 도2b에 도시된 바와같은 경우에는, 전하운송에 도움을 주는 전위구배(fringing field)가 생성되어 전하 운송효율에 유리한 장점이 있다.
하지만, 전술한 제 2 p형 이온주입공정을 진행하기 전에, 잔류한 산화막(17)의 두께는 칩에 따라 균일하지 않으며, 그 변동폭도 매우 크기때문에 이를 균일하게 조절하기가 어렵다.
결과적으로 이온주입시 버퍼층의 역할을 하는 잔류 산화막의 두께가 균일하지 않기 때문에, 제 2 p형 이온주입영역의 이온주입 깊이도 균일하지 않게 되며, 그 결과 결국 칩 간의 특성에 직접적인 영향을 미치게 되어 공정의 안정화 및 수율 등에 커다란 문제점으로 작용하고 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 제 2 p형 이온주입공정을 생략하는 대신에, n형 이온주입영역을 이중으로 형성함으로써 소자 균일도의 저하없이 양호한 전하운송효율을 확보한 시모스 이미지센서 및 그 제조방법을 제공함을 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명은, 소자분리막이 형성된 반도체 기판 상에 트랜스퍼 게이트를 형성하는 단계; 상기 트랜스퍼 게이트의 일측면에 정렬하며, 제 1 폭을 갖으며 제 1 이온주입깊이를 갖는 포토다이오드용 제 1 n형 이온주입영역을 상기 반도체 기판의 표면하부에 형성하는 단계; 상기 트랜스퍼 게이트의 일측면에 정렬하여 상기 포토다이오드용 제 1 n형 이온주입영역을 포함하고 있으며, 상기 제 1 폭보다 넓은 제 2 폭을 갖고 상기 제 1 이온주입깊이보다 깊은 제 2 이온주입깊이를 갖는 포토다이오드용 제 2 n형 이온주입영역을 형성하는 단계; 상기 트랜스퍼 게이트의 일측면에 정렬하며, 상기 포토다이오드용 제 1 n형 이온주입영역과 일부 중첩되는 포토다이오드용 p형 이온주입영역을 상기 반도체 기판의 표면하부와 상기 포토다이오드용 제 1 n형 이온주입영역 사이에 형성하는 단계; 상기 트랜스퍼 게이트의 양 측벽에 스페이서를 형성하는 단계; 및 상기 트랜스퍼 게이트의 타측에 플로팅 확산영역을 형성하는 단계를 포함하여 이루어진다.
또한, 본 발명은 소자분리막이 형성된 반도체 기판 상에 형성된 트랜스퍼 게이트; 제 1 폭과 제 1 이온주입깊이를 갖으며, 상기 트랜스퍼 게이트의 일측면에 정렬하여 상기 반도체 기판의 표면하부에 형성된 포토다이오드용 제 1 n형 이온주입영역; 상기 제 1 폭보다 넓은 제 2 폭과 상기 제 1 이온주입깊이보다 깊은 제 2 이온주입깊이를 갖으며, 상기 트랜스퍼 게이트의 일측면에 정렬하여 상기 포토다이오드용 제 1 n형 이온주입영역을 포함하고 있는 포토다이오드용 제 2 n형 이온주입영역; 상기 트랜스퍼 게이트의 일측면에 정렬하여 상기 포토다이오드용 제 1 n형 이온주입영역과 일부 중첩되며, 상기 반도체 기판의 표면하부와 상기 포토다이오드용 제 1 n형 이온주입영역 사이에 형성된 포토다이오드용 p형 이온주입영역; 상기 트랜스퍼 게이트의 양 측벽에 형성된 스페이서; 및 상기 트랜스퍼 게이트의 타측에 형성된 플로팅 확산영역을 포함하여 이루어진다.
본 발명에서는 포토다이오드 제조시에 사용되어 왔던 제 2 p형 이온주입공정 (2nd P0 공정)을 생략하였으며, 대신에 포토다이오드용 n형 이온주입영역을 이중으로 형성하여 줌으로써, 소자 균일도의 저하없이 전하운송효율과 Dark Bad Pixel 특성 등 소자의 특성을 향상시킬 수 있었다.
이를 위해, 포토다이오드에 사용된 본 발명에서는 트랜스퍼 게이트의 스페이서 하단부에 형성된 n형 이온주입영역의 도핑 프로파일, 도즈를 다른 부분과 달리 튜닝하여 주었다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도3a 내지 도3d는 본 발명의 일실시예에 따른 시모스 이미지센서 제조공정을 도시한 공정단면도로써 이를 참조하여 본 발명의 일실시예를 설명하면 다음과 같 다.
먼저, 도3a에 도시된 바와같이 반도체 기판(21) 상에 활성영역과 필드영역을 정의하는 소자분리막(22)을 형성한다. 이때, 반도체 기판으로는 고농도의 반도체 기판과 저농도의 에피택셜 층이 적층된 구조의 기판을 사용할 수도 있다.
이와 같이 고농도의 기판상에 저농도의 에피택셜층이 적층된 구조를 사용하게 되면, 에피택셜 층에 형성되는 포토다이오드의 공핍층 깊이를 증가시켜 포토다이오드의 전하저장능력을 확장할 수 있으며, 또한 고농도의 기판이 인접한 단위화소 간에 발생하는 크로스 토크(cross talk)를 방지하는 역할을 할 수 있기 때문이다.
그리고 소자분리막(22)으로는 LOCOS(Local Oxidation of Silicon) 기법을 이용한 소자분리막이 적용될 수 도 있으며, 또는 트렌치를 이용한 얕은 트렌치 소자분리막(Shallow Trench Isolation : STI)이 적용될 수도 있다.
다음으로 반도체 기판 상에 게이트 절연막(미도시)과 게이트 전도물질(23)을 차례로 적층하여 형성하고 적절한 마스크를 이용한 패터닝 공정을 진행하여 트랜지스터의 게이트 전극을 패터닝한다.
도3a에는 포토다이오드와 접하고 있는 트랜스퍼 트랜지스터의 게이트 전극(23) 만이 도시되어 있으며, 단위화소를 구성하는 나머지 트랜지스터들(리셋 트랜지스터 또는 드라이브 트랜지스터 등등)은 도시되어 있지 않다. 이하에서는 트랜스퍼 트랜지스터의 게이트 전극(23)을 트랜스퍼 게이트라 칭하기로 한다.
이와같이 트랜스퍼 게이트를 형성한 다음, 트랜스퍼 게이트의 일 측면에 정 렬되는 포토다이오드용 제 1 n형 이온주입영역(24)을 형성한다.
이때, 포토다이오드용 제 1 n형 이온주입영역(24)은 그 폭이 0.5 ㎛ 정도인 것이 바람직하며, 그 길이는 트랜스퍼 게이트의 길이와 동일하게 한다.
또한, 포토다이오드용 제 1 n형 이온주입영역(24)은 후속으로 진행될 제 2 n형 이온주입공정보다 도즈와 이온주입에너지가 모두 감소한 조건에서 수행된다.
즉, 포토다이오드용 제 1 n형 이온주입공정은 후속으로 진행될 제 2 n형 이온주입공정보다 0.2 ×1012 정도 감소된 도즈를 사용하였으며, 60 Kev 정도의 이온주입에너지를 사용하였다. 그리고, 포토다이오드용 제 1 n형 이온주입영역(24)이 이온주입된 깊이도, 종래의 n형 이온주입영역에 비하여 낮음을 알 수 있다.
도3a에 도시된 또 하나의 도면은 포토다이오드용 제 1 n형 이온주입영역(24)을 형성하기 위한 마스크를 도시한 도면으로, 정방형의 포토다이오드, 트랜스퍼 게이트 및 트랜스퍼 게이트의 엣지에 정렬되며, 그 폭이 0.5㎛ 정도인 포토다이오드용 제 1 n형 이온주입영역을 형성하기 위한 마스크가 평면적으로 도시되어 있다.
또한, 이러한 마스크가 노출된 길이는 트랜스퍼 트랜지스터의 길이와 실질적으로 동일하다. 본 발명의 일실시예에서는, 도3a에 도시된 마스크를 사용하는 결과 포토다이오드용 제 1 n형 이온주입영역(24)의 길이는 트랜스퍼 게이트와 동일하지만 그 외에도, 트랜스퍼 게이트 보다 더 긴 길이를 갖을 수도 있다.
이와같이 포토다이오드용 제 1 n형 이온주입영역(24)을 형성한 다음, 도3b에 도시된 바와같이 포토다이오드용 제 2 n형 이온주입영역(25)이 형성된다.
즉, 적절한 마스크(미도시)를 이용하여 트랜스퍼 게이트(23)의 일측엣지에 정렬되며, 기판 깊숙히 위치하는 포토다이오드용 제 2 n형 이온주입영역을 형성한다.
포토다이오드용 제 2 n형 이온주입영역(25)을 형성하기 위한 이온주입 공정은 종래기술에서 통상적으로(normal) 사용되던 공정이며, 결과적으로 도3b에 도시된 바와같은 이온주입영역(24, 25)을 얻을 수 있다.
다음으로 동일한 마스크를 사용하는 p형 이온주입공정을 진행하여, 포토다이오드용 제 2 n형 이온주입영역(25) 상에, 포토다이오드용 제 1 n형 이온주입 영역(24)과 일부 중첩되는 p형 이온주입영역(26)을 형성한다.
이어서, 도3d에 도시된 바와같이 트랜스퍼 게이트의 양 측벽에 스페이서(27)를 형성한 후, 트랜스퍼 게이트의 타측에 플로팅 확산영역(28)을 형성한다.
도3d를 참조하면, 트랜스퍼 게이트가 턴온되었을 경우에, 포토다이오드 영역, 트랜스퍼 게이트 및 플로팅확산영역의 전위분포가 도시되어 있다.
이를 참조하면, 본 발명에서는 2nd P0 이온주입공정을 생략했음에도 불구하고, 도3d에 도시된 바와같이 포토다이오드용 n형 이온주입영역을 이중으로 형성하였기 때문에, 전하운송에 유리한 전위구배를 얻을 수 있었다.
또한, 본 발명에서는 스페이서 형성 후에, 불균일한 두께의 잔류 산화막이 남아있는 상태에서 진행되어야 했던 2nd P0 이온주입공정을 생략함으로써, 칩마다 2nd P0 이온주입두께가 달랐기 때문에 발생하였던 소자특성의 불균일성을 없앨수 있 었으며, 수율개선에도 효과가 있었다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명을 적용할 경우, 기존에 문제가 되어왔던 스페이서 식각후에 잔존한 잔류산화막의 두께 불균일성에 기인하는 칩 간의 공정마진 부족, 수율의 변화 및 칩과 칩간의 광특성 편차 발생과 관련한 문제를 해결함과 동시에 전하운송효율을 확보할 수 있어 이미지센서의 제품 경쟁력 확보 및 특성안정화에 이바지할 수 있는 효과가 있다.
Claims (8)
- 소자분리막이 형성된 반도체 기판 상에 트랜스퍼 게이트를 형성하는 단계;포토다이오드용 제 1 n형 이온주입영역을 상기 반도체 기판의 표면하부에 형성하는 단계 ― 상기 제 1 n형 이온주입영역은 상기 트랜스퍼 게이트의 일측면에 정렬되고, 제 1 폭 및 제 1 이온주입깊이를 가짐 ―;상기 트랜스퍼 게이트의 일측면에 정렬된 포토다이오드용 제 2 n형 이온주입영역을 형성하는 단계 ― 상기 제 2 n형 이온주입영역은 상기 포토다이오드용 제 1 n형 이온주입영역을 둘러싸고 있으며, 상기 제 1 폭보다 넓은 제 2 폭 및 상기 제 1 이온주입깊이보다 깊은 제 2 이온주입깊이를 가짐 ―;상기 반도체 기판의 표면하부와 상기 포토다이오드용 제 1 n형 이온주입영역 사이에 포토다이오드용 p형 이온주입영역을 형성하는 단계 ― 상기 p형 이온주입영역은 상기 트랜스퍼 게이트의 일측면에 정렬되고 상기 제 1 n형 이온주입영역과 부분적으로 중첩됨 ―;상기 트랜스퍼 게이트의 양 측벽들에 스페이서들을 형성하는 단계; 및상기 트랜스퍼 게이트의 타측에 플로팅 확산영역을 형성하는 단계를 포함하는 시모스 이미지 센서의 제조방법.
- 제 1 항에 있어서,상기 제 1 폭은 0.5㎛ 인,시모스 이미지 센서의 제조방법.
- 제 1 항에 있어서,상기 포토다이오드용 제 1 n형 이온주입영역은 상기 트랜스퍼 게이트와 동일한 길이를 갖는,시모스 이미지 센서의 제조방법.
- 제 1 항에 있어서,상기 포토다이오드용 제 1 n형 이온주입영역을 형성하는 단계는 60 KeV 의 이온주입에너지를 사용하는,시모스 이미지 센서의 제조방법.
- 제 1 항에 있어서,상기 포토다이오드용 제 1 n형 이온주입영역을 형성하는 단계는,상기 포토다이오드용 제 2 n형 이온주입영역을 형성하는 단계에서 사용된 도즈보다 0.2 ×1012 감소된 도즈를 사용하는,시모스 이미지 센서의 제조방법.
- 제 1 폭과 제 1 이온주입깊이를 가지며, 상기 트랜스퍼 게이트의 일측면에 정렬되어 상기 반도체 기판 내에 형성된 포토다이오드용 제 1 n형 이온주입영역;상기 트랜스퍼 게이트의 일측면에 정렬된 제 2 n형 이온주입영역 ― 상기 제 2 n형 이온주입영역은 상기 제 1 n형 이온주입영역을 둘러싸고, 상기 제 1 폭보다 넓은 제 2 폭을 가지며, 상기 제 1 이온주입깊이보다 깊은 제 2 이온주입깊이를 갖도록 구성됨 ―;상기 트랜스퍼 게이트의 일측면에 정렬되고 상기 제 1 n형 이온주입영역과 부분적으로 중첩되는 p형 이온주입영역;상기 트랜스퍼 게이트의 측벽들에 형성된 스페이서들; 및상기 트랜스퍼 게이트의 타측에 형성된 플로팅 확산영역을 포함하는 이미지 센서.
- 제 6 항에 있어서,상기 제 1 폭은 0.5㎛ 인,이미지 센서.
- 제 6 항에 있어서,상기 포토다이오드용 제 1 n형 이온주입영역은 상기 트랜스퍼 게이트와 동일한 길이를 갖는,이미지 센서.
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