JP2000091551A - 固体撮像装置およびその製造方法 - Google Patents

固体撮像装置およびその製造方法

Info

Publication number
JP2000091551A
JP2000091551A JP10258713A JP25871398A JP2000091551A JP 2000091551 A JP2000091551 A JP 2000091551A JP 10258713 A JP10258713 A JP 10258713A JP 25871398 A JP25871398 A JP 25871398A JP 2000091551 A JP2000091551 A JP 2000091551A
Authority
JP
Japan
Prior art keywords
region
gate electrode
photodiode
read gate
read
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10258713A
Other languages
English (en)
Inventor
Hidemiki Iguma
英幹 猪熊
Eiko Nomachi
映子 野町
Akira Makabe
晃 眞壁
Seigo Abe
征吾 安部
Yoshiyuki Shioyama
善之 塩山
Hiroshi Naruse
宏 成瀬
Hidenori Shibata
英紀 柴田
Nobuo Nakamura
信男 中村
Tetsuya Yamaguchi
鉄也 山口
Hiroshi Yamashita
浩史 山下
Hisanori Ihara
久典 井原
Ikuko Inoue
郁子 井上
Hidetoshi Nozaki
秀俊 野崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP10258713A priority Critical patent/JP2000091551A/ja
Publication of JP2000091551A publication Critical patent/JP2000091551A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Light Receiving Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

(57)【要約】 【課題】本発明は、フォトダイオードと読み出しゲート
とを有するＣＭＯＳイメージセンサにおいて、表面再結
合を抑制するためのサーフェスシールド層を読み出しゲ
ートに隣接させて設けた場合の、読み出し電圧の高電圧
化を回避できるようにすることを最も主要な特徴とす
る。 【解決手段】たとえば、フォトダイオード層１７の一部
を、読み出しゲート１５の下部にまで延在させて形成す
る。その際、フォトダイオード層１７は、読み出しゲー
ト１５の下部に延在する部分の長さが、読み出しゲート
１５がオフ状態のときに、フォトダイオード層１７とド
レイン領域１９との間でパンチスルーが生じない程度の
長さとなるようにする。こうして、フォトダイオード層
１７内の電荷を、経路Ａに沿って、読み出しゲート１５
により直に汲み上げることが可能な構成となっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、固体撮像装置お
よびその製造方法に関するもので、特に、光信号を受光
して光電変換および電荷を蓄積するフォトダイオード
と、そのフォトダイオードの電荷を読み出すための読み
出しゲートとを有する、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕ
ｐｌｅｄ Ｄｅｖｉｃｅ）やＣＭＯＳ（Ｃｏｍｐｌｅｍ
ｅｎｔａｒｙＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ）イメージセンサに関するものである。
【０００２】
【従来の技術】従来、固体撮像装置においては、白傷・
暗示むらの原因の一つとして、フォトダイオードにおけ
る表面再結合があげられる。図２２は、固体撮像装置と
して、光信号を受光して光電変換し、電荷を蓄積するフ
ォトダイオードと、そのフォトダイオードの電荷を読み
出すための読み出しゲートとを有する、ＣＭＯＳイメー
ジセンサの概略構成を示すものである。
【０００３】このＣＭＯＳイメージセンサの場合、たと
えば、半導体基板１０１上にＰ−ｗｅｌｌ領域１０２が
設けられている。このＰ−ｗｅｌｌ領域１０２の表面部
には素子分離用絶縁膜１０３が選択的に設けられてい
る。この素子分離用絶縁膜１０３によって画定される素
子領域内の、上記Ｐ−ｗｅｌｌ領域１０２の表面にはゲ
ート酸化膜１０４が設けられている。そして、このゲー
ト酸化膜１０４を介して、上記Ｐ−ｗｅｌｌ領域１０２
の表面上には、上記素子領域内のほぼ中央部分に対応し
て読み出しゲート１０５が設けられている。
【０００４】また、上記素子領域に対応する、上記Ｐ−
ｗｅｌｌ領域１０２の表面部には、読み出しゲート１０
５のしきい値を制御するためのしきい値制御用イオン注
入領域１０６が設けられている。
【０００５】上記Ｐ−ｗｅｌｌ領域１０２内で、このし
きい値制御用イオン注入領域１０６の一部と重なる、上
記素子分離用絶縁膜１０３および上記読み出しゲート１
０５の相互間に対応する部分には、上記Ｐ−ｗｅｌｌ領
域１０２内にＮ型不純物を導入することによって形成さ
れるフォトダイオード層１０７が設けられている。この
フォトダイオード層１０７は、上記読み出しゲート１０
５に対して自己整合的に形成されている。
【０００６】フォトダイオード層１０７の形成部に対応
する、上記しきい値制御用イオン注入領域１０６の表面
部には、上記フォトダイオード層１０７の表面での空乏
化を避けるための、Ｐ型不純物を高濃度にイオン注入し
てなるサーフェスシールド（Ｐ+ ）層１０８が設けられ
ている。このサーフェスシールド層１０８は、上記読み
出しゲート１０５に対して自己整合的に形成されてい
る。
【０００７】一方、上記読み出しゲート１０５を間にし
て、上記サーフェスシールド層１０８に対向する、上記
しきい値制御用イオン注入領域１０６の表面部には、上
記読み出しゲート１０５によって、上記フォトダイオー
ド層１０７より読み出された電荷が転送されるドレイン
領域１０９が設けられている。このドレイン領域１０９
は、上記読み出しゲート１０５に対して自己整合的に形
成されている。
【０００８】このドレイン領域１０９の上部には、ドレ
イン電極１１０が選択的に設けられている。このドレイ
ン電極１１０は、上記ドレイン領域１０９内に転送され
た電荷を検出部（図示していない）側へ出力させるため
のもので、上記ゲート酸化膜１０４を介すことなく、上
記ドレイン領域１０９に接して設けられている。
【０００９】このように、フォトダイオード層１０７と
読み出しゲート１０５とを有する従来のＣＭＯＳイメー
ジセンサにおいては、フォトダイオード層１０７の表面
にサーフェスシールド層１０８を形成することによっ
て、フォトダイオード層１０７における表面再結合を抑
制するという手法が用いられていた。
【００１０】しかしながら、このような構成のＣＭＯＳ
イメージセンサにおいては、フォトダイオード層１０７
の全面を覆うように、サーフェスシールド層１０８を読
み出しゲート１０５に隣接して形成するようにしている
ため、電荷の読み出しの際にポテンシャル障壁となる領
域１１１が生じ、これがフォトダイオード層１０７の電
荷を読み出しゲート１０５のチャネル領域まで到達し難
くくする結果、電荷の読み出しには高い電圧が必要にな
るという問題があった。
【００１１】この問題を回避する方法の一つとして、た
とえば図２３に示すように、読み出しゲート１０５から
離してサーフェスシールド層１０８を形成し、なおか
つ、読み出しゲート１０５とサーフェスシールド層１０
８との間に通常の読み出しゲートのソース領域に相当す
る不純物領域２０１を形成することによって、そこでの
ポテンシャル障壁の発生を抑えて、フォトダイオード層
１０７の電荷を読み出しやすくすることが考えられる。
【００１２】しかしながら、この方法の場合、不純物領
域２０１の表面（図中に２０２で示す領域）での表面再
結合の発生が懸念されるのみならず、この不純物領域２
０１とサーフェスシールド層１０８とが接することによ
る、その部分（図中に２０３で示す領域）での、欠陥や
不純物濃度の高いＰ層とＮ層とが結合することに起因す
るリーク電流の発生が問題となっていた。
【００１３】
【発明が解決しようとする課題】上記したように、従来
においては、読み出しゲート１０５とサーフェスシール
ド層１０８との間に不純物領域２０１を形成することに
よって、フォトダイオード層１０７の電荷を読み出しや
すくすることができるものの、不純物領域２０１を設け
るようにした場合には、不純物領域２０１の表面での表
面再結合の発生が懸念されるのみならず、不純物領域２
０１とサーフェスシールド層１０８とが接する部分での
欠陥やリーク電流の発生が問題となっていた。
【００１４】そこで、この発明は、読み出し電圧の高電
圧化を回避しつつ、しかも、不純物濃度の高いＰ層とＮ
層とが結合することに起因する欠陥やリーク電流の発生
を招くことなしに、表面再結合の発生を防止することが
可能な固体撮像装置およびその製造方法を提供すること
を目的としている。
【００１５】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の固体撮像装置にあっては、光信号を受
光して光電変換および電荷を蓄積するフォトダイオード
領域と、そのフォトダイオード領域内の電荷を読み出す
ための読み出しゲート電極と、この読み出しゲート電極
により読み出された電荷が転送されるドレイン領域と、
前記読み出しゲート電極に隣接して、前記フォトダイオ
ード領域の上部に設けられた、前記フォトダイオード領
域での表面再結合を抑制するためのシールド層とを具備
し、前記フォトダイオード領域を、前記読み出しゲート
電極の下部にまで延在させ、前記フォトダイオード領域
内の電荷を、前記読み出しゲート電極により直に汲み上
げるような構成とされている。
【００１６】また、この発明の固体撮像装置の製造方法
にあっては、半導体層の主表面上より、ゲート絶縁膜を
介して不純物を注入し、前記半導体層内に読み出しゲー
ト電極のしきい値を制御するための半導体領域を形成す
る工程と、前記半導体層の主表面上より、前記ゲート絶
縁膜を介して不純物を選択的に注入し、前記半導体領域
の一部と重なるように、前記半導体層との界面部分に、
フォトダイオード領域を形成する工程と、前記フォトダ
イオード領域の一部に対応する、前記半導体層の主表面
上に、前記ゲート絶縁膜を介して、読み出しゲート電極
を形成する工程と、前記半導体層の主表面上より、前記
ゲート絶縁膜を介して不純物を選択的に注入し、前記読
み出しゲート電極に対して自己整合的にドレイン領域を
形成する工程と、前記半導体層の主表面上より、前記ゲ
ート絶縁膜を介して不純物を選択的に注入し、前記フォ
トダイオード領域の上部に、前記フォトダイオード領域
での表面再結合を抑制するためのシールド層を、前記読
み出しゲート電極に対して自己整合的に形成する工程と
を有している。
【００１７】この発明の固体撮像装置およびその製造方
法によれば、シールド層が読み出しゲート電極に隣接し
て設けられている場合でも、読み出しゲート電極のオン
状態時には、読み出しゲート電極の下部のしきい値制御
用イオン注入領域の表面から空乏層が垂直方向に延伸し
てフォトダイオード領域に到達できるようになる。これ
により、フォトダイオード領域内の電荷を、読み出しゲ
ート電極により直に汲み上げることが可能となるもので
ある。
【００１８】また、この発明の固体撮像装置にあって
は、光信号を受光して光電変換および電荷を蓄積するフ
ォトダイオード領域と、そのフォトダイオード領域内の
電荷を読み出すための読み出しゲート電極と、この読み
出しゲート電極により読み出された電荷が転送されるド
レイン領域と、前記読み出しゲート電極に隣接して、前
記フォトダイオード領域の上部に設けられた、前記フォ
トダイオード領域での表面再結合を抑制するためのシー
ルド層とを具備し、前記ドレイン領域を、前記読み出し
ゲート電極の下部にまで延在させ、前記ドレイン領域と
前記フォトダイオード領域との間でのパンチスルーの発
生を、前記読み出しゲート電極により制御できるように
構成されている。
【００１９】さらに、この発明の固体撮像装置の製造方
法にあっては、半導体層の主表面上より、ゲート絶縁膜
を介して不純物を注入し、前記半導体層内に読み出しゲ
ート電極のしきい値を制御するための半導体領域を形成
する工程と、前記半導体層の主表面上より、前記ゲート
絶縁膜を介して不純物を選択的に注入し、前記半導体領
域内にドレイン領域を形成する工程と、前記ドレイン領
域の一部に対応する、前記半導体層の主表面上に、前記
ゲート絶縁膜を介して、読み出しゲート電極を形成する
工程と、前記半導体層の主表面上より、前記ゲート絶縁
膜を介して不純物を選択的に注入し、前記読み出しゲー
ト電極に対して自己整合的にフォトダイオード領域を形
成する工程と、前記半導体層の主表面上より、前記ゲー
ト絶縁膜を介して不純物を選択的に注入し、前記フォト
ダイオード領域の上部に、前記フォトダイオード領域で
の表面再結合を抑制するためのシールド層を、前記読み
出しゲート電極に対して自己整合的に形成する工程とを
有している。
【００２０】この発明の固体撮像装置およびその製造方
法によれば、シールド層が読み出しゲート電極に隣接し
て設けられている場合でも、読み出しゲート電極のオン
状態時には、ドレイン領域からの空乏層とフォトダイオ
ード層の空乏層とが接続して、ドレイン領域とフォトダ
イオード領域との間でパンチスルーを発生できるように
なる。これにより、ドレイン領域とフォトダイオード領
域との間でのパンチスルーの発生を、読み出しゲート電
極により制御することが可能となるものである。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。 （実施の第一の形態）図１は、この発明の実施の第一の
形態にかかる固体撮像装置を、ＣＭＯＳイメージセンサ
に適用した場合を例に示すものである。
【００２２】このＣＭＯＳイメージセンサの場合、たと
えば、Ｐ型半導体基板１１上にＰ−ｗｅｌｌ領域１２が
設けられている。このＰ−ｗｅｌｌ領域１２の表面部に
は素子分離用絶縁膜１３が選択的に設けられている。
【００２３】この素子分離用絶縁膜１３によって画定さ
れる素子領域内の、上記Ｐ−ｗｅｌｌ領域１２の表面に
はゲート酸化膜１４が設けられている。そして、このゲ
ート酸化膜１４を介して、上記Ｐ−ｗｅｌｌ領域１２の
表面上には、上記素子領域内のほぼ中央部分に対応して
読み出しゲート１５が設けられている。
【００２４】また、上記素子領域に対応する、上記Ｐ−
ｗｅｌｌ領域１２の表面部には、上記読み出しゲート１
５のしきい値を制御するための、しきい値制御用イオン
注入領域（半導体領域）１６が設けられている。このし
きい値制御用イオン注入領域１６の詳細については、後
述する。
【００２５】上記Ｐ−ｗｅｌｌ領域１２内の、上記しき
い値制御用イオン注入領域１６の一部と重なる、上記素
子分離用絶縁膜１３および上記読み出しゲート１５の相
互間に対応する部分には、上記Ｐ−ｗｅｌｌ領域１２内
にＮ型不純物を導入することによって形成されるフォト
ダイオード層１７が設けられている。このフォトダイオ
ード層１７は、その一端が、上記読み出しゲート１５の
下部の略中間にまで延在して設けられている。この場
合、フォトダイオード層１７の、上記読み出しゲート１
５の下部に延在する部分の長さは、上記読み出しゲート
１５がオフ状態のときに、上記フォトダイオード層１７
と後述するドレイン領域との間でパンチスルーが生じな
い程度の長さとされている。
【００２６】フォトダイオード層１７の形成部にほぼ対
応する、上記しきい値制御用イオン注入領域１６の表面
部には、上記フォトダイオード層１７の表面での空乏化
を避けるための、Ｐ型不純物を高濃度にイオン注入して
なるサーフェスシールド（Ｐ+ ）層１８が設けられてい
る。このサーフェスシールド層１８は、上記読み出しゲ
ート１５に対して自己整合的に形成されている。
【００２７】一方、上記読み出しゲート１５を間にし
て、上記サーフェスシールド層１８に対向する、上記し
きい値制御用イオン注入領域１６の表面部には、上記読
み出しゲート１５によって、上記フォトダイオード層１
７内より読み出された電荷が転送されるドレイン領域１
９が設けられている。このドレイン領域１９は、上記読
み出しゲート１５に対して自己整合的に形成されてい
る。
【００２８】このドレイン領域１９の上部には、ドレイ
ン電極２０が選択的に設けられている。このドレイン電
極２０は、上記ドレイン領域１９内に転送された電荷を
検出部（図示していない）側へ出力させるためのもの
で、上記ゲート酸化膜１４を介すことなく、上記ドレイ
ン領域１９に接して設けられている。
【００２９】このような、表面再結合を抑制する目的
で、読み出しゲート１５に隣接させてサーフェスシール
ド層１８が形成されてなる構成のＣＭＯＳイメージセン
サにおいては、フォトダイオード層１７を読み出しゲー
ト１５の下部の略中間にまで延在させて設けることによ
り、読み出しゲート１５がオン状態のときに、読み出し
ゲート１５の下部のしきい値制御用イオン注入領域１６
の表面から空乏層が垂直方向に延伸してフォトダイオー
ド層１７に到達できるようになる。
【００３０】その結果、たとえ電荷の読み出しに高い電
圧を用いなくとも、図中にＡで示す経路に沿って、フォ
トダイオード層１７内の電荷を、読み出しゲート１５に
より直に汲み上げることが可能となる。
【００３１】ここで、上記しきい値制御用イオン注入領
域１６を形成するに際して、イオン注入する不純物のド
ーズ量について説明する。しきい値制御用イオン注入領
域１６は、たとえば、読み出しゲート１５がオン状態の
ときには、読み出しゲート１５の下部のしきい値制御用
イオン注入領域１６の表面から延びる空乏層がフォトダ
イオード層１７に到達するようなドーズ量で、しかも、
読み出しゲート１５がオフ状態のときには、図中にＢで
示すような経路により、フォトダイオード層１７とドレ
イン領域１９との間でパンチスルーが生じない程度のド
ーズ量であることが必要である。
【００３２】このパンチスルーが生じるか否かは、上記
しきい値制御用イオン注入領域１６におけるドーズ量
と、上記フォトダイオード層１７を上記読み出しゲート
１５の下部にまで延在させた際の、上記フォトダイオー
ド層１７から上記ドレイン領域１９までの距離とで決定
される。
【００３３】次に、図２〜図１０を参照して、上記した
構成のＣＭＯＳイメージセンサの製造方法について簡単
に説明する。まず、Ｐ型半導体基板１１の主表面部にＰ
−ｗｅｌｌ領域１２および素子分離用絶縁膜１３をそれ
ぞれ形成した後（図２参照）、そのＰ−ｗｅｌｌ領域１
２の表面にゲート酸化膜１４を形成する（図３参照）。
【００３４】次いで、上記ゲート酸化膜１４を介して、
全面にボロン（Ｂ）などのＰ型不純物をイオン注入し、
読み出しゲート１５のしきい値を制御するためのしきい
値制御用イオン注入領域１６を形成する（図４参照）。
【００３５】次いで、フォトレジスト３１をマスクに、
リン（Ｐ）などのＮ型不純物を所定の深さとなるように
イオン注入し、フォトダイオード層１７を形成する（図
５参照）。
【００３６】次いで、上記フォトレジスト３１を除去し
た後、たとえば、ＣＶＤ法によって全面に多結晶シリコ
ン膜３２を堆積させる（図６参照）。そして、この多結
晶シリコン膜３２を、フォトレジスト３３をマスクにエ
ッチングして、読み出しゲート１５を形成する（図７参
照）。
【００３７】この際、上記フォトダイオード層１７の一
部が、上記読み出しゲート１５の下部にまで達するよう
に、上記フォトダイオード層１７または上記読み出しゲ
ート１５の形成が制御される。
【００３８】次いで、上記フォトレジスト３３を除去し
た後、たとえば、上記サーフェスシールド層１８の形成
部を覆うようにフォトレジスト３４を形成する。そし
て、このフォトレジスト３４をマスクに、リン（Ｐ）な
どのＮ型不純物をイオン注入して、上記読み出しゲート
１５に対して自己整合的にドレイン領域１９を形成する
（図８参照）。
【００３９】また、このドレイン領域１９の形成に前後
して、たとえば、上記ドレイン領域１９の形成部を覆う
ようにフォトレジスト３５を形成する。そして、このフ
ォトレジスト３５をマスクに、ボロン（Ｂ）などのＰ型
不純物を高濃度にイオン注入して、上記読み出しゲート
１５に対して自己整合的にサーフェスシールド層１８を
形成する（図９参照）。
【００４０】次いで、フォトレジスト３６をマスクに、
上記ゲート酸化膜１４の一部をエッチングして除去した
後（図１０参照）、上記ドレイン領域１９に接するドレ
イン電極２０を形成することにより、上記図１に示した
構成のＣＭＯＳイメージセンサが得られる。
【００４１】以下に、このような構成のＣＭＯＳイメー
ジセンサにおいて、しきい値制御用イオン注入領域１６
における加速電圧およびドーズ量と、フォトダイオード
層１７における加速電圧およびドーズ量とを固定し、上
記フォトダイオード層１７と上記ドレイン領域１９との
間の距離を変えてシミュレーションを行った際の結果に
ついて示す。
【００４２】このシミュレーションにおいては、たとえ
ば図１１に示すように、上記ＣＭＯＳイメージセンサに
おける、Ｐ−ｗｅｌｌ領域１２の濃度を５×１０16〜１
×１０18［／cm3 ］、読み出しゲート１５の幅を０．７
［μｍ］とし、しきい値制御用イオン注入領域１６は、
イオン注入法によりボロンを２０〜５０［ｋＶ］の加速
電圧、かつ、１×１０12〜５×１０12［／cm2 ］のドー
ズ量で形成した。また、フォトダイオード層１７は、イ
オン注入法によりリンを約０．４［μｍ］の深さに導入
して形成した。
【００４３】なお、図中に示す２１は上記フォトダイオ
ード層１７を引き出すための引き出し部、２２はこの引
き出し部２１を介して、上記フォトダイオード層１７の
電位を任意に設定するための電極、２３は上記サーフェ
スシールド層１８の電位を設定するための電極、２４は
上記Ｐ型半導体基板１１の電位を設定するための電極で
ある。また、この構造における紙面に垂直な方向の幅
は、１．６μｍと設定した。
【００４４】図１２は、上記した構成のＣＭＯＳイメー
ジセンサによるシミュレーションの結果をグラフ化して
示すものである。なお、本図において、縦軸はフォトダ
イオード層１７に接続された電極２２に流れる電流Ｉpd
［Ａ］、横軸は読み出しゲート１５に印加されるゲート
電圧［Ｖ］であり、図中の複数のプロットはそれぞれ読
み出しゲート１５の下部に延在する部分のフォトダイオ
ード層１７の長さ（ｘ［μｍ］）に対応している。
【００４５】また、ここでは、ドレイン電極２０に３．
５［Ｖ］の電圧を印加した状態で、読み出しゲート１５
のゲート電圧を０〜３．３［Ｖ］まで変化させたとき
の、フォトダイオード層１７に接続された電極２２に流
れる電流に対する読み出しゲート電圧依存性において、
ゲート電圧が０［Ｖ］では電流が流れず、かつ、ゲート
電圧が３．３［Ｖ］では電流が十分に流れることで、電
荷の読み出しの可否を判断した。
【００４６】この図からも明らかなように、読み出しゲ
ート１５の下部に延在する部分のフォトダイオード層１
７の長さｘが０．１［μｍ］以上であれば、フォトダイ
オード層１７内の電荷はドレイン領域１９に到達する
が、延在する部分の長さｘが０．３［μｍ］を超える
と、ドレイン領域１９との間でパンチスルーが生じて読
み出しゲート１５では制御できなくなることがわかる。
【００４７】すなわち、サーフェスシールド層１８が読
み出しゲート１５に隣接して設けられているＣＭＯＳイ
メージセンサの場合、読み出しゲート１５がオフ状態の
ときに、フォトダイオード層１７とドレイン領域１９と
の間でパンチスルーが生じない程度の長さを有して、フ
ォトダイオード層１７の一部を読み出しゲート１５の下
部にまで延在させて設けるようにする。
【００４８】これにより、読み出しゲート１５のオン状
態時には、読み出しゲート１５の下部のしきい値制御用
イオン注入領域１６の表面から空乏層が垂直方向に延伸
してフォトダイオード層１７に到達できるようになる。
【００４９】したがって、フォトダイオード層１７内の
電荷を、読み出しゲート１５により直に汲み上げること
が可能となる結果、サーフェスシールド層１８を読み出
しゲート１５に隣接して設けたことによるゲート電圧の
高電圧化を回避しつつ、表面再結合の発生を防止できる
ものである。
【００５０】しかも、この構成によれば、不純物濃度の
高いＰ層とＮ層とが結合することに起因する欠陥やリー
ク電流の発生といった問題も回避できる。なお、上記し
た本発明の実施の第一の形態においては、フォトダイオ
ード層１７の一部を読み出しゲート１５の下部にまで延
在させて設けるように構成した場合について説明した
が、これに限らず、たとえばドレイン領域１９の一部を
読み出しゲート１５の下部にまで延在させて設けるよう
に構成することによっても、電荷を読み出すためのゲー
ト電圧の高電圧化を回避することが可能である。 （実施の第二の形態）図１３は、この発明の実施の第二
の形態にかかる固体撮像装置を、ＣＭＯＳイメージセン
サに適用した場合を例に示すものである。
【００５１】このＣＭＯＳイメージセンサの場合、たと
えば、Ｐ型半導体基板１１上にＰ−ｗｅｌｌ領域１２が
設けられている。このＰ−ｗｅｌｌ領域１２の表面部に
は素子分離用絶縁膜１３が選択的に設けられている。
【００５２】この素子分離用絶縁膜１３によって画定さ
れる素子領域内の、上記Ｐ−ｗｅｌｌ領域１２の表面に
はゲート酸化膜１４が設けられている。そして、このゲ
ート酸化膜１４を介して、上記Ｐ−ｗｅｌｌ領域１２の
表面上には、上記素子領域内のほぼ中央部分に対応して
読み出しゲート１５が設けられている。
【００５３】また、上記素子領域に対応する、上記Ｐ−
ｗｅｌｌ領域１２の表面部には、上記読み出しゲート１
５のしきい値を制御するための、しきい値制御用イオン
注入領域（半導体領域）１６が設けられている。
【００５４】上記Ｐ−ｗｅｌｌ領域１２内の、上記しき
い値制御用イオン注入領域１６の一部と重なる、上記素
子分離用絶縁膜１３および上記読み出しゲート１５の相
互間に対応する部分には、Ｐ−ｗｅｌｌ領域１２内にＮ
型不純物を導入することによって形成されるフォトダイ
オード層１７が設けられている。このフォトダイオード
層１７は、上記読み出しゲート１５に対して自己整合的
に形成されている。
【００５５】フォトダイオード層１７の形成部に対応す
る、上記しきい値制御用イオン注入領域１６の表面部に
は、上記フォトダイオード層１７の表面での空乏化を避
けるための、Ｐ型不純物を高濃度にイオン注入してなる
サーフェスシールド（Ｐ+ ）層１８が設けられている。
このサーフェスシールド層１８は、上記読み出しゲート
１５に対して自己整合的に形成されている。
【００５６】一方、上記読み出しゲート１５を間にし
て、上記サーフェスシールド層１８に対向する、上記し
きい値制御用イオン注入領域１６の表面部には、上記読
み出しゲート１５によって、上記フォトダイオード層１
７内より読み出された電荷が転送されるドレイン領域１
９が設けられている。このドレイン領域１９は、その一
端が、上記読み出しゲート１５の下部にまで延在して設
けられている。この場合、ドレイン領域１９の、上記読
み出しゲート１５の下部に延在する部分の長さは、上記
読み出しゲート１５がオフ状態のときに、上記フォトダ
イオード層１７とドレイン領域１９との間でパンチスル
ーが発生せず、かつ、上記読み出しゲート１５がオン状
態のときに、上記フォトダイオード層１７とドレイン領
域１９との間でパンチスルーが発生する程度の長さとさ
れている。
【００５７】このドレイン領域１９の上部には、ドレイ
ン電極２０が選択的に設けられている。このドレイン電
極２０は、上記ドレイン領域１９内に転送された電荷を
検出部（図示していない）側へ出力させるためのもの
で、上記ゲート酸化膜１４を介すことなく、上記ドレイ
ン領域１９に接して設けられている。
【００５８】このような、表面再結合を抑制する目的
で、読み出しゲート１５に隣接させてサーフェスシール
ド層１８が形成されてなる構成のＣＭＯＳイメージセン
サにおいては、ドレイン領域１９を読み出しゲート１５
の下部にまで延在させて設けることにより、読み出しゲ
ート１５がオン状態のときに、ドレイン領域１９からの
空乏層とフォトダイオード層１７からの空乏層とが接続
して、ドレイン領域１９とフォトダイオード層１７との
間でパンチスルーを発生できるようになる。
【００５９】その結果、たとえ電荷の読み出しに高い電
圧を用いなくとも、図中にＣで示す経路に沿って、フォ
トダイオード層１７内の電荷を読み出すことが可能とな
る。ここで、上記ドレイン領域１９を形成するに際し
て、上記読み出しゲート１５の下部に延在させる部分の
長さについて説明する。ドレイン領域１９は、たとえ
ば、読み出しゲート１５がオフ状態のときに、フォトダ
イオード層１７とドレイン領域１９との間でパンチスル
ーが生じない長さ以下であることが必要である。
【００６０】このパンチスルーを読み出しゲート１５に
より制御できるか否かは、上記しきい値制御用イオン注
入領域１６におけるドーズ量と、上記ドレイン領域１９
を上記読み出しゲート１５の下部にまで延在させた際
の、上記フォトダイオード層１７までの距離とで決定さ
れる。
【００６１】次に、図２〜図４および図１４〜図１９を
参照して、上記した構成のＣＭＯＳイメージセンサの製
造方法について簡単に説明する。まず、Ｐ−ｗｅｌｌ領
域１２および素子分離用絶縁膜１３をそれぞれ形成した
Ｐ型半導体基板１１に対し、ゲート酸化膜１４を形成し
た後、そのゲート酸化膜１４を介して、全面にボロン
（Ｂ）などのＰ型不純物をイオン注入し、読み出しゲー
ト１５のしきい値を制御するためのしきい値制御用イオ
ン注入領域１６を形成する。ここまでの工程は、上述し
た実施の第一の形態の場合と同様である（図２〜図４参
照）。
【００６２】次いで、フォトレジスト４１をマスクに、
リン（Ｐ）などのＮ型不純物をイオン注入し、ドレイン
領域１９を形成する（図１４参照）。次いで、上記フォ
トレジスト４１を除去した後、たとえば、ＣＶＤ法によ
って全面に多結晶シリコン膜４２を堆積させる（図１５
参照）。そして、この多結晶シリコン膜４２を、フォト
レジスト４３をマスクにエッチングして、読み出しゲー
ト１５を形成する（図１６参照）。
【００６３】この際、上記ドレイン領域１９の一部が、
上記読み出しゲート１５の下部にまで達するように、上
記ドレイン領域１９または上記読み出しゲート１５の形
成が制御される。
【００６４】次いで、上記フォトレジスト４３を除去し
た後、たとえば、上記ドレイン領域１９の形成部を覆う
ようにフォトレジスト４４を形成する。そして、このフ
ォトレジスト４４をマスクに、リン（Ｐ）などのＮ型不
純物を所定の深さとなるようにイオン注入して、上記読
み出しゲート１５に対して自己整合的にフォトダイオー
ド層１７を形成する（図１７参照）。
【００６５】また、このフォトダイオード層１７を形成
した後、続いて、上記フォトレジスト４４をマスクに、
ボロン（Ｂ）などのＰ型不純物を高濃度にイオン注入し
て、上記読み出しゲート１５に対して自己整合的にサー
フェスシールド層１８を形成する（図１８参照）。
【００６６】次いで、フォトレジスト４５をマスクに、
上記ゲート酸化膜１４の一部をエッチングして除去した
後（図１９参照）、上記ドレイン領域１９に接するドレ
イン電極２０を形成することにより、上記図１３に示し
た構成のＣＭＯＳイメージセンサが得られる。
【００６７】以下に、このような構成のＣＭＯＳイメー
ジセンサにおいて、しきい値制御用イオン注入領域１６
における加速電圧およびドーズ量と、フォトダイオード
層１７における加速電圧およびドーズ量とを固定し、上
記フォトダイオード層１７と上記ドレイン領域１９との
間の距離を変えてシミュレーションを行った際の結果に
ついて示す。
【００６８】このシミュレーションにおいては、たとえ
ば図２０に示すように、上記ＣＭＯＳイメージセンサに
おける、Ｐ−ｗｅｌｌ領域１２の濃度を５×１０16〜１
×１０18［／cm3 ］、読み出しゲート１５の幅を０．７
［μｍ］とし、しきい値制御用イオン注入領域１６は、
イオン注入法によりボロンを２０〜５０［ｋＶ］の加速
電圧、かつ、１×１０12〜５×１０12［／cm2 ］のドー
ズ量で形成した。また、フォトダイオード層１７は、イ
オン注入法によりリンを約０．４［μｍ］の深さに導入
して形成した。
【００６９】なお、図中に示す２１は上記フォトダイオ
ード層１７を引き出すための引き出し部、２２はこの引
き出し部２１を介して、上記フォトダイオード層１７の
電位を任意に設定するための電極、２３は上記サーフェ
スシールド層１８の電位を設定するための電極、２４は
上記Ｐ型半導体基板１１の電位を設定するための電極で
ある。また、この構造における紙面に垂直な方向の幅
は、１．６μｍと設定した。
【００７０】図２１は、上記した構成のＣＭＯＳイメー
ジセンサによるシミュレーションの結果をグラフ化して
示すものである。なお、本図において、縦軸はフォトダ
イオード層１７に接続された電極２２に流れる電流Ｉpd
［Ａ］、横軸は読み出しゲート１５に印加されるゲート
電圧［Ｖ］であり、図中の複数のプロットはそれぞれ読
み出しゲート１５の下部に延在する部分のドレイン領域
１９の長さ（ｙ［μｍ］）に対応している。
【００７１】また、ここでは、ドレイン電極２０に３．
５［Ｖ］の電圧を印加した状態で、読み出しゲート１５
のゲート電圧を０〜３．３［Ｖ］まで変化させたとき
の、フォトダイオード層１７に接続された電極２２に流
れる電流に対する読み出しゲート電圧依存性において、
ゲート電圧が０［Ｖ］では電流が流れず、かつ、ゲート
電圧が３．３［Ｖ］では電流が十分に流れることで、電
荷の読み出しの可否を判断した。
【００７２】この図からも明らかなように、読み出しゲ
ート１５の下部に延在する部分のドレイン領域１９の長
さｙが０．１［μｍ］以下であれば、読み出し用のゲー
ト電圧が３．３［Ｖ］であっても電荷の読み出しは不可
能であり、延在する部分の長さｙが０．２［μｍ］程度
あれば、読み出しゲート１５による電荷の読み出しが可
能である。
【００７３】また、延在する部分の長さが０．３［μ
ｍ］以上になると、ゲート電圧が０［Ｖ］であっても、
フォトダイオード層１７との間でパンチスルーが発生
し、読み出しゲート１５による電荷の読み出しは不可能
となる。
【００７４】すなわち、サーフェスシールド層１８が読
み出しゲート１５に隣接して設けられているＣＭＯＳイ
メージセンサの場合、読み出しゲート１５がオフ状態の
ときに、フォトダイオード層１７とドレイン領域１９と
の間でパンチスルーが発生せず、かつ、読み出しゲート
１５がオン状態のときに、フォトダイオード層１７とド
レイン領域１９との間でパンチスルーが発生する程度の
長さを有して、ドレイン領域１９の一部を読み出しゲー
ト１５の下部にまで延在させて設けるようにする。
【００７５】これにより、読み出しゲート１５のオン状
態時には、ドレイン領域１９からの空乏層とフォトダイ
オード層１７からの空乏層とが接続して、ドレイン領域
１９とフォトダイオード層１７との間でパンチスルーを
発生できるようになる。
【００７６】したがって、ドレイン領域１９とフォトダ
イオード層１７との間でのパンチスルーの発生を、読み
出しゲート１５により制御することが可能となる結果、
サーフェスシールド層１８を読み出しゲート１５に隣接
して設けたことによるゲート電圧の高電圧化を回避しつ
つ、表面再結合の発生を防止できるものである。
【００７７】しかも、この構成によれば、不純物濃度の
高いＰ層とＮ層とが結合することに起因する欠陥やリー
ク電流の発生といった問題も回避できる。また、上記し
た第一の形態および第二の形態においては、いずれも、
ＣＭＯＳイメージセンサに適用した場合を例に説明した
が、これに限らず、たとえばＣＣＤにも同様に適用可能
である。その他、この発明の要旨を変えない範囲におい
て、種々変形実施可能なことは勿論である。
【００７８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、読み出し電圧の高電圧化を回避しつつ、しかも、不
純物濃度の高いＰ層とＮ層とが結合することに起因する
欠陥やリーク電流の発生を招くことなしに、表面再結合
の発生を防止することが可能な固体撮像装置およびその
製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の第一の形態にかかる、ＣＭＯ
Ｓイメージセンサの構成を概略的に示す断面図。
【図２】同じく、かかるＣＭＯＳイメージセンサの製造
方法を説明するために示す概略断面図。
【図３】同じく、かかるＣＭＯＳイメージセンサの製造
方法を説明するために示す概略断面図。
【図４】同じく、かかるＣＭＯＳイメージセンサの製造
方法を説明するために示す概略断面図。
【図５】同じく、かかるＣＭＯＳイメージセンサの製造
方法を説明するために示す概略断面図。
【図６】同じく、かかるＣＭＯＳイメージセンサの製造
方法を説明するために示す概略断面図。
【図７】同じく、かかるＣＭＯＳイメージセンサの製造
方法を説明するために示す概略断面図。
【図８】同じく、かかるＣＭＯＳイメージセンサの製造
方法を説明するために示す概略断面図。
【図９】同じく、かかるＣＭＯＳイメージセンサの製造
方法を説明するために示す概略断面図。
【図１０】同じく、かかるＣＭＯＳイメージセンサの製
造方法を説明するために示す概略断面図。
【図１１】同じく、シミュレーションのために形成した
ＣＭＯＳイメージセンサの一構成例を示す概略断面図。
【図１２】同じく、シミュレーションを行った際の結果
を示す特性図。
【図１３】この発明の実施の第二の形態にかかる、ＣＭ
ＯＳイメージセンサの構成を概略的に示す断面図。
【図１４】同じく、かかるＣＭＯＳイメージセンサの製
造方法を説明するために示す概略断面図。
【図１５】同じく、かかるＣＭＯＳイメージセンサの製
造方法を説明するために示す概略断面図。
【図１６】同じく、かかるＣＭＯＳイメージセンサの製
造方法を説明するために示す概略断面図。
【図１７】同じく、かかるＣＭＯＳイメージセンサの製
造方法を説明するために示す概略断面図。
【図１８】同じく、かかるＣＭＯＳイメージセンサの製
造方法を説明するために示す概略断面図。
【図１９】同じく、かかるＣＭＯＳイメージセンサの製
造方法を説明するために示す概略断面図。
【図２０】同じく、シミュレーションのために形成した
ＣＭＯＳイメージセンサの一構成例を示す概略断面図。
【図２１】同じく、シミュレーションを行った際の結果
を示す特性図。
【図２２】従来技術とその問題点を説明するために、Ｃ
ＭＯＳイメージセンサの構成を示す概略断面図。
【図２３】同じく、従来のＣＭＯＳイメージセンサの他
の構成を示す概略断面図。
【符号の説明】
１１…Ｐ型半導体基板 １２…Ｐ−ｗｅｌｌ領域 １３…素子分離用絶縁膜 １４…ゲート酸化膜 １５…読み出しゲート １６…しきい値制御用イオン注入領域 １７…Ｐ−ｗｅｌｌ領域内にＮ型不純物を導入すること
によって形成したフォトダイオード層 １８…サーフェスシールド層 １９…ドレイン領域 ２０…ドレイン電極 ２１…引き出し部 ２２，２３，２４…電極 ３１，３３，３４，３５，３６…フォトレジスト ３２…多結晶シリコン膜 ４１，４３，４４，４５…フォトレジスト ４２…多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 眞壁 晃 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 安部 征吾 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 塩山 善之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 成瀬 宏 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 柴田 英紀 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 中村 信男 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 山口 鉄也 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 山下 浩史 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 井原 久典 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 井上 郁子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 野崎 秀俊 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 Ｆターム(参考） 4M118 AA05 AB01 BA14 CA04 CA19 EA07 EA14 FA33 5F088 AA02 BA20 BB03 GA03

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 光信号を受光して光電変換および電荷を
    蓄積するフォトダイオード領域と、 そのフォトダイオード領域内の電荷を読み出すための読
    み出しゲート電極と、 この読み出しゲート電極により読み出された電荷が転送
    されるドレイン領域と、 前記読み出しゲート電極に隣接して、前記フォトダイオ
    ード領域の上部に設けられた、前記フォトダイオード領
    域での表面再結合を抑制するためのシールド層とを具備
    し、 前記フォトダイオード領域を、前記読み出しゲート電極
    の下部にまで延在させ、前記フォトダイオード領域内の
    電荷を、前記読み出しゲート電極により直に汲み上げる
    ように構成したことを特徴とする固体撮像装置。
  2. 【請求項２】 前記フォトダイオード領域は、前記読み
    出しゲート電極の下部に延在する部分の長さが、前記読
    み出しゲート電極がオフ状態のときに、前記フォトダイ
    オード領域と前記ドレイン領域との間でパンチスルーが
    生じない程度の長さとされていることを特徴とする請求
    項１に記載の固体撮像装置。
  3. 【請求項３】 前記フォトダイオード領域は、前記読み
    出しゲート電極の形成前に、イオン注入法により形成さ
    れることを特徴とする請求項１に記載の固体撮像装置。
  4. 【請求項４】 半導体層の主表面上より、ゲート絶縁膜
    を介して不純物を注入し、前記半導体層内に読み出しゲ
    ート電極のしきい値を制御するための半導体領域を形成
    する工程と、 前記半導体層の主表面上より、前記ゲート絶縁膜を介し
    て不純物を選択的に注入し、前記半導体領域の一部と重
    なるように、フォトダイオード領域を形成する工程と、 前記フォトダイオード領域の一部に対応する、前記半導
    体層の主表面上に、前記ゲート絶縁膜を介して、読み出
    しゲート電極を形成する工程と、 前記半導体層の主表面上より、前記ゲート絶縁膜を介し
    て不純物を選択的に注入し、前記読み出しゲート電極に
    対して自己整合的にドレイン領域を形成する工程と、 前記半導体層の主表面上より、前記ゲート絶縁膜を介し
    て不純物を選択的に注入し、前記フォトダイオード領域
    の上部に、前記フォトダイオード領域での表面再結合を
    抑制するためのシールド層を、前記読み出しゲート電極
    に対して自己整合的に形成する工程とを備えてなること
    を特徴とする固体撮像装置の製造方法。
  5. 【請求項５】 前記半導体領域は、前記読み出しゲート
    電極がオン状態のときに、読み出しゲート電極の下部
    の、表面から延びる空乏層が前記フォトダイオード領域
    に到達するようなドーズ量で、しかも、前記読み出しゲ
    ート電極がオフ状態のときに、前記フォトダイオード領
    域と前記ドレイン領域との間でパンチスルーが生じない
    程度のドーズ量とされていることを特徴とする請求項４
    に記載の固体撮像装置の製造方法。
  6. 【請求項６】 光信号を受光して光電変換および電荷を
    蓄積するフォトダイオード領域と、 そのフォトダイオード領域内の電荷を読み出すための読
    み出しゲート電極と、 この読み出しゲート電極により読み出された電荷が転送
    されるドレイン領域と、 前記読み出しゲート電極に隣接して、前記フォトダイオ
    ード領域の上部に設けられた、前記フォトダイオード領
    域での表面再結合を抑制するためのシールド層とを具備
    し、 前記ドレイン領域を、前記読み出しゲート電極の下部に
    まで延在させ、前記ドレイン領域と前記フォトダイオー
    ド領域との間でのパンチスルーの発生を、前記読み出し
    ゲート電極により制御できるように構成したことを特徴
    とする固体撮像装置。
  7. 【請求項７】 前記ドレイン領域は、前記読み出しゲー
    ト電極の下部に延在する部分の長さが、前記読み出しゲ
    ート電極がオフ状態のときに、前記フォトダイオード領
    域と前記ドレイン領域との間でパンチスルーが発生せ
    ず、かつ、前記読み出しゲート電極がオン状態のとき
    に、前記フォトダイオード領域と前記ドレイン領域との
    間でパンチスルーが発生する程度の長さとされているこ
    とを特徴とする請求項６に記載の固体撮像装置。
  8. 【請求項８】 前記ドレイン領域は、前記読み出しゲー
    ト電極の形成前に、イオン注入法により形成されること
    を特徴とする請求項６に記載の固体撮像装置。
  9. 【請求項９】 半導体層の主表面上より、ゲート絶縁膜
    を介して不純物を注入し、前記半導体層内に読み出しゲ
    ート電極のしきい値を制御するための半導体領域を形成
    する工程と、 前記半導体層の主表面上より、前記ゲート絶縁膜を介し
    て不純物を選択的に注入し、前記半導体領域内にドレイ
    ン領域を形成する工程と、 前記ドレイン領域の一部に対応する、前記半導体層の主
    表面上に、前記ゲート絶縁膜を介して、読み出しゲート
    電極を形成する工程と、 前記半導体層の主表面上より、前記ゲート絶縁膜を介し
    て不純物を選択的に注入し、前記読み出しゲート電極に
    対して自己整合的にフォトダイオード領域を形成する工
    程と、 前記半導体層の主表面上より、前記ゲート絶縁膜を介し
    て不純物を選択的に注入し、前記フォトダイオード領域
    の上部に、前記フォトダイオード領域での表面再結合を
    抑制するためのシールド層を、前記読み出しゲート電極
    に対して自己整合的に形成する工程とを備えてなること
    を特徴とする固体撮像装置の製造方法。
  10. 【請求項１０】 前記ドレイン領域は、前記読み出しゲ
    ート電極の下部に延在する部分の長さが、前記読み出し
    ゲート電極がオフ状態のときに、前記フォトダイオード
    領域と前記ドレイン領域との間でパンチスルーが発生せ
    ず、かつ、前記読み出しゲート電極がオン状態のとき
    に、前記フォトダイオード領域と前記ドレイン領域との
    間でパンチスルーが発生する程度の長さとされているこ
    とを特徴とする請求項９に記載の固体撮像装置の製造方
    法。
JP10258713A 1998-09-11 1998-09-11 固体撮像装置およびその製造方法 Pending JP2000091551A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10258713A JP2000091551A (ja) 1998-09-11 1998-09-11 固体撮像装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10258713A JP2000091551A (ja) 1998-09-11 1998-09-11 固体撮像装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2000091551A true JP2000091551A (ja) 2000-03-31

Family

ID=17324068

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10258713A Pending JP2000091551A (ja) 1998-09-11 1998-09-11 固体撮像装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP2000091551A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188367A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 固体撮像装置
US6885047B2 (en) 2002-06-27 2005-04-26 Canon Kabushiki Kaisha Solid-state image sensing device having pixels with barrier layer underneath transistor regions and camera using said device
JP2005322932A (ja) * 2004-05-06 2005-11-17 Magnachip Semiconductor Ltd Ｃｍｏｓイメージ・センサー及びその製造方法
US7382009B2 (en) 2003-08-07 2008-06-03 Canon Kabushiki Kaisha Solid state image pickup device including an amplifying MOS transistor having particular conductivity type semiconductor layers, and camera using the same device
JP2010161254A (ja) * 2009-01-09 2010-07-22 Sony Corp 固体撮像素子及びその駆動方法
US7846758B2 (en) 2005-07-29 2010-12-07 Fujitsu Semiconductor Limited Semiconductor imaging device and fabrication process thereof
US7939347B2 (en) 2008-08-28 2011-05-10 Fujitsu Semiconductor Limited Semiconductor device manufacturing method

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188367A (ja) * 2001-12-14 2003-07-04 Toshiba Corp 固体撮像装置
US6885047B2 (en) 2002-06-27 2005-04-26 Canon Kabushiki Kaisha Solid-state image sensing device having pixels with barrier layer underneath transistor regions and camera using said device
US8580595B2 (en) 2002-06-27 2013-11-12 Canon Kabushiki Kaisha Solid-state image sensing device and camera system the same
US8436406B2 (en) 2002-06-27 2013-05-07 Canon Kabushiki Kaisha Solid-state image sensing device and camera system using the same
US7423305B2 (en) 2002-06-27 2008-09-09 Canon Kabushiki Kaisha Solid-state image sensing device having high sensitivity and camera system using the same
US7705381B2 (en) 2002-06-27 2010-04-27 Canon Kabushiki Kaisha Solid-state image sensing device and camera system using the same
US7723766B2 (en) 2002-06-27 2010-05-25 Canon Kabushiki Kaisha Solid-state image sensing device and camera system using the same
US8183604B2 (en) 2003-08-07 2012-05-22 Canon Kabushiki Kaisha Solid state image pickup device inducing an amplifying MOS transistor having particular conductivity type semiconductor layers, and camera using the same device
US7382009B2 (en) 2003-08-07 2008-06-03 Canon Kabushiki Kaisha Solid state image pickup device including an amplifying MOS transistor having particular conductivity type semiconductor layers, and camera using the same device
US8044444B2 (en) 2004-05-06 2011-10-25 Intellectual Ventures Ii Llc CMOS image sensor and fabricating method thereof
JP2005322932A (ja) * 2004-05-06 2005-11-17 Magnachip Semiconductor Ltd Ｃｍｏｓイメージ・センサー及びその製造方法
US8679890B2 (en) 2004-05-06 2014-03-25 Intellectual Ventures Ii Llc CMOS image sensor and fabricating method thereof
US7846758B2 (en) 2005-07-29 2010-12-07 Fujitsu Semiconductor Limited Semiconductor imaging device and fabrication process thereof
US8008106B2 (en) 2005-07-29 2011-08-30 Fujitsu Semiconductor Limited Semiconductor imaging device and fabrication process thereof
US7939347B2 (en) 2008-08-28 2011-05-10 Fujitsu Semiconductor Limited Semiconductor device manufacturing method
JP2010161254A (ja) * 2009-01-09 2010-07-22 Sony Corp 固体撮像素子及びその駆動方法
US8362412B2 (en) 2009-01-09 2013-01-29 Sony Corporation Solid-state image pickup element and driving method thereof

Similar Documents

Publication Publication Date Title
US8580595B2 (en) Solid-state image sensing device and camera system the same
EP1028470B1 (en) Solid-state image-sensing device and method for producing the same
US6339248B1 (en) Optimized floating P+ region photodiode for a CMOS image sensor
TWI280658B (en) Method for fabricating image sensor including isolation layer having trench structure
US6617174B2 (en) Fieldless CMOS image sensor
JPH1070263A (ja) 固体撮像素子
TW202203445A (zh) 增加有效通道寬度之電晶體
JP2005072236A (ja) 半導体装置および半導体装置の製造方法
JPH08227988A (ja) 固体撮像装置およびその製造方法
JP2000091551A (ja) 固体撮像装置およびその製造方法
JP3445502B2 (ja) 固体撮像装置
JP2007526638A (ja) 低暗電流ｃｍｏｓイメージセンサー画素
JP2003101004A (ja) 固体撮像装置及びその製造方法
CN101221967B (zh) Cmos图像传感器及其制备方法
KR100833609B1 (ko) 씨모스 이미지 센서 및 그 제조 방법
JPH0691237B2 (ja) 固体撮像素子
JP2002134731A (ja) 光電変換素子および固体撮像素子
JP3218665B2 (ja) 電荷転送装置の製造方法
JP3326798B2 (ja) 固体撮像装置
JP2000077647A (ja) 固体撮像装置及びその製造方法
JP4561327B2 (ja) 固体撮像装置およびその製造方法
JPH11274455A (ja) 固体撮像装置
JP2006147758A (ja) 固体撮像装置およびその製造方法
JP2002368204A (ja) 固体撮像素子及びその製造方法
TW202205651A (zh) 具有增加的有效通道寬度之電晶體