JP2002134731A - 光電変換素子および固体撮像素子 - Google Patents
光電変換素子および固体撮像素子Info
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Abstract
(57)【要約】
【課題】 オーバーフローバリア領域が深く配置され、
素子寸法が縮小化された構成において、残像を発生させ
ずに読み出しゲート電圧および引き抜き電圧の増大を抑
制する。 【解決手段】 縦型オーバーフロードレイン方式の光電
変換素子において、第１導電型半導体基板と、第１導電
型半導体基板にオーバーフローバリアとして形成された
第２導電型半導体領域と、第１導電型半導体基板上に形
成された真性または第１導電型または第２導電型の半導
体エピタキシャル層と、前記半導体エピタキシャル層に
形成された第１導電型高濃度層および受光部を有し、前
記第１導電型高濃度層の不純物濃度が前記半導体エピタ
キシャル層の不純物濃度よりも高い構成とする。
素子寸法が縮小化された構成において、残像を発生させ
ずに読み出しゲート電圧および引き抜き電圧の増大を抑
制する。 【解決手段】 縦型オーバーフロードレイン方式の光電
変換素子において、第１導電型半導体基板と、第１導電
型半導体基板にオーバーフローバリアとして形成された
第２導電型半導体領域と、第１導電型半導体基板上に形
成された真性または第１導電型または第２導電型の半導
体エピタキシャル層と、前記半導体エピタキシャル層に
形成された第１導電型高濃度層および受光部を有し、前
記第１導電型高濃度層の不純物濃度が前記半導体エピタ
キシャル層の不純物濃度よりも高い構成とする。
Description
【０００１】
【発明の属する技術分野】本発明は、光電変換素子およ
び固体撮像素子に関し、特に、残像を発生させずに読み
出しゲート電圧および引き抜き電圧の増大が抑制された
ＣＣＤ固体撮像素子に関する。
び固体撮像素子に関し、特に、残像を発生させずに読み
出しゲート電圧および引き抜き電圧の増大が抑制された
ＣＣＤ固体撮像素子に関する。
【０００２】
【従来の技術】光電変換素子として、受光部での余剰電
荷を基板側に排出するようにした、いわゆる縦型オーバ
ーフロードレイン方式の光電変換素子が知られている。
荷を基板側に排出するようにした、いわゆる縦型オーバ
ーフロードレイン方式の光電変換素子が知られている。
【０００３】この縦型オーバーフロードレイン方式の光
電変換素子を用いた固体撮像素子において、オーバーフ
ローバリアを深く形成して感度を向上させる目的で、第
１導電型半導体基板に、オーバーフローバリア領域とな
る第２導電型半導体領域を形成し、その後第１導電型半
導体基板上に所望の波長域の光が十分吸収され得る厚さ
で真性または第１導電型または第２導電型の半導体エピ
タキシャル層を形成し、この半導体エピタキシャル層に
受光部を形成した構成が特開平９−３３１０５８に開示
されている。
電変換素子を用いた固体撮像素子において、オーバーフ
ローバリアを深く形成して感度を向上させる目的で、第
１導電型半導体基板に、オーバーフローバリア領域とな
る第２導電型半導体領域を形成し、その後第１導電型半
導体基板上に所望の波長域の光が十分吸収され得る厚さ
で真性または第１導電型または第２導電型の半導体エピ
タキシャル層を形成し、この半導体エピタキシャル層に
受光部を形成した構成が特開平９−３３１０５８に開示
されている。
【０００４】以下に図を用いて従来構造について説明す
る。図１１に従来の光電変換素子の受光部の断面図を示
す。ｎ型半導体基板２にｐ型不純物によるオーバーフロ
ーバリア領域３が形成され、ｎ型半導体基板２上にここ
では低濃度でｎ型の半導体エピタキシャル層４が形成さ
れている。さらに、半導体エピタキシャル層４には、隣
接画素への信号電荷の流出を防ぐ高濃度のｐ型のチャネ
ルストップ領域６、並びに電荷蓄積領域７及び高濃度の
ｐ型半導体領域８からなる受光部１が形成されている。
また、基板表面の受光部１を除く領域には遮光膜１０が
形成され、半導体エピタキシャル層４と遮光膜１０の間
には絶縁膜９が形成されている。なお、図中には示して
いないが、受光部１には隣接して、受光部１の蓄積電荷
を出力部もしくは電荷転送部に読み出すための読み出し
ゲートが形成されている。
る。図１１に従来の光電変換素子の受光部の断面図を示
す。ｎ型半導体基板２にｐ型不純物によるオーバーフロ
ーバリア領域３が形成され、ｎ型半導体基板２上にここ
では低濃度でｎ型の半導体エピタキシャル層４が形成さ
れている。さらに、半導体エピタキシャル層４には、隣
接画素への信号電荷の流出を防ぐ高濃度のｐ型のチャネ
ルストップ領域６、並びに電荷蓄積領域７及び高濃度の
ｐ型半導体領域８からなる受光部１が形成されている。
また、基板表面の受光部１を除く領域には遮光膜１０が
形成され、半導体エピタキシャル層４と遮光膜１０の間
には絶縁膜９が形成されている。なお、図中には示して
いないが、受光部１には隣接して、受光部１の蓄積電荷
を出力部もしくは電荷転送部に読み出すための読み出し
ゲートが形成されている。
【０００５】
【発明が解決しようとする課題】近年、素子寸法の縮小
とともにチャネルストップ領域６の間隔Ｗは狭まってお
り、また長波長領域の感度を向上させるため、半導体エ
ピタキシャル層４の膜厚を厚くする傾向にある。
とともにチャネルストップ領域６の間隔Ｗは狭まってお
り、また長波長領域の感度を向上させるため、半導体エ
ピタキシャル層４の膜厚を厚くする傾向にある。
【０００６】図１２は、図１１のｃ−ｃ’断面における
深さ方向の電位分布（ポテンシャル分布）を示したもの
である。図１２（ａ）は基板電圧が小さい場合、（ｂ）
は蓄積電荷を基板に引き抜くために基板電圧を大きくし
た場合を示す。また、図中の実線１１は、Ｗが縮小され
た場合の電子の感じるポテンシャルを示し、破線１２は
Ｗが大きい場合の電子の感じるポテンシャルを示す。
深さ方向の電位分布（ポテンシャル分布）を示したもの
である。図１２（ａ）は基板電圧が小さい場合、（ｂ）
は蓄積電荷を基板に引き抜くために基板電圧を大きくし
た場合を示す。また、図中の実線１１は、Ｗが縮小され
た場合の電子の感じるポテンシャルを示し、破線１２は
Ｗが大きい場合の電子の感じるポテンシャルを示す。
【０００７】図１２（ａ）に示されるように、従来構造
を用いた場合、Ｗの縮小により深さ方向のポテンシャル
分布にポテンシャルピーク１４が現れる。原因は図１１
のチャネルストップ領域６からの横方向の空乏層の広が
りによって電位が低下したためである。このポテンシャ
ルピーク１４の電位は、半導体エピタキシャル層４の不
純物濃度が小さいほど低くなり、素子の感度およびブル
ーミング特性が劣化する。また、Ｗが大きくポテンシャ
ルピーク１４が無い場合はオーバーフローバリアピーク
１３より浅いところで生成された電荷は蓄積電荷１５に
加わるが、これに対してＷが小さくポテンシャルピーク
１４が存在する場合は、ポテンシャルピーク１４とオー
バーフローバリアピーク１３との間で生成された電子は
蓄積電荷１６に加わる。ポテンシャルピーク１４がオー
バーフローバリアピーク１３よりも低い場合、ポテンシ
ャルピーク１４とオーバーフローバリアピーク１３との
間の電荷蓄積領域（蓄積電荷１６の領域）に電子が蓄積
され、そのポテンシャルがポテンシャルピーク１４と同
電位になるとポテンシャルピーク１４とオーバーフロー
バリアピーク１３との間で生成された電子も蓄積電荷１
５に加わるようになる。しかし、ポテンシャルピーク１
４があると、受光部の信号電荷を読み出す時に蓄積電荷
１６は受光部１に取り残される。よってその分だけ信号
電荷が減少する。また、この取り残された電荷は、熱電
子放出によって時間が経つとともに電荷蓄積領域７に流
入し、再生画面上では残像となって現れる。また、ポテ
ンシャルピーク１４を無くすためにエピタキシャル層４
の不純物濃度を高濃度にすると電荷蓄積領域７の空乏化
時の電位が上昇するため、受光部の信号電荷を読み出す
際の読み出しゲート電圧が上昇する。
を用いた場合、Ｗの縮小により深さ方向のポテンシャル
分布にポテンシャルピーク１４が現れる。原因は図１１
のチャネルストップ領域６からの横方向の空乏層の広が
りによって電位が低下したためである。このポテンシャ
ルピーク１４の電位は、半導体エピタキシャル層４の不
純物濃度が小さいほど低くなり、素子の感度およびブル
ーミング特性が劣化する。また、Ｗが大きくポテンシャ
ルピーク１４が無い場合はオーバーフローバリアピーク
１３より浅いところで生成された電荷は蓄積電荷１５に
加わるが、これに対してＷが小さくポテンシャルピーク
１４が存在する場合は、ポテンシャルピーク１４とオー
バーフローバリアピーク１３との間で生成された電子は
蓄積電荷１６に加わる。ポテンシャルピーク１４がオー
バーフローバリアピーク１３よりも低い場合、ポテンシ
ャルピーク１４とオーバーフローバリアピーク１３との
間の電荷蓄積領域（蓄積電荷１６の領域）に電子が蓄積
され、そのポテンシャルがポテンシャルピーク１４と同
電位になるとポテンシャルピーク１４とオーバーフロー
バリアピーク１３との間で生成された電子も蓄積電荷１
５に加わるようになる。しかし、ポテンシャルピーク１
４があると、受光部の信号電荷を読み出す時に蓄積電荷
１６は受光部１に取り残される。よってその分だけ信号
電荷が減少する。また、この取り残された電荷は、熱電
子放出によって時間が経つとともに電荷蓄積領域７に流
入し、再生画面上では残像となって現れる。また、ポテ
ンシャルピーク１４を無くすためにエピタキシャル層４
の不純物濃度を高濃度にすると電荷蓄積領域７の空乏化
時の電位が上昇するため、受光部の信号電荷を読み出す
際の読み出しゲート電圧が上昇する。
【０００８】一方、Ｗが大きい場合は、半導体エピタキ
シャル層４の不純物濃度を薄くするに従い基板に蓄積電
荷を引き抜く際の基板電圧は小さくなる傾向がある。し
かし、これに対してＷが小さい場合は、図１２（ｂ）に
示すように、基板電圧の増大によりオーバーフローバリ
アピークが消えた後でもポテンシャルピーク１４が残る
ため残留電荷２３が残り、ポテンシャルピーク１４を消
すためにより大きい電圧を基板に加える必要がある。そ
のため、Ｗが大きい場合に比べ引き抜き電圧は増大す
る。また、前述したようにポテンシャルピーク１４を無
くすために半導体エピタキシャル層４の不純物濃度を高
濃度にすると受光部の信号電荷を読み出す際の読み出し
ゲート電圧が上昇する。
シャル層４の不純物濃度を薄くするに従い基板に蓄積電
荷を引き抜く際の基板電圧は小さくなる傾向がある。し
かし、これに対してＷが小さい場合は、図１２（ｂ）に
示すように、基板電圧の増大によりオーバーフローバリ
アピークが消えた後でもポテンシャルピーク１４が残る
ため残留電荷２３が残り、ポテンシャルピーク１４を消
すためにより大きい電圧を基板に加える必要がある。そ
のため、Ｗが大きい場合に比べ引き抜き電圧は増大す
る。また、前述したようにポテンシャルピーク１４を無
くすために半導体エピタキシャル層４の不純物濃度を高
濃度にすると受光部の信号電荷を読み出す際の読み出し
ゲート電圧が上昇する。
【０００９】そこで本発明の目的は、上記課題に鑑み、
半導体エピタキシャル層を用いてオーバーフローバリア
領域を深く位置するように構成され、素子寸法が縮小化
された光電変換素子及び固体撮像素子において、ポテン
シャルピーク１４の発生を効果的に抑制することで、残
像を発生させずに読み出しゲート電圧および引き抜き電
圧の増大を抑制することにある。
半導体エピタキシャル層を用いてオーバーフローバリア
領域を深く位置するように構成され、素子寸法が縮小化
された光電変換素子及び固体撮像素子において、ポテン
シャルピーク１４の発生を効果的に抑制することで、残
像を発生させずに読み出しゲート電圧および引き抜き電
圧の増大を抑制することにある。
【００１０】
【課題を解決するための手段】本発明は、第１導電型半
導体基板と、第１導電型半導体基板にオーバーフローバ
リアとして形成された第２導電型半導体領域と、第１導
電型半導体基板上に形成された真性または第１導電型ま
たは第２導電型の半導体エピタキシャル層と、前記半導
体エピタキシャル層に形成された第１導電型高濃度層お
よび受光部とを有し、前記第１導電型高濃度層の不純物
濃度が前記半導体エピタキシャル層の不純物濃度よりも
高いことを特徴とするオーバーフロードレイン方式の光
電変換素子に関する。
導体基板と、第１導電型半導体基板にオーバーフローバ
リアとして形成された第２導電型半導体領域と、第１導
電型半導体基板上に形成された真性または第１導電型ま
たは第２導電型の半導体エピタキシャル層と、前記半導
体エピタキシャル層に形成された第１導電型高濃度層お
よび受光部とを有し、前記第１導電型高濃度層の不純物
濃度が前記半導体エピタキシャル層の不純物濃度よりも
高いことを特徴とするオーバーフロードレイン方式の光
電変換素子に関する。
【００１１】また本発明は、第１導電型半導体基板と、
第１導電型半導体基板にオーバーフローバリアとして形
成された第２導電型半導体領域と、第１導電型半導体基
板上に形成された真性または第１導電型または第２導電
型の第１の半導体エピタキシャル層と、第１の半導体エ
ピタキシャル層上に形成された第１導電型の第２の半導
体エピタキシャル層と、第２の半導体エピタキシャル層
に形成された受光部を有し、第２の半導体エピタキシャ
ル層の不純物濃度が第１の半導体エピタキシャル層の不
純物濃度よりも高いことを特徴とするオーバーフロード
レイン方式の光電変換素子に関する。
第１導電型半導体基板にオーバーフローバリアとして形
成された第２導電型半導体領域と、第１導電型半導体基
板上に形成された真性または第１導電型または第２導電
型の第１の半導体エピタキシャル層と、第１の半導体エ
ピタキシャル層上に形成された第１導電型の第２の半導
体エピタキシャル層と、第２の半導体エピタキシャル層
に形成された受光部を有し、第２の半導体エピタキシャ
ル層の不純物濃度が第１の半導体エピタキシャル層の不
純物濃度よりも高いことを特徴とするオーバーフロード
レイン方式の光電変換素子に関する。
【００１２】また本発明は、第１導電型半導体基板と、
第１導電型半導体基板にオーバーフローバリアとして形
成された第２導電型半導体領域と、第１導電型半導体基
板上に形成された真性または第１導電型または第２導電
型の半導体エピタキシャル層と、前記半導体エピタキシ
ャル層に形成された第１導電型高濃度層および受光部
と、転送電極、前記半導体エピタキシャル層に形成され
た第２導電型ウェル領域および第１導電型転送チャネル
領域を有する転送レジスタ部とを有し、前記第１導電型
高濃度層の不純物濃度が前記半導体エピタキシャル層の
不純物濃度よりも高いことを特徴とするオーバーフロー
ドレイン方式の固体撮像素子に関する。
第１導電型半導体基板にオーバーフローバリアとして形
成された第２導電型半導体領域と、第１導電型半導体基
板上に形成された真性または第１導電型または第２導電
型の半導体エピタキシャル層と、前記半導体エピタキシ
ャル層に形成された第１導電型高濃度層および受光部
と、転送電極、前記半導体エピタキシャル層に形成され
た第２導電型ウェル領域および第１導電型転送チャネル
領域を有する転送レジスタ部とを有し、前記第１導電型
高濃度層の不純物濃度が前記半導体エピタキシャル層の
不純物濃度よりも高いことを特徴とするオーバーフロー
ドレイン方式の固体撮像素子に関する。
【００１３】また本発明は、第１導電型半導体基板と、
第１導電型半導体基板にオーバーフローバリアとして形
成された第２導電型半導体領域と、第１導電型半導体基
板上に形成された真性または第１導電型または第２導電
型の第１の半導体エピタキシャル層と、第１の半導体エ
ピタキシャル層上に形成された第１導電型の第２の半導
体エピタキシャル層と、第２の半導体エピタキシャル層
に形成された受光部と、転送電極、第２の半導体エピタ
キシャル層に形成された第２導電型ウェル領域および第
１導電型の転送チャネル領域を有する転送レジスタ部と
を有し、第２の半導体エピタキシャル層の不純物濃度が
第１の半導体エピタキシャル層の不純物濃度よりも高い
ことを特徴とするオーバーフロードレイン方式の固体撮
像素子に関する。
第１導電型半導体基板にオーバーフローバリアとして形
成された第２導電型半導体領域と、第１導電型半導体基
板上に形成された真性または第１導電型または第２導電
型の第１の半導体エピタキシャル層と、第１の半導体エ
ピタキシャル層上に形成された第１導電型の第２の半導
体エピタキシャル層と、第２の半導体エピタキシャル層
に形成された受光部と、転送電極、第２の半導体エピタ
キシャル層に形成された第２導電型ウェル領域および第
１導電型の転送チャネル領域を有する転送レジスタ部と
を有し、第２の半導体エピタキシャル層の不純物濃度が
第１の半導体エピタキシャル層の不純物濃度よりも高い
ことを特徴とするオーバーフロードレイン方式の固体撮
像素子に関する。
【００１４】上述した構造にすることにより、チャネル
ストップ領域や第２導電型ウェル領域周辺の第１導電型
の不純物濃度が高まり、チャネルストップ領域や第２導
電型ウェル領域の空乏層の広がりによる電位の低下が抑
えられ、ポテンシャルピークの発生を抑制することがで
きる。これによって、読み出しゲート電圧および引き抜
き電圧の増大を抑制し、残像の発生を抑制することがで
きる。
ストップ領域や第２導電型ウェル領域周辺の第１導電型
の不純物濃度が高まり、チャネルストップ領域や第２導
電型ウェル領域の空乏層の広がりによる電位の低下が抑
えられ、ポテンシャルピークの発生を抑制することがで
きる。これによって、読み出しゲート電圧および引き抜
き電圧の増大を抑制し、残像の発生を抑制することがで
きる。
【００１５】
【発明の実施の形態】第１の実施の形態 本発明の第１の実施の形態について図面を参照して説明
する。図１に、本発明による縦型オーバーフロードレイ
ン構造を持つ光電変換素子の第１の実施の形態の断面構
成図を示す。
する。図１に、本発明による縦型オーバーフロードレイ
ン構造を持つ光電変換素子の第１の実施の形態の断面構
成図を示す。
【００１６】ｎ型半導体基板２にはｐ型のオーバーフロ
ーバリア領域３が形成され、このｎ型半導体基板２上に
低濃度でここではｎ型の半導体エピタキシャル層４が形
成されている。この半導体エピタキシャル層４には、ｎ
型高濃度層５と、チャネルストップ領域６と、高濃度の
ｐ型半導体領域８及び電荷蓄積領域７で構成される受光
部１とが形成されている。また、この半導体エピタキシ
ャル層の表面には絶縁膜９が形成され、この絶縁膜表面
の受光部を除く領域に遮光膜１０が形成されている。
ーバリア領域３が形成され、このｎ型半導体基板２上に
低濃度でここではｎ型の半導体エピタキシャル層４が形
成されている。この半導体エピタキシャル層４には、ｎ
型高濃度層５と、チャネルストップ領域６と、高濃度の
ｐ型半導体領域８及び電荷蓄積領域７で構成される受光
部１とが形成されている。また、この半導体エピタキシ
ャル層の表面には絶縁膜９が形成され、この絶縁膜表面
の受光部を除く領域に遮光膜１０が形成されている。
【００１７】この構成において、ｎ型高濃度層５は、ｐ
型半導体領域８及び電荷蓄積領域７で構成される受光部
１の下方（基板側）に近接配置され、受光部１とともに
チャネルストップ領域６の間に形成されている。また、
ｎ型高濃度層５の不純物濃度は、１×１０14ｃｍ-3から
１×１０15ｃｍ-3が好ましく、半導体エピタキシャル層
４の不純物濃度は１×１０14ｃｍ-3以下であることが好
ましい。
型半導体領域８及び電荷蓄積領域７で構成される受光部
１の下方（基板側）に近接配置され、受光部１とともに
チャネルストップ領域６の間に形成されている。また、
ｎ型高濃度層５の不純物濃度は、１×１０14ｃｍ-3から
１×１０15ｃｍ-3が好ましく、半導体エピタキシャル層
４の不純物濃度は１×１０14ｃｍ-3以下であることが好
ましい。
【００１８】なお、図中には示していないが、受光部に
は蓄積電荷を電荷転送部もしくは出力部に転送するため
の読み出しゲートが形成されている。
は蓄積電荷を電荷転送部もしくは出力部に転送するため
の読み出しゲートが形成されている。
【００１９】次に、図２を参照しながら、本発明の光電
変換素子の第１の実施の形態の製造方法を説明する。
変換素子の第１の実施の形態の製造方法を説明する。
【００２０】まず、図２（ａ）に示すように、ｎ型半導
体基板２（ここではｎ型不純物をドープしたシリコン基
板）に、ｐ型不純物（たとえばホウ素）をイオン注入し
てオーバーフローバリア領域３を形成する。このｐ型不
純物領域３はオーバーフローバリアを形成し、オーバー
フローバリアの高さは主にそのドーズ量に依存する。基
板電圧が５Ｖから１０Ｖにおいて、適当な高さのオーバ
ーフローバリアを形成するためのｐ型不純物のドーズ量
は１×１０11ｃｍ-2から１×１０12ｃｍ-2であることが
好ましい。
体基板２（ここではｎ型不純物をドープしたシリコン基
板）に、ｐ型不純物（たとえばホウ素）をイオン注入し
てオーバーフローバリア領域３を形成する。このｐ型不
純物領域３はオーバーフローバリアを形成し、オーバー
フローバリアの高さは主にそのドーズ量に依存する。基
板電圧が５Ｖから１０Ｖにおいて、適当な高さのオーバ
ーフローバリアを形成するためのｐ型不純物のドーズ量
は１×１０11ｃｍ-2から１×１０12ｃｍ-2であることが
好ましい。
【００２１】オーバーフローバリア領域３の形成後、図
２（ｂ）に示すように、ｎ型半導体基板２全面にシリコ
ンのエピタキシャル成長を行い半導体エピタキシャル層
４を形成する。半導体エピタキシャル層４は、真性、ｎ
型、ｐ型のいすれでもよいがここではｎ型としている。
半導体エピタキシャル層４の不純物濃度は、電子シャッ
ター機能により蓄積電荷を基板に引き抜く際の基板電
圧、および読み出しゲート電圧に影響を与え、素子特性
の点から１×１０14ｃｍ-3以下が好ましい。また、半導
体エピタキシャル層４の膜厚は、オーバーフローバリア
領域３のエピタキシャル層４表面からの深さが所望の波
長域の感度が得られるように設定する。
２（ｂ）に示すように、ｎ型半導体基板２全面にシリコ
ンのエピタキシャル成長を行い半導体エピタキシャル層
４を形成する。半導体エピタキシャル層４は、真性、ｎ
型、ｐ型のいすれでもよいがここではｎ型としている。
半導体エピタキシャル層４の不純物濃度は、電子シャッ
ター機能により蓄積電荷を基板に引き抜く際の基板電
圧、および読み出しゲート電圧に影響を与え、素子特性
の点から１×１０14ｃｍ-3以下が好ましい。また、半導
体エピタキシャル層４の膜厚は、オーバーフローバリア
領域３のエピタキシャル層４表面からの深さが所望の波
長域の感度が得られるように設定する。
【００２２】次に、図２（ｃ）に示すように、半導体エ
ピタキシャル層４上にパターニングされた第１のフォト
レジスト層１７を形成し、この第１のフォトレジスト層
１７をマスクにして半導体エピタキシャル層４にｐ型不
純物を注入してチャネルストップ領域６を形成する。チ
ャネルストップ領域６は、隣接画素および受光部１以外
の領域と受光部１を分離する役割をもつ。イオン注入
後、第１のフォトレジスト層１７は除去する。
ピタキシャル層４上にパターニングされた第１のフォト
レジスト層１７を形成し、この第１のフォトレジスト層
１７をマスクにして半導体エピタキシャル層４にｐ型不
純物を注入してチャネルストップ領域６を形成する。チ
ャネルストップ領域６は、隣接画素および受光部１以外
の領域と受光部１を分離する役割をもつ。イオン注入
後、第１のフォトレジスト層１７は除去する。
【００２３】次に、図２（ｄ）に示すように、半導体エ
ピタキシャル層４上にパターニングされた第２のフォト
レジスト層１８を形成し、この第２のフォトレジスト層
１８をマスクにして半導体エピタキシャル層４にｎ型不
純物を高エネルギーでイオン注入してｎ型高濃度層５を
形成し、次にｎ型高濃度層５よりも低エネルギーでｎ型
不純物をイオン注入して電荷蓄積領域７を形成する。さ
らに、第２のフォトレジスト層１８をマスクにして、ｐ
型不純物を高ドーズ量注入することにより、高濃度のｐ
型半導体領域８を形成する。この高濃度のｐ型半導体領
域８は界面準位に起因した暗電流を低減する役割をも
つ。ｎ型の高濃度層５の不純物濃度は１×１０14ｃｍ-3
から１×１０15ｃｍ-3とすることが好ましく、少なくと
も半導体エピタキシャル層４よりも高濃度にする。イオ
ン注入後、第２のフォトレジスト層１８は除去する。
ピタキシャル層４上にパターニングされた第２のフォト
レジスト層１８を形成し、この第２のフォトレジスト層
１８をマスクにして半導体エピタキシャル層４にｎ型不
純物を高エネルギーでイオン注入してｎ型高濃度層５を
形成し、次にｎ型高濃度層５よりも低エネルギーでｎ型
不純物をイオン注入して電荷蓄積領域７を形成する。さ
らに、第２のフォトレジスト層１８をマスクにして、ｐ
型不純物を高ドーズ量注入することにより、高濃度のｐ
型半導体領域８を形成する。この高濃度のｐ型半導体領
域８は界面準位に起因した暗電流を低減する役割をも
つ。ｎ型の高濃度層５の不純物濃度は１×１０14ｃｍ-3
から１×１０15ｃｍ-3とすることが好ましく、少なくと
も半導体エピタキシャル層４よりも高濃度にする。イオ
ン注入後、第２のフォトレジスト層１８は除去する。
【００２４】次に、図２（ｅ）に示すように、絶縁膜
９、ここではシリコン酸化膜を成膜し、受光部を除く表
面に遮光膜１０を形成する。遮光膜にはタングステンや
アルミニウムなどの金属膜を用いることができる。
９、ここではシリコン酸化膜を成膜し、受光部を除く表
面に遮光膜１０を形成する。遮光膜にはタングステンや
アルミニウムなどの金属膜を用いることができる。
【００２５】以上の製造方法により、本発明の光電変換
素子の第１の実施の形態の構造を形成することができ
る。
素子の第１の実施の形態の構造を形成することができ
る。
【００２６】以上のように形成された本発明の光電変換
素子は、従来構造と異なりチャネルストップ領域６間に
ｎ型の高濃度層５が形成されており、従来構造よりもチ
ャネルストップ領域６周辺のｎ型不純物領域の濃度が高
くなっている。
素子は、従来構造と異なりチャネルストップ領域６間に
ｎ型の高濃度層５が形成されており、従来構造よりもチ
ャネルストップ領域６周辺のｎ型不純物領域の濃度が高
くなっている。
【００２７】図３に、図１のａ−ａ’断面における深さ
方向の電位分布（ポテンシャル分布）を示す。図３
（ａ）は基板電圧が小さい場合、（ｂ）は蓄積電荷を基
板に引き抜くために基板電圧を大きくした場合を示す。
図中の実線２１は、本発明の構造において電子の感じる
ポテンシャルを示し、破線１１は、ｎ型高濃度層５を有
しない従来の構造において電子の感じるポテンシャルを
示す。
方向の電位分布（ポテンシャル分布）を示す。図３
（ａ）は基板電圧が小さい場合、（ｂ）は蓄積電荷を基
板に引き抜くために基板電圧を大きくした場合を示す。
図中の実線２１は、本発明の構造において電子の感じる
ポテンシャルを示し、破線１１は、ｎ型高濃度層５を有
しない従来の構造において電子の感じるポテンシャルを
示す。
【００２８】図３（ａ）に示されるように、チャネルス
トップ領域６の空乏層の広がりによって従来構造（破
線）で発生していたポテンシャルピーク１４は、本発明
の構造では消えているのがわかる。そのため、受光部１
への光の入射によりオーバーフローバリアピーク１３よ
りも浅いところで生成された電子は全て蓄積電荷２２に
加わる。さらに、受光部の信号電荷を読み出す時に、受
光部１の蓄積電荷を電荷蓄積部７に残すことなく読み出
すことができ残像の発生を抑制することができる。
トップ領域６の空乏層の広がりによって従来構造（破
線）で発生していたポテンシャルピーク１４は、本発明
の構造では消えているのがわかる。そのため、受光部１
への光の入射によりオーバーフローバリアピーク１３よ
りも浅いところで生成された電子は全て蓄積電荷２２に
加わる。さらに、受光部の信号電荷を読み出す時に、受
光部１の蓄積電荷を電荷蓄積部７に残すことなく読み出
すことができ残像の発生を抑制することができる。
【００２９】また、図３（ｂ）に示すように、従来構造
ではＷが小さい場合、基板電圧の増大によりオーバーフ
ローバリアピークが消えた後でもポテンシャルピーク１
４が残るために残留電荷２３が残り、ポテンシャルピー
ク１４を消すためにより大きな基板電圧が必要であっ
た。これに対し、本発明ではポテンシャルピーク１４の
発生が抑制されるため、引き抜き電圧は従来構造におい
て必要な電圧より低いものでよい。
ではＷが小さい場合、基板電圧の増大によりオーバーフ
ローバリアピークが消えた後でもポテンシャルピーク１
４が残るために残留電荷２３が残り、ポテンシャルピー
ク１４を消すためにより大きな基板電圧が必要であっ
た。これに対し、本発明ではポテンシャルピーク１４の
発生が抑制されるため、引き抜き電圧は従来構造におい
て必要な電圧より低いものでよい。
【００３０】第２の実施の形態 本発明の第２の実施の形態について図面を参照して説明
する。図４に、本発明による縦型オーバーフロードレイ
ン構造を持つ光電変換素子の第２の実施の形態の断面構
成図を示す。
する。図４に、本発明による縦型オーバーフロードレイ
ン構造を持つ光電変換素子の第２の実施の形態の断面構
成図を示す。
【００３１】ｎ型半導体基板２にはｐ型のオーバーフロ
ーバリア領域３が形成され、このｎ型半導体基板２上に
低濃度でここではｎ型の第１の半導体エピタキシャル層
１９が形成されている。
ーバリア領域３が形成され、このｎ型半導体基板２上に
低濃度でここではｎ型の第１の半導体エピタキシャル層
１９が形成されている。
【００３２】さらに、第１の半導体エピタキシャル層１
９上には、ｎ型で不純物濃度が第１の半導体エピタキシ
ャル層１９よりも高濃度の第２の半導体エピタキシャル
層２０が形成されている。この第２の半導体エピタキシ
ャル層２０には、チャネルストップ領域６と、高濃度の
ｐ型半導体領域８及び電荷蓄積領域７で構成される受光
部１とが形成されている。また、この第２の半導体エピ
タキシャル層の表面には絶縁膜９が形成され、この絶縁
膜表面の受光部を除く領域に遮光膜１０が形成されてい
る。
９上には、ｎ型で不純物濃度が第１の半導体エピタキシ
ャル層１９よりも高濃度の第２の半導体エピタキシャル
層２０が形成されている。この第２の半導体エピタキシ
ャル層２０には、チャネルストップ領域６と、高濃度の
ｐ型半導体領域８及び電荷蓄積領域７で構成される受光
部１とが形成されている。また、この第２の半導体エピ
タキシャル層の表面には絶縁膜９が形成され、この絶縁
膜表面の受光部を除く領域に遮光膜１０が形成されてい
る。
【００３３】この構成において、第２の半導体エピタキ
シャル層は、チャネルストップ領域の基板側を完全に覆
っており、その不純物濃度は、１×１０14ｃｍ-3から１
×１０15ｃｍ-3が好ましい。また、第１の半導体エピタ
キシャル層の不純物濃度は１×１０14ｃｍ-3以下である
ことが好ましい。
シャル層は、チャネルストップ領域の基板側を完全に覆
っており、その不純物濃度は、１×１０14ｃｍ-3から１
×１０15ｃｍ-3が好ましい。また、第１の半導体エピタ
キシャル層の不純物濃度は１×１０14ｃｍ-3以下である
ことが好ましい。
【００３４】次に、図５を参照しながら、本発明の光電
変換素子の第２の実施の形態の製造方法を説明する。
変換素子の第２の実施の形態の製造方法を説明する。
【００３５】まず、図５（ａ）に示すように、ｎ型半導
体基板２にｐ型不純物をイオン注入してオーバーフロー
バリア領域３を形成する。基板電圧が５Ｖから１０Ｖに
おいて、適当な高さのオーバーフローバリアを形成する
ためのｐ型不純物のドーズ量は１×１０11ｃｍ-2から１
×１０12ｃｍ-2であることが好ましい。
体基板２にｐ型不純物をイオン注入してオーバーフロー
バリア領域３を形成する。基板電圧が５Ｖから１０Ｖに
おいて、適当な高さのオーバーフローバリアを形成する
ためのｐ型不純物のドーズ量は１×１０11ｃｍ-2から１
×１０12ｃｍ-2であることが好ましい。
【００３６】次に、図５（ｂ）に示すように、ｎ型半導
体基板２全面にシリコンのエピタキシャル成長を行い、
第１の半導体エピタキシャル層１９を形成する。第１の
半導体エピタキシャル層１９は、真性、ｎ型、ｐ型のい
ずれでもよいがここではｎ型としている。第１の半導体
エピタキシャル層１９の不純物濃度は１×１０14ｃｍ -3
以下が好ましい。
体基板２全面にシリコンのエピタキシャル成長を行い、
第１の半導体エピタキシャル層１９を形成する。第１の
半導体エピタキシャル層１９は、真性、ｎ型、ｐ型のい
ずれでもよいがここではｎ型としている。第１の半導体
エピタキシャル層１９の不純物濃度は１×１０14ｃｍ -3
以下が好ましい。
【００３７】さらに、第１の半導体エピタキシャル層１
９全面にシリコンのエピタキシャル成長を行い第２の半
導体エピタキシャル層２０を形成する。第２の半導体エ
ピタキシャル層２０は、ｎ型で第１の半導体エピタキシ
ャル層１９よりも不純物濃度を高くする。この不純物濃
度の高い第２の半導体エピタキシャル層２０は、前述し
た第１の実施の形態のｎ型の高濃度層５の効果と同様な
効果を示す。第１の半導体エピタキシャル層１９と第２
の半導体エピタキシャル層２０の膜厚の合計は、オーバ
ーフローバリア領域３の第２の半導体エピタキシャル層
２０表面からの深さが所望の波長域の感度が得られるよ
うに設定する。また、第２の半導体エピタキシャル層２
０は、少なくともその一部が後に形成するチャネルスト
ップ領域６間に位置するように、或いはチャネルストッ
プ領域６の下部（基板側）を完全に覆うことができるよ
うにその厚さを設定することが好ましい。
９全面にシリコンのエピタキシャル成長を行い第２の半
導体エピタキシャル層２０を形成する。第２の半導体エ
ピタキシャル層２０は、ｎ型で第１の半導体エピタキシ
ャル層１９よりも不純物濃度を高くする。この不純物濃
度の高い第２の半導体エピタキシャル層２０は、前述し
た第１の実施の形態のｎ型の高濃度層５の効果と同様な
効果を示す。第１の半導体エピタキシャル層１９と第２
の半導体エピタキシャル層２０の膜厚の合計は、オーバ
ーフローバリア領域３の第２の半導体エピタキシャル層
２０表面からの深さが所望の波長域の感度が得られるよ
うに設定する。また、第２の半導体エピタキシャル層２
０は、少なくともその一部が後に形成するチャネルスト
ップ領域６間に位置するように、或いはチャネルストッ
プ領域６の下部（基板側）を完全に覆うことができるよ
うにその厚さを設定することが好ましい。
【００３８】次に、図５（ｃ）に示すように、第１の実
施の形態の製造方法と同様の方法で第２の半導体エピタ
キシャル層２０に、チャネルストップ領域６、電荷蓄積
部７、高濃度のｐ型半導体領域８、絶縁膜９及び遮光膜
１０を形成して本発明の光電変換素子の第２の実施の形
態の構成が形成できる。但し、チャネルストップ領域６
の形成において、その下部（基板側）が第２の半導体エ
ピタキシャル領域に覆われるようにする場合は、第１の
半導体エピタキシャル領域に達しないように形成する。
施の形態の製造方法と同様の方法で第２の半導体エピタ
キシャル層２０に、チャネルストップ領域６、電荷蓄積
部７、高濃度のｐ型半導体領域８、絶縁膜９及び遮光膜
１０を形成して本発明の光電変換素子の第２の実施の形
態の構成が形成できる。但し、チャネルストップ領域６
の形成において、その下部（基板側）が第２の半導体エ
ピタキシャル領域に覆われるようにする場合は、第１の
半導体エピタキシャル領域に達しないように形成する。
【００３９】第２の実施の形態においても、第１の実施
の形態と同様に、チャネルストップ領域６周辺のｎ型不
純物濃度が高くなっているため、深さ方向の電位分布に
おいて、図３（ａ）及び（ｂ）に示されるようにポテン
シャルピークの発生が抑制される。
の形態と同様に、チャネルストップ領域６周辺のｎ型不
純物濃度が高くなっているため、深さ方向の電位分布に
おいて、図３（ａ）及び（ｂ）に示されるようにポテン
シャルピークの発生が抑制される。
【００４０】第３の実施の形態 本発明の光電変換素子をインターライン転送型ＣＣＤ固
体撮像素子に用いた場合について図６から図１０を用い
て説明する。
体撮像素子に用いた場合について図６から図１０を用い
て説明する。
【００４１】図６に、本発明の固体撮像素子の一実施形
態の構成断面図を示す。ｎ型半導体基板２にはｐ型のオ
ーバーフローバリア領域３が形成され、このｎ型半導体
基板２上に低濃度でここではｎ型の半導体エピタキシャ
ル層４が形成されている。この半導体エピタキシャル層
４には、ｎ型の高濃度層５と、転送電極３１及びｐ型半
導体ウェル領域２６及びｎ型の転送チャネル領域２７で
構成される垂直転送レジスタ部２４と、ｎ型の電荷蓄積
領域７及び高濃度のｐ型半導体領域８で構成される受光
部１と、転送電極３１及びｐ型半導体領域２８で構成さ
れる、電荷蓄積領域７から垂直転送レジスタ２４への電
荷転送を行う読み出しゲート部２５と、ｐ型のチャネル
ストップ領域２９が形成されている。また、半導体エピ
タキシャル層４の表面にはゲート絶縁膜３０が形成さ
れ、その上に転送電極３１が形成され、さらに層間絶縁
膜３２を介して、光受光部を除く領域に遮光膜１０が形
成されている。すなわち、転送電極３１と半導体エピタ
キシャル層４の間にはゲート絶縁膜３０が、転送電極３
１と遮光膜１０の間には層間絶縁膜３２が形成されてい
る。
態の構成断面図を示す。ｎ型半導体基板２にはｐ型のオ
ーバーフローバリア領域３が形成され、このｎ型半導体
基板２上に低濃度でここではｎ型の半導体エピタキシャ
ル層４が形成されている。この半導体エピタキシャル層
４には、ｎ型の高濃度層５と、転送電極３１及びｐ型半
導体ウェル領域２６及びｎ型の転送チャネル領域２７で
構成される垂直転送レジスタ部２４と、ｎ型の電荷蓄積
領域７及び高濃度のｐ型半導体領域８で構成される受光
部１と、転送電極３１及びｐ型半導体領域２８で構成さ
れる、電荷蓄積領域７から垂直転送レジスタ２４への電
荷転送を行う読み出しゲート部２５と、ｐ型のチャネル
ストップ領域２９が形成されている。また、半導体エピ
タキシャル層４の表面にはゲート絶縁膜３０が形成さ
れ、その上に転送電極３１が形成され、さらに層間絶縁
膜３２を介して、光受光部を除く領域に遮光膜１０が形
成されている。すなわち、転送電極３１と半導体エピタ
キシャル層４の間にはゲート絶縁膜３０が、転送電極３
１と遮光膜１０の間には層間絶縁膜３２が形成されてい
る。
【００４２】この構成において、ｎ型高濃度層５は、ｐ
型半導体領域８及び電荷蓄積領域７で構成される受光部
１の下方（基板側）に近接配置され、ｐ型半導体ウェル
領域２６の間に形成されている。ｎ型高濃度層５は、ｐ
型半導体ウェル領域内の転送電荷に対するポテンシャル
が最大となる深さに少なくとも配置されてることが好ま
しい。また、ｎ型高濃度層５の不純物濃度は、１×１０
14ｃｍ-3から１×１０ 15ｃｍ-3が好ましく、半導体エピ
タキシャル層４の不純物濃度は１×１０14ｃｍ -3以下で
あることが好ましい。
型半導体領域８及び電荷蓄積領域７で構成される受光部
１の下方（基板側）に近接配置され、ｐ型半導体ウェル
領域２６の間に形成されている。ｎ型高濃度層５は、ｐ
型半導体ウェル領域内の転送電荷に対するポテンシャル
が最大となる深さに少なくとも配置されてることが好ま
しい。また、ｎ型高濃度層５の不純物濃度は、１×１０
14ｃｍ-3から１×１０ 15ｃｍ-3が好ましく、半導体エピ
タキシャル層４の不純物濃度は１×１０14ｃｍ -3以下で
あることが好ましい。
【００４３】次に、図７を用いて、本発明の固体撮像素
子の一実施形態の製造方法を説明する。
子の一実施形態の製造方法を説明する。
【００４４】まず、図７（ａ）に示すように、ｎ型半導
体基板２にｐ型不純物をイオン注入してオーバーフロー
バリア領域３を形成する。基板電圧が５Ｖから１０Ｖに
おいて、適当な高さのオーバーフローバリアを形成する
ためのｐ型不純物のドーズ量は１×１０11ｃｍ-2から１
×１０12ｃｍ-2であることが好ましい。
体基板２にｐ型不純物をイオン注入してオーバーフロー
バリア領域３を形成する。基板電圧が５Ｖから１０Ｖに
おいて、適当な高さのオーバーフローバリアを形成する
ためのｐ型不純物のドーズ量は１×１０11ｃｍ-2から１
×１０12ｃｍ-2であることが好ましい。
【００４５】次に、図７（ｂ）に示すように、ｎ型半導
体基板２全面にシリコンのエピタキシャル成長を行い、
半導体エピタキシャル層４を形成する。半導体エピタキ
シャル層４の膜厚、濃度、導電型は第１の実施の形態と
同様である。
体基板２全面にシリコンのエピタキシャル成長を行い、
半導体エピタキシャル層４を形成する。半導体エピタキ
シャル層４の膜厚、濃度、導電型は第１の実施の形態と
同様である。
【００４６】次に、図７（ｃ）に示すように、半導体エ
ピタキシャル層４にパターニングされた第１のフォトレ
ジスト層３４を形成し、この第１のフォトレジスト層３
４をマスクにして半導体エピタキシャル層４にｐ型不純
物をイオン注入することによりｐ型ウェル領域２６を形
成する。さらに、第１のフォトレジスト層３４をマスク
にして半導体エピタキシャル層４にｎ型不純物をイオン
注入することにより転送チャネル領域２７を形成する。
イオン注入後、第１のフォトレジスト層３４は除去す
る。
ピタキシャル層４にパターニングされた第１のフォトレ
ジスト層３４を形成し、この第１のフォトレジスト層３
４をマスクにして半導体エピタキシャル層４にｐ型不純
物をイオン注入することによりｐ型ウェル領域２６を形
成する。さらに、第１のフォトレジスト層３４をマスク
にして半導体エピタキシャル層４にｎ型不純物をイオン
注入することにより転送チャネル領域２７を形成する。
イオン注入後、第１のフォトレジスト層３４は除去す
る。
【００４７】次に、図７（ｄ）に示すように、半導体エ
ピタキシャル層４にパターニングされた第２のフォトレ
ジスト層３５を形成し、この第２のフォトレジスト層３
５をマスクにして半導体エピタキシャル層４にｎ型不純
物をイオン注入してｎ型高濃度層５を形成する。イオン
注入後、第２のフォトレジスト層３５は除去する。
ピタキシャル層４にパターニングされた第２のフォトレ
ジスト層３５を形成し、この第２のフォトレジスト層３
５をマスクにして半導体エピタキシャル層４にｎ型不純
物をイオン注入してｎ型高濃度層５を形成する。イオン
注入後、第２のフォトレジスト層３５は除去する。
【００４８】その後、同様にイオン注入を行って、チャ
ネルストップ領域２９、ｐ型半導体領域２８、電荷蓄積
領域７、高濃度のｐ型半導体領域８を形成する。さら
に、常法により、ゲート絶縁膜３０、転送電極３１、層
間絶縁膜３２、遮光膜１０を形成して本発明の固体撮像
素子の構成ができる。
ネルストップ領域２９、ｐ型半導体領域２８、電荷蓄積
領域７、高濃度のｐ型半導体領域８を形成する。さら
に、常法により、ゲート絶縁膜３０、転送電極３１、層
間絶縁膜３２、遮光膜１０を形成して本発明の固体撮像
素子の構成ができる。
【００４９】インターライン転送型ＣＣＤ固体撮像素子
においては、ｐ型ウェル領域２６は、水平方向の画素分
離の役割も担っており、画素の縮小化に伴いｐ型ウェル
領域２６間の距離Ｗは小さくなっている。
においては、ｐ型ウェル領域２６は、水平方向の画素分
離の役割も担っており、画素の縮小化に伴いｐ型ウェル
領域２６間の距離Ｗは小さくなっている。
【００５０】図６のｂ−ｂ’断面の電位分布を図８に示
す。ｐ型ウェル領域２６にはポテンシャルピーク３３が
ある。ｎ型高濃度層５の無い従来構造ではｐ型ウェル領
域２６から受光部１への方向、すなわち横方向に延びる
空乏層の広がりにより、ポテンシャルピーク３３に引か
れて受光部１周辺のポテンシャルが高くなる。そのた
め、受光部１の深さ方向の電位分布には前述の図３
（ａ）に示すような電位分布（破線）におけるポテンシ
ャルピーク１４が現れ、残像および引き抜き電圧増大の
原因となる。
す。ｐ型ウェル領域２６にはポテンシャルピーク３３が
ある。ｎ型高濃度層５の無い従来構造ではｐ型ウェル領
域２６から受光部１への方向、すなわち横方向に延びる
空乏層の広がりにより、ポテンシャルピーク３３に引か
れて受光部１周辺のポテンシャルが高くなる。そのた
め、受光部１の深さ方向の電位分布には前述の図３
（ａ）に示すような電位分布（破線）におけるポテンシ
ャルピーク１４が現れ、残像および引き抜き電圧増大の
原因となる。
【００５１】本発明では、ｎ型の高濃度層５は、ｐ型ウ
ェル領域２６の間において、ｐ型ウェル領域２６の転送
電荷に対するポテンシャルが最大となる（ポテンシャル
ピーク３３）の深さに少なくとも位置するようにその深
さを含む領域に形成することが好ましい。これにより、
ｐ型ウェル領域２６周辺のｎ型不純物濃度を高くするこ
とができ、前記した空乏層の広がりを抑制することがで
きるため、効果的にポテンシャルピーク１４の発生を抑
制できる。
ェル領域２６の間において、ｐ型ウェル領域２６の転送
電荷に対するポテンシャルが最大となる（ポテンシャル
ピーク３３）の深さに少なくとも位置するようにその深
さを含む領域に形成することが好ましい。これにより、
ｐ型ウェル領域２６周辺のｎ型不純物濃度を高くするこ
とができ、前記した空乏層の広がりを抑制することがで
きるため、効果的にポテンシャルピーク１４の発生を抑
制できる。
【００５２】第４の実施の形態 本発明の固体撮像素子の他の実施形態について説明す
る。図９は、本発明の固体撮像素子の他の実施形態の断
面構成図を示したものである。
る。図９は、本発明の固体撮像素子の他の実施形態の断
面構成図を示したものである。
【００５３】ｎ型半導体基板２にはｐ型のオーバーフロ
ーバリア領域３が形成され、このｎ型半導体基板２上に
低濃度でここではｎ型の第１の半導体エピタキシャル層
１９が形成されている。
ーバリア領域３が形成され、このｎ型半導体基板２上に
低濃度でここではｎ型の第１の半導体エピタキシャル層
１９が形成されている。
【００５４】さらに、第１の半導体エピタキシャル層１
９上の全面には、ｎ型で不純物濃度が第１の半導体エピ
タキシャル層よりも高濃度の第２の半導体エピタキシャ
ル層２０が形成されている。この第２のエピタキシャル
層２０には、転送電極３１及びｐ型半導体ウェル領域２
６及びｎ型の転送チャネル領域２７で構成される垂直転
送レジスタ部２４と、ｎ型の電荷蓄積領域７及び高濃度
のｐ型半導体領域８で構成される受光部１と、転送電極
３１及びｐ型半導体領域２８で構成される、電荷蓄積領
域７から垂直転送レジスタ２４への電荷転送を行う読み
出しゲート部２５と、ｐ型のチャネルストップ領域２９
が形成されている。また、第２の半導体エピタキシャル
層の表面にはゲート絶縁膜３０が形成され、その上に転
送電極３１が形成され、さらに層間絶縁膜３２を介し
て、光受光部を除く領域に遮光膜１０が形成されてい
る。すなわち、転送電極３１と第２の半導体エピタキシ
ャル層２０の間にはゲート絶縁膜３０が、転送電極３１
と遮光膜１０の間には層間絶縁膜３２が形成されてい
る。
９上の全面には、ｎ型で不純物濃度が第１の半導体エピ
タキシャル層よりも高濃度の第２の半導体エピタキシャ
ル層２０が形成されている。この第２のエピタキシャル
層２０には、転送電極３１及びｐ型半導体ウェル領域２
６及びｎ型の転送チャネル領域２７で構成される垂直転
送レジスタ部２４と、ｎ型の電荷蓄積領域７及び高濃度
のｐ型半導体領域８で構成される受光部１と、転送電極
３１及びｐ型半導体領域２８で構成される、電荷蓄積領
域７から垂直転送レジスタ２４への電荷転送を行う読み
出しゲート部２５と、ｐ型のチャネルストップ領域２９
が形成されている。また、第２の半導体エピタキシャル
層の表面にはゲート絶縁膜３０が形成され、その上に転
送電極３１が形成され、さらに層間絶縁膜３２を介し
て、光受光部を除く領域に遮光膜１０が形成されてい
る。すなわち、転送電極３１と第２の半導体エピタキシ
ャル層２０の間にはゲート絶縁膜３０が、転送電極３１
と遮光膜１０の間には層間絶縁膜３２が形成されてい
る。
【００５５】この構成において、第２の半導体エピタキ
シャル層の不純物濃度は、１×１０ 14ｃｍ-3から１×１
０15ｃｍ-3が好ましく、第１の半導体エピタキシャル層
の不純物濃度は１×１０14ｃｍ-3以下であることが好ま
しい。また、第２の半導体エピタキシャル層は、図９に
示すようにｐ型半導体ウェル領域の下部（基板側）を完
全に覆っているか、或いは、ｐ型半導体ウェル領域間に
て、ｐ型半導体ウェル領域内の転送電荷に対するポテン
シャルが最大となる深さに少なくとも位置することが好
ましい。
シャル層の不純物濃度は、１×１０ 14ｃｍ-3から１×１
０15ｃｍ-3が好ましく、第１の半導体エピタキシャル層
の不純物濃度は１×１０14ｃｍ-3以下であることが好ま
しい。また、第２の半導体エピタキシャル層は、図９に
示すようにｐ型半導体ウェル領域の下部（基板側）を完
全に覆っているか、或いは、ｐ型半導体ウェル領域間に
て、ｐ型半導体ウェル領域内の転送電荷に対するポテン
シャルが最大となる深さに少なくとも位置することが好
ましい。
【００５６】次に、図１０を用いて、本発明の固体撮像
素子の他の実施形態の製造方法を説明する。
素子の他の実施形態の製造方法を説明する。
【００５７】まず、図１０（ａ）に示すように、ｎ型半
導体基板２にｐ型不純物をイオン注入してオーバーフロ
ーバリア領域３を形成する。基板電圧が５Ｖから１０Ｖ
において、適当な高さのオーバーフローバリアを形成す
るためのｐ型不純物のドーズ量は１×１０11ｃｍ-2から
１×１０12ｃｍ-2であることが好ましい。
導体基板２にｐ型不純物をイオン注入してオーバーフロ
ーバリア領域３を形成する。基板電圧が５Ｖから１０Ｖ
において、適当な高さのオーバーフローバリアを形成す
るためのｐ型不純物のドーズ量は１×１０11ｃｍ-2から
１×１０12ｃｍ-2であることが好ましい。
【００５８】次に、図１０（ｂ）に示すように、ｎ型半
導体基板２全面にシリコンのエピタキシャル成長を行
い、第１の半導体エピタキシャル層１９を形成する。第
１の半導体エピタキシャル層１９の膜厚、濃度、導電型
は第２の実施の形態と同様である。
導体基板２全面にシリコンのエピタキシャル成長を行
い、第１の半導体エピタキシャル層１９を形成する。第
１の半導体エピタキシャル層１９の膜厚、濃度、導電型
は第２の実施の形態と同様である。
【００５９】さらに、第１の半導体エピタキシャル層１
９全面にシリコンのエピタキシャル成長を行い第２の半
導体エピタキシャル層２０を形成する。第１の半導体エ
ピタキシャル層１９と第２の半導体エピタキシャル層２
０の膜厚の合計、並びに第２の半導体エピタキシャル層
２０の濃度および導電型は第２の実施の形態と同様であ
る。第２の半導体エピタキシャル層２０は、後に形成す
るｐ型ウェル領域２６の下部（基板側）を完全に覆う
か、或いは、形成されたｐ型ウェル領域間にて、ｐ型ウ
ェル領域２６内の転送電荷に対するポテンシャルが最大
となる深さに少なくとも位置するようにその厚さを設定
することが好ましい。
９全面にシリコンのエピタキシャル成長を行い第２の半
導体エピタキシャル層２０を形成する。第１の半導体エ
ピタキシャル層１９と第２の半導体エピタキシャル層２
０の膜厚の合計、並びに第２の半導体エピタキシャル層
２０の濃度および導電型は第２の実施の形態と同様であ
る。第２の半導体エピタキシャル層２０は、後に形成す
るｐ型ウェル領域２６の下部（基板側）を完全に覆う
か、或いは、形成されたｐ型ウェル領域間にて、ｐ型ウ
ェル領域２６内の転送電荷に対するポテンシャルが最大
となる深さに少なくとも位置するようにその厚さを設定
することが好ましい。
【００６０】次に、図１０（ｃ）に示すように、第３の
実施の形態と同様の方法でｐ型ウェル領域２６、転送チ
ャネル領域２７、チャネルストップ領域２９、ｐ型半導
体領域２８、電荷蓄積領域７、高濃度のｐ型半導体領域
８を形成する。さらに、同様にして、ゲート絶縁膜３
０、転送電極３１、層間絶縁膜３２、遮光膜１０を形成
して本発明の固体撮像素子の構成ができる。但し、ｐ型
ウェル領域２６の形成において、その下部（基板側）が
第２の半導体エピタキシャル領域に覆われるようにする
場合は、第１の半導体エピタキシャル領域に達しないよ
うに形成する。
実施の形態と同様の方法でｐ型ウェル領域２６、転送チ
ャネル領域２７、チャネルストップ領域２９、ｐ型半導
体領域２８、電荷蓄積領域７、高濃度のｐ型半導体領域
８を形成する。さらに、同様にして、ゲート絶縁膜３
０、転送電極３１、層間絶縁膜３２、遮光膜１０を形成
して本発明の固体撮像素子の構成ができる。但し、ｐ型
ウェル領域２６の形成において、その下部（基板側）が
第２の半導体エピタキシャル領域に覆われるようにする
場合は、第１の半導体エピタキシャル領域に達しないよ
うに形成する。
【００６１】本実施の形態においても、ｐ型ウェル領域
２６周辺のｎ型不純物濃度が従来構造よりも高くなって
いるため、ポテンシャルピーク１４の発生を効果的に抑
制することができる。
２６周辺のｎ型不純物濃度が従来構造よりも高くなって
いるため、ポテンシャルピーク１４の発生を効果的に抑
制することができる。
【００６２】以上に説明した実施形態では、オーバーフ
ローバリア領域３を用いて基板方向に電荷を引き抜く、
縦型オーバーフロードレイン構造の場合を示したが、本
発明は受光部横にゲートとドレインを設けた横型オーバ
ーフロードレイン構造にも適用できる。また、光電変換
素子をＣＣＤイメージセンサに適用した例を説明した
が、ＣＣＤの代わりに読み出し配線が形成されたＭＯＳ
型イメージセンサにも適用できる。さらに、信号電荷と
して電子の場合を説明したがｐ型とｎ型を入れ替えるこ
とで、正孔の場合にも同様に適用できる。
ローバリア領域３を用いて基板方向に電荷を引き抜く、
縦型オーバーフロードレイン構造の場合を示したが、本
発明は受光部横にゲートとドレインを設けた横型オーバ
ーフロードレイン構造にも適用できる。また、光電変換
素子をＣＣＤイメージセンサに適用した例を説明した
が、ＣＣＤの代わりに読み出し配線が形成されたＭＯＳ
型イメージセンサにも適用できる。さらに、信号電荷と
して電子の場合を説明したがｐ型とｎ型を入れ替えるこ
とで、正孔の場合にも同様に適用できる。
【００６３】
【発明の効果】以上の説明から明らかなように本発明に
よれば、受光部深さ方向のポテンシャル分布においてチ
ャネルストップ領域や垂直転送レジスタ部のｐ型ウェル
領域の空乏層の広がりのために発生する電位障壁を無く
すことができるため、オーバーフローバリア領域が深く
配置され、素子寸法が縮小化された構成においても、残
像を発生させずに読み出しゲート電圧および基板引き抜
き電圧の増大を抑制することができる。
よれば、受光部深さ方向のポテンシャル分布においてチ
ャネルストップ領域や垂直転送レジスタ部のｐ型ウェル
領域の空乏層の広がりのために発生する電位障壁を無く
すことができるため、オーバーフローバリア領域が深く
配置され、素子寸法が縮小化された構成においても、残
像を発生させずに読み出しゲート電圧および基板引き抜
き電圧の増大を抑制することができる。
【図１】本発明の光電変換素子の一実施形態の断面構成
図である。
図である。
【図２】本発明の光電変換素子の一実施形態の製造工程
を示す図である。
を示す図である。
【図３】図１のａ−ａ’断面における深さ方向の電位分
布を示す図である。（ａ）は基板電圧が小さい場合、
（ｂ）は基板電圧が大きい場合を示している。
布を示す図である。（ａ）は基板電圧が小さい場合、
（ｂ）は基板電圧が大きい場合を示している。
【図４】本発明の光電変換素子の他の実施形態の断面構
成図である。
成図である。
【図５】本発明の光電変換素子の他の実施形態の製造工
程を示す図である。
程を示す図である。
【図６】本発明の固体撮像素子の一実施形態の断面構成
図である。
図である。
【図７】本発明の固体撮像素子の一実施形態の製造工程
を示す図である。
を示す図である。
【図８】図６のｂ−ｂ’断面における深さ方向の電位分
布を示す図である。
布を示す図である。
【図９】本発明の固体撮像素子の他の実施形態の断面構
成図である。
成図である。
【図１０】本発明の固体撮像素子の他の実施形態の製造
工程を示す図である。
工程を示す図である。
【図１１】従来の光電変換素子の断面構成図である。
【図１２】図１１のｃ−ｃ’断面における深さ方向の電
位分布を示す図である。（ａ）は基板電圧が小さい場
合、（ｂ）は基板電圧が大きい場合を示している。
位分布を示す図である。（ａ）は基板電圧が小さい場
合、（ｂ）は基板電圧が大きい場合を示している。
１ 受光部 ２ ｎ型半導体基板 ３ オーバーフローバリア領域 ４ 半導体エピタキシャル層 ５ ｎ型高濃度層 ６ チャネルストップ領域 ７ 電荷蓄積領域 ８ 高濃度のｐ型半導体領域 ９ 絶縁膜 １０ 遮光膜 １１ 電子の感じるポテンシャル（従来構造、Ｗが小さ
い場合） １２ 電子の感じるポテンシャル（従来構造、Ｗが大き
い場合） １３ オーバーフローバリアピーク １４ ポテンシャルピーク １５ 蓄積電荷 １６ 蓄積電荷 １７ 第１のフォトレジスト層 １８ 第２のフォトレジスト層 １９ 第１の半導体エピタキシャル層 ２０ 第２の半導体エピタキシャル層 ２１ 電子の感じるポテンシャル（本発明） ２２ 蓄積電荷 ２３ 残留電荷 ２４ 垂直転送レジスタ部 ２５ 読み出しゲート部 ２６ ｐ型ウェル領域 ２７ 転送チャネル領域 ２８ ｐ型半導体領域 ２９ チャネルストップ領域 ３０ ゲート絶縁膜 ３１ 転送電極 ３２ 層間絶縁膜 ３３ ポテンシャルピーク ３４ 第１のフォトレジスト層 ３５ 第２のフォトレジスト層
い場合） １２ 電子の感じるポテンシャル（従来構造、Ｗが大き
い場合） １３ オーバーフローバリアピーク １４ ポテンシャルピーク １５ 蓄積電荷 １６ 蓄積電荷 １７ 第１のフォトレジスト層 １８ 第２のフォトレジスト層 １９ 第１の半導体エピタキシャル層 ２０ 第２の半導体エピタキシャル層 ２１ 電子の感じるポテンシャル（本発明） ２２ 蓄積電荷 ２３ 残留電荷 ２４ 垂直転送レジスタ部 ２５ 読み出しゲート部 ２６ ｐ型ウェル領域 ２７ 転送チャネル領域 ２８ ｐ型半導体領域 ２９ チャネルストップ領域 ３０ ゲート絶縁膜 ３１ 転送電極 ３２ 層間絶縁膜 ３３ ポテンシャルピーク ３４ 第１のフォトレジスト層 ３５ 第２のフォトレジスト層
フロントページの続き Ｆターム(参考） 4M118 AA10 AB01 BA13 BA14 CA04 CA18 CB14 DA03 EA01 EA16 FA06 FA13 FA26 GA10 GB11 5C024 CX17 CY47 GY04 GY31 GZ03 5F049 MA02 MB03 NA04 NB05 QA11 QA14 SZ10 UA14
Claims (16)
- 【請求項１】 第１導電型半導体基板と、第１導電型半
導体基板にオーバーフローバリアとして形成された第２
導電型半導体領域と、第１導電型半導体基板上に形成さ
れた真性または第１導電型または第２導電型の半導体エ
ピタキシャル層と、前記半導体エピタキシャル層に形成
された第１導電型高濃度層および受光部とを有し、前記
第１導電型高濃度層の不純物濃度が前記半導体エピタキ
シャル層の不純物濃度よりも高いことを特徴とするオー
バーフロードレイン方式の光電変換素子。 - 【請求項２】 前記第１導電型高濃度層は、前記半導体
エピタキシャル層に形成された受光部の基板側に近接配
置されている請求項１記載の光電変換素子。 - 【請求項３】 前記半導体エピタキシャル層に、受光部
分離用の第２導電型のチャネルストップ領域を有し、前
記チャネルストップ領域間に前記第１導電型高濃度層お
よび受光部が配置されている請求項１又は２記載の光電
変換素子。 - 【請求項４】 前記第１導電型高濃度層は、前記半導体
エピタキシャル層に第１導電型の不純物をイオン注入し
て形成されたものである請求項１、２又は３記載の光電
変換素子。 - 【請求項５】 第１導電型半導体基板と、第１導電型半
導体基板にオーバーフローバリアとして形成された第２
導電型半導体領域と、第１導電型半導体基板上に形成さ
れた真性または第１導電型または第２導電型の第１の半
導体エピタキシャル層と、第１の半導体エピタキシャル
層上に形成された第１導電型の第２の半導体エピタキシ
ャル層と、第２の半導体エピタキシャル層に形成された
受光部を有し、第２の半導体エピタキシャル層の不純物
濃度が第１の半導体エピタキシャル層の不純物濃度より
も高いことを特徴とするオーバーフロードレイン方式の
光電変換素子。 - 【請求項６】 第２の半導体エピタキシャル層に、受光
部分離用の第２導電型のチャネルストップ領域を有し、
前記チャネルストップ領域間に第２の半導体エピタキシ
ャル層の少なくとも一部の領域および受光部が配置され
ている請求項５記載の光電変換素子。 - 【請求項７】 第２の半導体エピタキシャル層は、前記
チャネルストップ領域の基板側を完全に覆っている請求
項６記載の光電変換素子。 - 【請求項８】 前記半導体エピタキシャル層または第１
の半導体エピタキシャル層の不純物濃度が１×１０14ｃ
ｍ-3以下である請求項１〜７のいずれか１項に記載の光
電変換素子。 - 【請求項９】 第１導電型半導体基板と、第１導電型半
導体基板にオーバーフローバリアとして形成された第２
導電型半導体領域と、第１導電型半導体基板上に形成さ
れた真性または第１導電型または第２導電型の半導体エ
ピタキシャル層と、前記半導体エピタキシャル層に形成
された第１導電型高濃度層および受光部と、転送電極、
前記半導体エピタキシャル層に形成された第２導電型ウ
ェル領域および第１導電型転送チャネル領域を有する転
送レジスタ部とを有し、前記第１導電型高濃度層の不純
物濃度が前記半導体エピタキシャル層の不純物濃度より
も高いことを特徴とするオーバーフロードレイン方式の
固体撮像素子。 - 【請求項１０】 前記第１導電型高濃度層は、前記半導
体エピタキシャル層に形成された受光部の基板側に近接
配置されている請求項９記載の固体撮像素子。 - 【請求項１１】 前記第１導電型高濃度層は、前記第２
導電型ウェル領域間に配置されている請求項９又は１０
記載の固体撮像素子。 - 【請求項１２】 前記第１導電型高濃度層は、前記第２
導電型ウェル領域の転送電荷に対するポテンシャルが最
大となる深さに少なくとも配置されている請求項９、１
０又は１１記載の固体撮像素子。 - 【請求項１３】 第１導電型半導体基板と、第１導電型
半導体基板にオーバーフローバリアとして形成された第
２導電型半導体領域と、第１導電型半導体基板上に形成
された真性または第１導電型または第２導電型の第１の
半導体エピタキシャル層と、第１の半導体エピタキシャ
ル層上に形成された第１導電型の第２の半導体エピタキ
シャル層と、第２の半導体エピタキシャル層に形成され
た受光部と、転送電極、第２の半導体エピタキシャル層
に形成された第２導電型ウェル領域および第１導電型の
転送チャネル領域を有する転送レジスタ部とを有し、第
２の半導体エピタキシャル層の不純物濃度が第１の半導
体エピタキシャル層の不純物濃度よりも高いことを特徴
とするオーバーフロードレイン方式の固体撮像素子。 - 【請求項１４】 第２の半導体エピタキシャル層は、前
記第２導電型ウェル領域間にて、前記第２導電型ウェル
領域の転送電荷に対するポテンシャルが最大値となる深
さに少なくとも位置している請求項１３記載のオーバー
フロードレイン方式の固体撮像素子。 - 【請求項１５】 第２の半導体エピタキシャル層は、前
記第２導電型ウェル領域の基板側を完全に覆っている請
求項１３記載の固体撮像素子。 - 【請求項１６】 前記半導体エピタキシャル層または第
１の半導体エピタキシャル層の不純物濃度が１×１０14
ｃｍ-3以下である請求項９〜１５のいずれか１項に記載
の固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000321343A JP4359739B2 (ja) | 2000-10-20 | 2000-10-20 | 光電変換素子および固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000321343A JP4359739B2 (ja) | 2000-10-20 | 2000-10-20 | 光電変換素子および固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002134731A true JP2002134731A (ja) | 2002-05-10 |
| JP4359739B2 JP4359739B2 (ja) | 2009-11-04 |
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|---|---|---|---|
| JP2000321343A Expired - Fee Related JP4359739B2 (ja) | 2000-10-20 | 2000-10-20 | 光電変換素子および固体撮像素子 |
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|---|---|
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004031878A (ja) * | 2002-06-28 | 2004-01-29 | Fuji Film Microdevices Co Ltd | 固体撮像装置 |
| KR100520626B1 (ko) * | 2002-12-05 | 2005-10-10 | 삼성전자주식회사 | 핀 구조의 포토다이오드 |
| JP2006229107A (ja) * | 2005-02-21 | 2006-08-31 | Matsushita Electric Ind Co Ltd | 固体撮像素子 |
| JP2007036034A (ja) * | 2005-07-28 | 2007-02-08 | Fujifilm Corp | 固体撮像素子の製造方法及び固体撮像素子 |
| JP2008166783A (ja) * | 2006-12-27 | 2008-07-17 | Dongbu Hitek Co Ltd | イメージセンサー製造方法 |
| JP2009510777A (ja) * | 2005-09-28 | 2009-03-12 | イーストマン コダック カンパニー | 改善された収集のための光検出器及びｎ型層構造 |
| KR20140013129A (ko) * | 2012-07-06 | 2014-02-05 | 에스케이하이닉스 주식회사 | 씨모스 이미지센서 및 그 제조 방법 |
| CN112951932A (zh) * | 2019-11-26 | 2021-06-11 | 信越半导体株式会社 | 固体摄像组件用的硅单晶基板及硅磊晶晶圆、以及固体摄像组件 |
-
2000
- 2000-10-20 JP JP2000321343A patent/JP4359739B2/ja not_active Expired - Fee Related
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| KR100520626B1 (ko) * | 2002-12-05 | 2005-10-10 | 삼성전자주식회사 | 핀 구조의 포토다이오드 |
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| KR20140013129A (ko) * | 2012-07-06 | 2014-02-05 | 에스케이하이닉스 주식회사 | 씨모스 이미지센서 및 그 제조 방법 |
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| CN112951932A (zh) * | 2019-11-26 | 2021-06-11 | 信越半导体株式会社 | 固体摄像组件用的硅单晶基板及硅磊晶晶圆、以及固体摄像组件 |
| CN112951932B (zh) * | 2019-11-26 | 2024-05-14 | 信越半导体株式会社 | 固体摄像组件用的硅单晶基板及硅磊晶晶圆、以及固体摄像组件 |
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