JP2001015727A - 固体撮像装置 - Google Patents
固体撮像装置Info
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Abstract
(57)【要約】
【課題】本発明は、フォトダイオードと読み出しゲート
とを有するＣＭＯＳイメージセンサにおいて、表面再結
合を抑制するためのサーフェスシールド層を読み出しゲ
ートに隣接させて設けた場合の、読み出し電圧の高電圧
化を回避できるようにすることを最も主要な特徴とす
る。 【解決手段】たとえば、フォトダイオード層１７の一端
を、読み出しゲート１４の下部にまで延在させて形成す
る。また、パンチスルーストッパ領域２０を、読み出し
ゲート１４に対して自己整合的に形成する。これによ
り、フォトダイオード層１７が信号検出部１９と重なる
のを防止して、フォトダイオード層１７の仕上がりのバ
ラツキによるリークを回避する構成となっている。
とを有するＣＭＯＳイメージセンサにおいて、表面再結
合を抑制するためのサーフェスシールド層を読み出しゲ
ートに隣接させて設けた場合の、読み出し電圧の高電圧
化を回避できるようにすることを最も主要な特徴とす
る。 【解決手段】たとえば、フォトダイオード層１７の一端
を、読み出しゲート１４の下部にまで延在させて形成す
る。また、パンチスルーストッパ領域２０を、読み出し
ゲート１４に対して自己整合的に形成する。これによ
り、フォトダイオード層１７が信号検出部１９と重なる
のを防止して、フォトダイオード層１７の仕上がりのバ
ラツキによるリークを回避する構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、固体撮像装置に
関するもので、特に、光信号を受光して光電変換し、そ
れによって得た電荷を蓄積するフォトダイオードと、そ
のフォトダイオードの電荷を読み出すための読み出しゲ
ートとを有する、ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄ
Ｄｅｖｉｃｅ）やＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａ
ｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）イメージセンサに関するものである。
関するもので、特に、光信号を受光して光電変換し、そ
れによって得た電荷を蓄積するフォトダイオードと、そ
のフォトダイオードの電荷を読み出すための読み出しゲ
ートとを有する、ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄ
Ｄｅｖｉｃｅ）やＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａ
ｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ）イメージセンサに関するものである。
【０００２】
【従来の技術】従来、固体撮像装置においては、白傷・
暗時むらの原因の一つとして、フォトダイオードにおけ
る表面再結合があげられる。
暗時むらの原因の一つとして、フォトダイオードにおけ
る表面再結合があげられる。
【０００３】図７は、従来の固体撮像装置として、光信
号を受光して光電変換し、電荷を蓄積するフォトダイオ
ードと、そのフォトダイオードの電荷を読み出すための
読み出しゲートとを有する、ＣＭＯＳイメージセンサの
概略構成を示すものである。
号を受光して光電変換し、電荷を蓄積するフォトダイオ
ードと、そのフォトダイオードの電荷を読み出すための
読み出しゲートとを有する、ＣＭＯＳイメージセンサの
概略構成を示すものである。
【０００４】このＣＭＯＳイメージセンサの場合、たと
えば、Ｐ型半導体基板１０１上にＰ−ｗｅｌｌ領域１０
２が設けられている。このＰ−ｗｅｌｌ領域１０２の表
面部には素子分離用絶縁膜１０３が選択的に設けられて
いる。この素子分離用絶縁膜１０３によって画定される
素子領域内の、上記Ｐ−ｗｅｌｌ領域１０２の表面には
ゲート酸化膜１０４が設けられている。そして、このゲ
ート酸化膜１０４を介して、上記Ｐ−ｗｅｌｌ領域１０
２の表面上には、上記素子領域内のほぼ中央部分に対応
して読み出しゲート１０５が設けられている。
えば、Ｐ型半導体基板１０１上にＰ−ｗｅｌｌ領域１０
２が設けられている。このＰ−ｗｅｌｌ領域１０２の表
面部には素子分離用絶縁膜１０３が選択的に設けられて
いる。この素子分離用絶縁膜１０３によって画定される
素子領域内の、上記Ｐ−ｗｅｌｌ領域１０２の表面には
ゲート酸化膜１０４が設けられている。そして、このゲ
ート酸化膜１０４を介して、上記Ｐ−ｗｅｌｌ領域１０
２の表面上には、上記素子領域内のほぼ中央部分に対応
して読み出しゲート１０５が設けられている。
【０００５】また、上記素子領域に対応する、上記Ｐ−
ｗｅｌｌ領域１０２の表面部には、読み出しゲート１０
５のしきい値を制御するためのしきい値制御用イオン注
入領域（チャネルインプラ層）１０６が設けられてい
る。
ｗｅｌｌ領域１０２の表面部には、読み出しゲート１０
５のしきい値を制御するためのしきい値制御用イオン注
入領域（チャネルインプラ層）１０６が設けられてい
る。
【０００６】上記Ｐ−ｗｅｌｌ領域１０２内の、上記素
子分離用絶縁膜１０３および上記読み出しゲート１０５
の相互間に対応する部分には、上記Ｐ−ｗｅｌｌ領域１
０２内にＮ型不純物を導入することによって形成される
フォトダイオード層１０７が設けられている。このフォ
トダイオード層１０７は、上記読み出しゲート１０５に
対して自己整合的に形成されている。
子分離用絶縁膜１０３および上記読み出しゲート１０５
の相互間に対応する部分には、上記Ｐ−ｗｅｌｌ領域１
０２内にＮ型不純物を導入することによって形成される
フォトダイオード層１０７が設けられている。このフォ
トダイオード層１０７は、上記読み出しゲート１０５に
対して自己整合的に形成されている。
【０００７】フォトダイオード層１０７の形成部に対応
する、上記Ｐ−ｗｅｌｌ領域１０２の表面部には、上記
フォトダイオード層１０７の表面での空乏化を避けるた
めの、Ｐ型不純物を高濃度にイオン注入してなるサーフ
ェスシールド（Ｐ+ ）層１０８が設けられている。この
サーフェスシールド層１０８は、上記読み出しゲート１
０５に対して自己整合的に形成されている。
する、上記Ｐ−ｗｅｌｌ領域１０２の表面部には、上記
フォトダイオード層１０７の表面での空乏化を避けるた
めの、Ｐ型不純物を高濃度にイオン注入してなるサーフ
ェスシールド（Ｐ+ ）層１０８が設けられている。この
サーフェスシールド層１０８は、上記読み出しゲート１
０５に対して自己整合的に形成されている。
【０００８】一方、上記読み出しゲート１０５を間にし
て、上記サーフェスシールド層１０８に対向する、上記
Ｐ−ｗｅｌｌ領域１０２の表面部には、上記読み出しゲ
ート１０５によって、上記フォトダイオード層１０７よ
り読み出された電荷が転送されるドレイン領域１０９が
設けられている。このドレイン領域１０９は、上記読み
出しゲート１０５に対して自己整合的に形成されてい
る。
て、上記サーフェスシールド層１０８に対向する、上記
Ｐ−ｗｅｌｌ領域１０２の表面部には、上記読み出しゲ
ート１０５によって、上記フォトダイオード層１０７よ
り読み出された電荷が転送されるドレイン領域１０９が
設けられている。このドレイン領域１０９は、上記読み
出しゲート１０５に対して自己整合的に形成されてい
る。
【０００９】このドレイン領域１０９の上部には、ドレ
イン電極１１０が選択的に設けられている。このドレイ
ン電極１１０は、上記ドレイン領域１０９内に転送され
た電荷を検出部（図示していない）側へ出力させるため
のもので、上記ゲート酸化膜１０４を介すことなく、上
記ドレイン領域１０９に接して設けられている。
イン電極１１０が選択的に設けられている。このドレイ
ン電極１１０は、上記ドレイン領域１０９内に転送され
た電荷を検出部（図示していない）側へ出力させるため
のもので、上記ゲート酸化膜１０４を介すことなく、上
記ドレイン領域１０９に接して設けられている。
【００１０】このように、フォトダイオード層１０７と
読み出しゲート１０５とを有する従来のＣＭＯＳイメー
ジセンサにおいては、フォトダイオード層１０７の表面
にサーフェスシールド層１０８を形成することによっ
て、フォトダイオード層１０７における表面再結合（暗
電流の発生）を抑制するという手法が用いられていた。
読み出しゲート１０５とを有する従来のＣＭＯＳイメー
ジセンサにおいては、フォトダイオード層１０７の表面
にサーフェスシールド層１０８を形成することによっ
て、フォトダイオード層１０７における表面再結合（暗
電流の発生）を抑制するという手法が用いられていた。
【００１１】しかしながら、このような構成のＣＭＯＳ
イメージセンサにおいては、フォトダイオード層１０７
の全面を覆うように、サーフェスシールド層１０８を読
み出しゲート１０５に隣接して形成するようにしてい
る。このため、電荷の読み出しの際にポテンシャル障壁
となる領域１１１が生じ、これがフォトダイオード層１
０７の電荷を読み出しゲート１０５下のチャネル領域ま
で到達し難くする結果、電荷の読み出しには高い電圧が
必要になるという問題があった。
イメージセンサにおいては、フォトダイオード層１０７
の全面を覆うように、サーフェスシールド層１０８を読
み出しゲート１０５に隣接して形成するようにしてい
る。このため、電荷の読み出しの際にポテンシャル障壁
となる領域１１１が生じ、これがフォトダイオード層１
０７の電荷を読み出しゲート１０５下のチャネル領域ま
で到達し難くする結果、電荷の読み出しには高い電圧が
必要になるという問題があった。
【００１２】
【発明が解決しようとする課題】上記したように、従来
においては、フォトダイオード層１０７の表面にサーフ
ェスシールド層１０８を形成することによって、フォト
ダイオード層１０７における表面再結合を抑制すること
ができるものの、フォトダイオード層１０７の全面を覆
うように、サーフェスシールド層１０８を読み出しゲー
ト１０５に隣接して形成するようにした場合には、電荷
の読み出しに高い電圧が必要になるという問題があっ
た。
においては、フォトダイオード層１０７の表面にサーフ
ェスシールド層１０８を形成することによって、フォト
ダイオード層１０７における表面再結合を抑制すること
ができるものの、フォトダイオード層１０７の全面を覆
うように、サーフェスシールド層１０８を読み出しゲー
ト１０５に隣接して形成するようにした場合には、電荷
の読み出しに高い電圧が必要になるという問題があっ
た。
【００１３】そこで、この発明は、暗電流の発生を抑制
しつつも、電荷蓄積領域内の電荷を低電圧により十分に
転送でき、より高性能化することが可能な固体撮像装置
を提供することを目的としている。
しつつも、電荷蓄積領域内の電荷を低電圧により十分に
転送でき、より高性能化することが可能な固体撮像装置
を提供することを目的としている。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の固体撮像装置にあっては、第１導電型
の半導体層と、この半導体層内に設けられ、光電変換し
て得た電荷を蓄積するための第２導電型の電荷蓄積領域
と、この電荷蓄積領域の一部の上方に対応する、前記半
導体層上に絶縁膜を介して設けられた、前記電荷蓄積領
域内の電荷を読み出すための読み出しゲート電極と、こ
の読み出しゲート電極の一端側の、前記半導体層の表面
部に設けられ、前記読み出しゲート電極によって前記電
荷蓄積領域内より読み出された電荷が転送される第２導
電型のドレイン領域と、前記読み出しゲート電極の一端
側の、前記ドレイン領域の直下に設けられた第２導電型
のパンチスルーストッパ領域と、前記読み出しゲート電
極の他端側の、前記半導体層の表面部に設けられた第１
導電型のシールド層とから構成されている。
めに、この発明の固体撮像装置にあっては、第１導電型
の半導体層と、この半導体層内に設けられ、光電変換し
て得た電荷を蓄積するための第２導電型の電荷蓄積領域
と、この電荷蓄積領域の一部の上方に対応する、前記半
導体層上に絶縁膜を介して設けられた、前記電荷蓄積領
域内の電荷を読み出すための読み出しゲート電極と、こ
の読み出しゲート電極の一端側の、前記半導体層の表面
部に設けられ、前記読み出しゲート電極によって前記電
荷蓄積領域内より読み出された電荷が転送される第２導
電型のドレイン領域と、前記読み出しゲート電極の一端
側の、前記ドレイン領域の直下に設けられた第２導電型
のパンチスルーストッパ領域と、前記読み出しゲート電
極の他端側の、前記半導体層の表面部に設けられた第１
導電型のシールド層とから構成されている。
【００１５】この発明の固体撮像装置によれば、ポテン
シャル障壁によって電荷が読み出し難くなるのを解消す
るために、電荷蓄積領域を読み出しゲート電極の下部に
まで延在させて設けるようにした場合においても、マス
クの合わせずれによって、電荷蓄積領域とドレイン領域
とが重なって形成されるのを防止できるようになる。こ
れにより、電荷蓄積領域の仕上がりのバラツキによる、
電荷蓄積領域からドレイン領域への電荷のリークを回避
することが可能となるものである。
シャル障壁によって電荷が読み出し難くなるのを解消す
るために、電荷蓄積領域を読み出しゲート電極の下部に
まで延在させて設けるようにした場合においても、マス
クの合わせずれによって、電荷蓄積領域とドレイン領域
とが重なって形成されるのを防止できるようになる。こ
れにより、電荷蓄積領域の仕上がりのバラツキによる、
電荷蓄積領域からドレイン領域への電荷のリークを回避
することが可能となるものである。
【００１６】また、この発明の固体撮像装置にあって
は、第１導電型の半導体層と、この半導体層内に設けら
れ、光電変換して得た電荷を蓄積するための第２導電型
の電荷蓄積領域と、この電荷蓄積領域に隣接する、前記
半導体層上に絶縁膜を介して設けられた、前記電荷蓄積
領域内の電荷を読み出すための読み出しゲート電極と、
この読み出しゲート電極の一端側の、前記半導体層の表
面部に設けられ、前記読み出しゲート電極によって前記
電荷蓄積領域内より読み出された電荷が転送される第２
導電型のドレイン領域と、前記読み出しゲート電極の他
端側の、前記半導体層の表面部に設けられた第１導電型
のシールド層とを具備し、前記電荷蓄積領域は、その深
さ方向に沿って不純物濃度が減少するプロファイルを有
する構成とされている。
は、第１導電型の半導体層と、この半導体層内に設けら
れ、光電変換して得た電荷を蓄積するための第２導電型
の電荷蓄積領域と、この電荷蓄積領域に隣接する、前記
半導体層上に絶縁膜を介して設けられた、前記電荷蓄積
領域内の電荷を読み出すための読み出しゲート電極と、
この読み出しゲート電極の一端側の、前記半導体層の表
面部に設けられ、前記読み出しゲート電極によって前記
電荷蓄積領域内より読み出された電荷が転送される第２
導電型のドレイン領域と、前記読み出しゲート電極の他
端側の、前記半導体層の表面部に設けられた第１導電型
のシールド層とを具備し、前記電荷蓄積領域は、その深
さ方向に沿って不純物濃度が減少するプロファイルを有
する構成とされている。
【００１７】さらに、この発明の固体撮像装置にあって
は、第１導電型の半導体層と、この半導体層内に設けら
れ、光電変換して得た電荷を蓄積するための第２導電型
の電荷蓄積領域と、この電荷蓄積領域に隣接する、前記
半導体層上に絶縁膜を介して設けられた、前記電荷蓄積
領域内の電荷を読み出すための、側壁絶縁膜を有する読
み出しゲート電極と、この読み出しゲート電極の一端側
の、前記半導体層の表面部に設けられ、前記読み出しゲ
ート電極によって前記電荷蓄積領域内より読み出された
電荷が転送される第２導電型のドレイン領域と、前記読
み出しゲート電極の他端側の、前記半導体層の表面部に
設けられた第１導電型のシールド層とを具備し、前記電
荷蓄積領域は、前記読み出しゲート電極に対して自己整
合的に形成され、前記シールド層は、前記側壁絶縁膜に
対して自己整合的に形成されて、前記側壁絶縁膜の直下
の前記半導体層の表面部に、前記シールド層よりも低不
純物濃度の第１導電型のオフセット領域を有する構成と
されている。
は、第１導電型の半導体層と、この半導体層内に設けら
れ、光電変換して得た電荷を蓄積するための第２導電型
の電荷蓄積領域と、この電荷蓄積領域に隣接する、前記
半導体層上に絶縁膜を介して設けられた、前記電荷蓄積
領域内の電荷を読み出すための、側壁絶縁膜を有する読
み出しゲート電極と、この読み出しゲート電極の一端側
の、前記半導体層の表面部に設けられ、前記読み出しゲ
ート電極によって前記電荷蓄積領域内より読み出された
電荷が転送される第２導電型のドレイン領域と、前記読
み出しゲート電極の他端側の、前記半導体層の表面部に
設けられた第１導電型のシールド層とを具備し、前記電
荷蓄積領域は、前記読み出しゲート電極に対して自己整
合的に形成され、前記シールド層は、前記側壁絶縁膜に
対して自己整合的に形成されて、前記側壁絶縁膜の直下
の前記半導体層の表面部に、前記シールド層よりも低不
純物濃度の第１導電型のオフセット領域を有する構成と
されている。
【００１８】この発明の固体撮像装置によれば、ポテン
シャル障壁によって電荷が読み出し難くなるのを解消す
るために、電荷蓄積領域の濃度プロファイルを制御また
は電荷蓄積領域に対してシールド層をオフセットさせる
ことで、電荷蓄積領域内の電荷を、その表面近傍に移動
できるようになる。これにより、さほどの高い電圧を用
いることなしに、電荷蓄積領域内の電荷を十分に読み出
して、ドレイン領域に転送することが可能となるもので
ある。
シャル障壁によって電荷が読み出し難くなるのを解消す
るために、電荷蓄積領域の濃度プロファイルを制御また
は電荷蓄積領域に対してシールド層をオフセットさせる
ことで、電荷蓄積領域内の電荷を、その表面近傍に移動
できるようになる。これにより、さほどの高い電圧を用
いることなしに、電荷蓄積領域内の電荷を十分に読み出
して、ドレイン領域に転送することが可能となるもので
ある。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】（第一の実施形態）図１は、この発明の第
一の実施形態にかかる固体撮像装置を、ＣＭＯＳイメー
ジセンサに適用した場合を例に示すものである。なお、
ここでは、信号検出部の下部にフォトダイオード層より
も高濃度のパンチスルーストッパ領域を打ち返して形成
することによって、読み出しゲートの下部にまで形成さ
れたフォトダイオード層の端部の位置を規定するように
した場合を例に説明する。
一の実施形態にかかる固体撮像装置を、ＣＭＯＳイメー
ジセンサに適用した場合を例に示すものである。なお、
ここでは、信号検出部の下部にフォトダイオード層より
も高濃度のパンチスルーストッパ領域を打ち返して形成
することによって、読み出しゲートの下部にまで形成さ
れたフォトダイオード層の端部の位置を規定するように
した場合を例に説明する。
【００２１】このＣＭＯＳイメージセンサの場合、たと
えば、その濃度が１×１０15／ｃｍ 3 〜１×１０16／ｃ
ｍ3 程度に設定された、第１導電型の半導体層としての
Ｐ型半導体基板（または、ウェル領域）１１の表面部
に、素子分離用絶縁膜（ＬＯＣＯＳ）１２が選択的に設
けられている。
えば、その濃度が１×１０15／ｃｍ 3 〜１×１０16／ｃ
ｍ3 程度に設定された、第１導電型の半導体層としての
Ｐ型半導体基板（または、ウェル領域）１１の表面部
に、素子分離用絶縁膜（ＬＯＣＯＳ）１２が選択的に設
けられている。
【００２２】この素子分離用絶縁膜１２によって画定さ
れる素子領域内の、上記半導体基板１１の表面上にはゲ
ート酸化膜（絶縁膜）１３が設けられている。そして、
このゲート酸化膜１３を介して、上記半導体基板１１上
の一部には読み出しゲート１４が設けられている。読み
出しゲート１４の側壁部には、必要に応じて、サイドウ
ォール（側壁絶縁膜）を形成することが可能である。
れる素子領域内の、上記半導体基板１１の表面上にはゲ
ート酸化膜（絶縁膜）１３が設けられている。そして、
このゲート酸化膜１３を介して、上記半導体基板１１上
の一部には読み出しゲート１４が設けられている。読み
出しゲート１４の側壁部には、必要に応じて、サイドウ
ォール（側壁絶縁膜）を形成することが可能である。
【００２３】また、上記読み出しゲート１４の直下に対
応する、上記半導体基板１１の表面部（チャネル部）に
は、上記読み出しゲート１４のしきい値を制御するため
の、Ｐ型チャネルインプラ層（第１導電型のチャネル領
域）１６が設けられている。このチャネルインプラ層１
６は、その濃度が１×１０17／ｃｍ3 オーダ程度に設定
される。
応する、上記半導体基板１１の表面部（チャネル部）に
は、上記読み出しゲート１４のしきい値を制御するため
の、Ｐ型チャネルインプラ層（第１導電型のチャネル領
域）１６が設けられている。このチャネルインプラ層１
６は、その濃度が１×１０17／ｃｍ3 オーダ程度に設定
される。
【００２４】上記半導体基板１１内の所定の部位には、
上記半導体基板１１内にＮ型不純物を導入することによ
って形成されるフォトダイオード層（第２導電型の電荷
蓄積領域）１７が設けられている。このフォトダイオー
ド層１７は、光電変換して得た信号電荷を蓄積するため
のもので、ポテンシャルが１．０Ｖ程度に設定されるこ
とによって完全に空乏化されて信号電荷の読み出しが行
われるとともに、その一端が、上記読み出しゲート１４
の一端の下部にまで延在して設けられている。
上記半導体基板１１内にＮ型不純物を導入することによ
って形成されるフォトダイオード層（第２導電型の電荷
蓄積領域）１７が設けられている。このフォトダイオー
ド層１７は、光電変換して得た信号電荷を蓄積するため
のもので、ポテンシャルが１．０Ｖ程度に設定されるこ
とによって完全に空乏化されて信号電荷の読み出しが行
われるとともに、その一端が、上記読み出しゲート１４
の一端の下部にまで延在して設けられている。
【００２５】フォトダイオード層１７の一部の上方に対
応する、上記半導体基板１１の表面部には、上記フォト
ダイオード層１７の表面での空乏化（表面再結合）を避
けるための、Ｐ型不純物を高濃度にイオン注入してな
る、第１導電型のシールド層としてのサーフェスシール
ド（Ｐ+ ）層１８が設けられている。このサーフェスシ
ールド層１８は、その濃度が１×１０18／ｃｍ3 〜１×
１０19／ｃｍ3 程度に設定されるとともに、上記読み出
しゲート１４の一方側に隣接するように、上記読み出し
ゲート１４に対して自己整合的に形成されている。
応する、上記半導体基板１１の表面部には、上記フォト
ダイオード層１７の表面での空乏化（表面再結合）を避
けるための、Ｐ型不純物を高濃度にイオン注入してな
る、第１導電型のシールド層としてのサーフェスシール
ド（Ｐ+ ）層１８が設けられている。このサーフェスシ
ールド層１８は、その濃度が１×１０18／ｃｍ3 〜１×
１０19／ｃｍ3 程度に設定されるとともに、上記読み出
しゲート１４の一方側に隣接するように、上記読み出し
ゲート１４に対して自己整合的に形成されている。
【００２６】一方、上記読み出しゲート１４を間にし
て、上記サーフェスシールド層１８に対向する、上記半
導体基板１１の表面部には、上記読み出しゲート１４に
よって、上記フォトダイオード層１７内より読み出され
た信号電荷が転送される信号検出部（第２導電型のドレ
イン領域）１９が設けられている。この信号検出部１９
は、上記読み出しゲート１４の他方側に隣接するよう
に、上記読み出しゲート１４に対して自己整合的に形成
されている。
て、上記サーフェスシールド層１８に対向する、上記半
導体基板１１の表面部には、上記読み出しゲート１４に
よって、上記フォトダイオード層１７内より読み出され
た信号電荷が転送される信号検出部（第２導電型のドレ
イン領域）１９が設けられている。この信号検出部１９
は、上記読み出しゲート１４の他方側に隣接するよう
に、上記読み出しゲート１４に対して自己整合的に形成
されている。
【００２７】また、上記信号検出部１９の下方に対応す
る、上記半導体基板１１内には、上記フォトダイオード
層１７に隣接して、上記フォトダイオード層１７と上記
信号検出部１９との間でのパンチスルーを生じさせない
（フォトダイオード層１７内に蓄積された信号電荷が読
み出しゲート１４の制御なしに信号検出部１９によって
読み込まれる、いわゆるリークを防ぐ）ための、Ｐ+ 型
（第１導電型）のパンチスルーストッパ領域２０が設け
られている。このパンチスルーストッパ領域２０は、上
記フォトダイオード層１７よりも高濃度な１×１０17／
ｃｍ3 〜１×１０18／ｃｍ3 程度の濃度に設定されると
ともに、上記読み出しゲート１４に対して自己整合的に
形成されている。
る、上記半導体基板１１内には、上記フォトダイオード
層１７に隣接して、上記フォトダイオード層１７と上記
信号検出部１９との間でのパンチスルーを生じさせない
（フォトダイオード層１７内に蓄積された信号電荷が読
み出しゲート１４の制御なしに信号検出部１９によって
読み込まれる、いわゆるリークを防ぐ）ための、Ｐ+ 型
（第１導電型）のパンチスルーストッパ領域２０が設け
られている。このパンチスルーストッパ領域２０は、上
記フォトダイオード層１７よりも高濃度な１×１０17／
ｃｍ3 〜１×１０18／ｃｍ3 程度の濃度に設定されると
ともに、上記読み出しゲート１４に対して自己整合的に
形成されている。
【００２８】この場合、パンチスルーストッパ領域２０
が読み出しゲート１４に対して自己整合的に形成される
ことにより、フォトダイオード層１７の端部の導電型が
変化されて、フォトダイオード層１７の、読み出しゲー
ト１４の下部における、その端部の位置が規定されるよ
うになっている。
が読み出しゲート１４に対して自己整合的に形成される
ことにより、フォトダイオード層１７の端部の導電型が
変化されて、フォトダイオード層１７の、読み出しゲー
ト１４の下部における、その端部の位置が規定されるよ
うになっている。
【００２９】また、上記パンチスルーストッパ領域２０
の最大不純物濃度深さは、上記フォトダイオード層１７
のそれとほぼ同程度とされている。
の最大不純物濃度深さは、上記フォトダイオード層１７
のそれとほぼ同程度とされている。
【００３０】このような、表面再結合を抑制する目的
で、読み出しゲート１４に隣接させてサーフェスシール
ド層１８が形成されてなる構成のＣＭＯＳイメージセン
サにおいては、読み出しゲート１４の下部を経て、信号
検出部１９に近接するようにフォトダイオード層１７を
設けることにより、読み出しゲート１４に印加される電
圧により、難なくフォトダイオード層１７内の信号電荷
を読み出して信号検出部１９に転送できるようになる。
で、読み出しゲート１４に隣接させてサーフェスシール
ド層１８が形成されてなる構成のＣＭＯＳイメージセン
サにおいては、読み出しゲート１４の下部を経て、信号
検出部１９に近接するようにフォトダイオード層１７を
設けることにより、読み出しゲート１４に印加される電
圧により、難なくフォトダイオード層１７内の信号電荷
を読み出して信号検出部１９に転送できるようになる。
【００３１】その場合、たとえ信号電荷の読み出しに高
い電圧を用いなくとも、フォトダイオード層１７内の雑
音のない信号電荷を、信号検出部１９に完全に転送する
ことが可能となる。
い電圧を用いなくとも、フォトダイオード層１７内の雑
音のない信号電荷を、信号検出部１９に完全に転送する
ことが可能となる。
【００３２】次に、図２を参照して、上記した構成のＣ
ＭＯＳイメージセンサの製造方法について簡単に説明す
る。ここでは、サーフェスシールド層１８およびパンチ
スルーストッパ領域２０を、それぞれ、読み出しゲート
１４に対して自己整合的に形成するようにした場合につ
いて説明する。
ＭＯＳイメージセンサの製造方法について簡単に説明す
る。ここでは、サーフェスシールド層１８およびパンチ
スルーストッパ領域２０を、それぞれ、読み出しゲート
１４に対して自己整合的に形成するようにした場合につ
いて説明する。
【００３３】まず、Ｐ型半導体基板１１の主表面部に素
子分離用絶縁膜１２を形成した後、その素子領域の表面
上にゲート酸化膜１３を形成する。次いで、フォトレジ
スト膜２１をマスクに、上記ゲート酸化膜１４を介し
て、リン（Ｐ）などのＮ型不純物を所定の深さとなるよ
うにイオン注入し、その一部が読み出しゲート１４の下
部にまで延在するようなパターンでフォトダイオード層
１７を形成する。また、全面にボロン（Ｂ）などのＰ型
不純物をイオン注入し、上記半導体基板１１の表面部
に、読み出しゲート１４のしきい値を制御するためのチ
ャネルインプラ層１６を形成する（同図（ａ）参照）。
子分離用絶縁膜１２を形成した後、その素子領域の表面
上にゲート酸化膜１３を形成する。次いで、フォトレジ
スト膜２１をマスクに、上記ゲート酸化膜１４を介し
て、リン（Ｐ）などのＮ型不純物を所定の深さとなるよ
うにイオン注入し、その一部が読み出しゲート１４の下
部にまで延在するようなパターンでフォトダイオード層
１７を形成する。また、全面にボロン（Ｂ）などのＰ型
不純物をイオン注入し、上記半導体基板１１の表面部
に、読み出しゲート１４のしきい値を制御するためのチ
ャネルインプラ層１６を形成する（同図（ａ）参照）。
【００３４】続いて、上記フォトレジスト２１を除去し
た後、たとえば、ＣＶＤ（ChemicalVapour Depositio
n）法によって全面に多結晶シリコン膜を堆積させ、そ
の多結晶シリコン膜を、図示していないフォトレジスト
膜をマスクにエッチングして、上記フォトダイオード層
１７の一部の上方に対応する、上記ゲート絶縁膜１３上
に読み出しゲート１４を形成する。
た後、たとえば、ＣＶＤ（ChemicalVapour Depositio
n）法によって全面に多結晶シリコン膜を堆積させ、そ
の多結晶シリコン膜を、図示していないフォトレジスト
膜をマスクにエッチングして、上記フォトダイオード層
１７の一部の上方に対応する、上記ゲート絶縁膜１３上
に読み出しゲート１４を形成する。
【００３５】次いで、フォトレジスト膜２２を形成した
後、ボロンなどのＰ型不純物を所定の深さとなるように
イオン注入し、上記フォトダイオード層１７に隣接する
パンチスルー防止用のパンチスルーストッパ領域２０
を、上記読み出しゲート１４に対して自己整合的に形成
する（同図（ｂ）参照）。
後、ボロンなどのＰ型不純物を所定の深さとなるように
イオン注入し、上記フォトダイオード層１７に隣接する
パンチスルー防止用のパンチスルーストッパ領域２０
を、上記読み出しゲート１４に対して自己整合的に形成
する（同図（ｂ）参照）。
【００３６】この際、上記フォトダイオード層１７の一
端が、上記パンチスルーストッパ領域２０によって規定
されて、上記フォトダイオード層１７の仕上がり（読み
出しゲート１４の下部への入り込み量）が、マスクによ
らず、常に一定となるように制御される。
端が、上記パンチスルーストッパ領域２０によって規定
されて、上記フォトダイオード層１７の仕上がり（読み
出しゲート１４の下部への入り込み量）が、マスクによ
らず、常に一定となるように制御される。
【００３７】続いて、上記フォトレジスト膜２２を除去
した後、信号検出部１９の形成位置を覆うようにフォト
レジスト膜２３を形成する。そして、このフォトレジス
ト膜２３をマスクに、ボロンなどのＰ型不純物を高濃度
にイオン注入して、上記読み出しゲート１４に対して自
己整合的にサーフェスシールド層１８を形成する（同図
（ｃ）参照）。
した後、信号検出部１９の形成位置を覆うようにフォト
レジスト膜２３を形成する。そして、このフォトレジス
ト膜２３をマスクに、ボロンなどのＰ型不純物を高濃度
にイオン注入して、上記読み出しゲート１４に対して自
己整合的にサーフェスシールド層１８を形成する（同図
（ｃ）参照）。
【００３８】また、このサーフェスシールド層１８の形
成に前後して、たとえば、上記サーフェスシールド層１
８の形成位置を覆うようにフォトレジスト膜２４を形成
する。そして、このフォトレジスト膜２４をマスクに、
リンなどのＮ型不純物をイオン注入して、上記読み出し
ゲート１４に対して自己整合的に信号検出部１９を形成
する（同図（ｄ）参照）。
成に前後して、たとえば、上記サーフェスシールド層１
８の形成位置を覆うようにフォトレジスト膜２４を形成
する。そして、このフォトレジスト膜２４をマスクに、
リンなどのＮ型不純物をイオン注入して、上記読み出し
ゲート１４に対して自己整合的に信号検出部１９を形成
する（同図（ｄ）参照）。
【００３９】なお、上記読み出しゲート１４を形成した
後の工程において、必要に応じ、ＣＶＤ法によって全面
に多結晶シリコン膜を堆積させ、その多結晶シリコン膜
を側壁残しによりエッチングして、上記読み出しゲート
１４の側壁部にサイドウォールを形成することができ
る。そして、このサイドウォールに対して自己整合的
に、パンチスルーストッパ領域２０、サーフェスシール
ド層１８および信号検出部１９を形成するようにしても
良い。
後の工程において、必要に応じ、ＣＶＤ法によって全面
に多結晶シリコン膜を堆積させ、その多結晶シリコン膜
を側壁残しによりエッチングして、上記読み出しゲート
１４の側壁部にサイドウォールを形成することができ
る。そして、このサイドウォールに対して自己整合的
に、パンチスルーストッパ領域２０、サーフェスシール
ド層１８および信号検出部１９を形成するようにしても
良い。
【００４０】最後に、上記フォトレジスト膜２４を除去
することにより、上記図１に示した構成のＣＭＯＳイメ
ージセンサが得られる。
することにより、上記図１に示した構成のＣＭＯＳイメ
ージセンサが得られる。
【００４１】このような構成のＣＭＯＳイメージセンサ
によれば、フォトダイオード層の仕上がり時に、フォト
ダイオード層が信号検出部と重なるのを防止できるよう
になる。
によれば、フォトダイオード層の仕上がり時に、フォト
ダイオード層が信号検出部と重なるのを防止できるよう
になる。
【００４２】すなわち、フォトダイオード層の表面での
暗電流の発生を抑制するためのサーフェスシールド層を
設けたとき、ポテンシャル障壁によって信号電荷が読み
出し難くなるのを解消するために、フォトダイオード層
を読み出しゲートの下部にまで延在させて設けるように
した場合においても、製造パラメータ（マスク）に依存
することなく、フォトダイオード層と信号検出部とが重
なって形成されるのを防止できるようになる。したがっ
て、フォトダイオード層の仕上がりのバラツキによる、
フォトダイオード層から信号検出部への信号電荷のリー
クを回避することが可能となる。
暗電流の発生を抑制するためのサーフェスシールド層を
設けたとき、ポテンシャル障壁によって信号電荷が読み
出し難くなるのを解消するために、フォトダイオード層
を読み出しゲートの下部にまで延在させて設けるように
した場合においても、製造パラメータ（マスク）に依存
することなく、フォトダイオード層と信号検出部とが重
なって形成されるのを防止できるようになる。したがっ
て、フォトダイオード層の仕上がりのバラツキによる、
フォトダイオード層から信号検出部への信号電荷のリー
クを回避することが可能となる。
【００４３】しかも、読み出し時にはフォトダイオード
層内に蓄積された信号電荷を信号検出部へ完全に転送で
きるようになるため、残像が残ることもない。
層内に蓄積された信号電荷を信号検出部へ完全に転送で
きるようになるため、残像が残ることもない。
【００４４】特に、フォトダイオード層は、完全に空乏
化して信号電荷を読み出す（信号電荷を蓄積する前には
完全に空乏化される）ので、リセット動作が不要であ
り、リセット雑音がなくなると同時に、信号電荷の読み
出しに要する時間の削減が可能である。
化して信号電荷を読み出す（信号電荷を蓄積する前には
完全に空乏化される）ので、リセット動作が不要であ
り、リセット雑音がなくなると同時に、信号電荷の読み
出しに要する時間の削減が可能である。
【００４５】また、特にフォトダイオード層およびパン
チスルーストッパ領域を読み出しゲートの近傍にのみ形
成すれば、そこでのＰＮジャンクション容量を減らすこ
とが可能となって、感度が低下するのを抑えることがで
きる。
チスルーストッパ領域を読み出しゲートの近傍にのみ形
成すれば、そこでのＰＮジャンクション容量を減らすこ
とが可能となって、感度が低下するのを抑えることがで
きる。
【００４６】したがって、雑音電荷（ノイズ）を含まな
い、信号電荷を低電圧により完全に転送できるようにな
る結果、画質の向上が期待できるものである。
い、信号電荷を低電圧により完全に転送できるようにな
る結果、画質の向上が期待できるものである。
【００４７】なお、上記した第一の実施形態において
は、フォトダイオード層を素子領域（ＳＤＧ）に対して
自己整合的に形成することも可能である。さらには、信
号検出部とパンチスルーストッパ領域とを同一マスクに
より形成することで、製造工程の短縮を図っても良い。
は、フォトダイオード層を素子領域（ＳＤＧ）に対して
自己整合的に形成することも可能である。さらには、信
号検出部とパンチスルーストッパ領域とを同一マスクに
より形成することで、製造工程の短縮を図っても良い。
【００４８】（第二の実施形態）図３は、この発明の第
二の実施形態にかかる固体撮像装置を、ＣＭＯＳイメー
ジセンサに適用した場合を例に示すものである。なお、
ここでは、オフセット領域の形成およびフォトダイオー
ド層の濃度プロファイルの適正化によって、信号電荷を
容易にフォトダイオード層の表面近傍に移動させること
ができるように形成した場合を例に説明する。
二の実施形態にかかる固体撮像装置を、ＣＭＯＳイメー
ジセンサに適用した場合を例に示すものである。なお、
ここでは、オフセット領域の形成およびフォトダイオー
ド層の濃度プロファイルの適正化によって、信号電荷を
容易にフォトダイオード層の表面近傍に移動させること
ができるように形成した場合を例に説明する。
【００４９】このＣＭＯＳイメージセンサの場合、たと
えば、その濃度が１×１０15／ｃｍ 3 〜１×１０16／ｃ
ｍ3 程度に設定された、第１導電型の半導体層としての
Ｐ型半導体基板（または、ウェル領域）３１の表面部
に、素子分離用絶縁膜（ＬＯＣＯＳ）３２が選択的に設
けられている。
えば、その濃度が１×１０15／ｃｍ 3 〜１×１０16／ｃ
ｍ3 程度に設定された、第１導電型の半導体層としての
Ｐ型半導体基板（または、ウェル領域）３１の表面部
に、素子分離用絶縁膜（ＬＯＣＯＳ）３２が選択的に設
けられている。
【００５０】この素子分離用絶縁膜３２によって画定さ
れる素子領域内の、上記半導体基板３１の表面上にはゲ
ート酸化膜（絶縁膜）３３が設けられている。そして、
このゲート酸化膜３３を介して、上記半導体基板３１上
の一部には読み出しゲート３４が設けられている。読み
出しゲート３４の側壁部には、それぞれ、サイドウォー
ル（側壁絶縁膜）３５が形成されている。
れる素子領域内の、上記半導体基板３１の表面上にはゲ
ート酸化膜（絶縁膜）３３が設けられている。そして、
このゲート酸化膜３３を介して、上記半導体基板３１上
の一部には読み出しゲート３４が設けられている。読み
出しゲート３４の側壁部には、それぞれ、サイドウォー
ル（側壁絶縁膜）３５が形成されている。
【００５１】また、上記読み出しゲート３４の直下に対
応する、上記半導体基板３１の表面部（チャネル部）に
は、上記読み出しゲート３４のしきい値を制御するため
の、Ｐ型チャネルインプラ層（第１導電型のチャネル領
域）３６が設けられている。このチャネルインプラ層３
６は、フォトダイオード層から信号検出部へのリークの
程度に応じて、その濃度が、たとえば１×１０17／ｃｍ
3 オーダに設定される。
応する、上記半導体基板３１の表面部（チャネル部）に
は、上記読み出しゲート３４のしきい値を制御するため
の、Ｐ型チャネルインプラ層（第１導電型のチャネル領
域）３６が設けられている。このチャネルインプラ層３
６は、フォトダイオード層から信号検出部へのリークの
程度に応じて、その濃度が、たとえば１×１０17／ｃｍ
3 オーダに設定される。
【００５２】上記素子領域内における、上記チャネルイ
ンプラ層３６の一部と重なる、上記素子分離用絶縁膜３
２および上記読み出しゲート３４の相互間に対応する部
位には、上記半導体基板３１内にＮ型不純物を導入する
ことによって、上記読み出しゲート３４に対して自己整
合的に形成されるフォトダイオード層（第２導電型の電
荷蓄積領域）３７が設けられている。このフォトダイオ
ード層３７は、光電変換して得た信号電荷を蓄積するた
めのもので、ポテンシャルが１．０Ｖ程度に設定される
ことによって完全に空乏化されて信号電荷の読み出しが
行われるとともに、その一部が、上記読み出しゲート３
４の下部にまで延在して設けられている。
ンプラ層３６の一部と重なる、上記素子分離用絶縁膜３
２および上記読み出しゲート３４の相互間に対応する部
位には、上記半導体基板３１内にＮ型不純物を導入する
ことによって、上記読み出しゲート３４に対して自己整
合的に形成されるフォトダイオード層（第２導電型の電
荷蓄積領域）３７が設けられている。このフォトダイオ
ード層３７は、光電変換して得た信号電荷を蓄積するた
めのもので、ポテンシャルが１．０Ｖ程度に設定される
ことによって完全に空乏化されて信号電荷の読み出しが
行われるとともに、その一部が、上記読み出しゲート３
４の下部にまで延在して設けられている。
【００５３】また、このフォトダイオード層３７は、た
とえば、その濃度が上記チャネルインプラ層３６のそれ
よりも薄く、しかも、上記半導体基板３１の表面に向か
って徐々に不純物濃度が濃くなる濃度プロファイルを有
して形成されるようになっている。なお、フォトダイオ
ード層３７の形成方法の詳細については後述する。
とえば、その濃度が上記チャネルインプラ層３６のそれ
よりも薄く、しかも、上記半導体基板３１の表面に向か
って徐々に不純物濃度が濃くなる濃度プロファイルを有
して形成されるようになっている。なお、フォトダイオ
ード層３７の形成方法の詳細については後述する。
【００５４】フォトダイオード層３７の形成部にほぼ対
応する、上記半導体基板３１の表面部には、上記フォト
ダイオード層３７の表面での空乏化を避けるための、Ｐ
型不純物を高濃度にイオン注入してなる、第１導電型の
シールド層としてのサーフェスシールド（Ｐ+ ）層３８
が設けられている。このサーフェスシールド層３８は、
その濃度が１×１０18／ｃｍ3 〜１×１０19／ｃｍ3 程
度に設定されるようになっている。
応する、上記半導体基板３１の表面部には、上記フォト
ダイオード層３７の表面での空乏化を避けるための、Ｐ
型不純物を高濃度にイオン注入してなる、第１導電型の
シールド層としてのサーフェスシールド（Ｐ+ ）層３８
が設けられている。このサーフェスシールド層３８は、
その濃度が１×１０18／ｃｍ3 〜１×１０19／ｃｍ3 程
度に設定されるようになっている。
【００５５】また、このサーフェスシールド層３８は、
上記サイドウォール３５に対して自己整合的に形成され
ることにより、上記フォトダイオード層３７の表面に対
して、若干のオフセットを有して設けられるようになっ
ている。
上記サイドウォール３５に対して自己整合的に形成され
ることにより、上記フォトダイオード層３７の表面に対
して、若干のオフセットを有して設けられるようになっ
ている。
【００５６】上記フォトダイオード層３７のうち、上記
サーフェスシールド層３８とのオフセット部分、つま
り、上記チャネルインプラ層３６と重なる、上記サーフ
ェスシールド層３８に隣接する側の、上記サイドウォー
ル３５の直下に対応する部分には、結果的に、上記チャ
ネルインプラ層３６および上記サーフェスシールド層３
８よりも低濃度な低濃度領域（Ｐ- ）３６ａが形成され
ている。
サーフェスシールド層３８とのオフセット部分、つま
り、上記チャネルインプラ層３６と重なる、上記サーフ
ェスシールド層３８に隣接する側の、上記サイドウォー
ル３５の直下に対応する部分には、結果的に、上記チャ
ネルインプラ層３６および上記サーフェスシールド層３
８よりも低濃度な低濃度領域（Ｐ- ）３６ａが形成され
ている。
【００５７】一方、上記読み出しゲート３４を間にし
て、上記サーフェスシールド層３８に対向する、上記半
導体基板３１の表面部には、上記読み出しゲート３４に
よって、上記フォトダイオード層３７内より読み出され
た信号電荷が転送される信号検出部（第２導電型のドレ
イン領域）３９が設けられている。この信号検出部３９
は、上記読み出しゲート３４に対して自己整合的に形成
されている。
て、上記サーフェスシールド層３８に対向する、上記半
導体基板３１の表面部には、上記読み出しゲート３４に
よって、上記フォトダイオード層３７内より読み出され
た信号電荷が転送される信号検出部（第２導電型のドレ
イン領域）３９が設けられている。この信号検出部３９
は、上記読み出しゲート３４に対して自己整合的に形成
されている。
【００５８】図４は、上記した構成のＣＭＯＳイメージ
センサにおける、各部の濃度プロファイルを示すもので
ある。なお、同図（ａ）は上記チャネルインプラ層３６
の濃度プロファイル、同図（ｂ）は上記フォトダイオー
ド層３７の濃度プロファイル、同図（ｃ）は上記低濃度
領域３６ａの濃度プロファイル、同図（ｄ）は上記サー
フェスシールド層３８の濃度プロファイルを、それぞれ
示している。
センサにおける、各部の濃度プロファイルを示すもので
ある。なお、同図（ａ）は上記チャネルインプラ層３６
の濃度プロファイル、同図（ｂ）は上記フォトダイオー
ド層３７の濃度プロファイル、同図（ｃ）は上記低濃度
領域３６ａの濃度プロファイル、同図（ｄ）は上記サー
フェスシールド層３８の濃度プロファイルを、それぞれ
示している。
【００５９】各図からも明らかなように、上記フォトダ
イオード層３７は、その深さ方向に沿って不純物濃度が
減少するプロファイルを有するとともに、上記低濃度領
域３６ａの濃度は、上記チャネルインプラ層３６および
上記サーフェスシールド層３８よりも低濃度となってい
る。
イオード層３７は、その深さ方向に沿って不純物濃度が
減少するプロファイルを有するとともに、上記低濃度領
域３６ａの濃度は、上記チャネルインプラ層３６および
上記サーフェスシールド層３８よりも低濃度となってい
る。
【００６０】この場合、上記チャネルインプラ層３６に
重ねて上記フォトダイオード層３７を形成したことによ
り、上記低濃度領域３６ａの不純物濃度は、上記チャネ
ルインプラ層３６の不純物の濃度と、上記フォトダイオ
ード層３７の不純物の濃度とによって実質的に決定され
る。
重ねて上記フォトダイオード層３７を形成したことによ
り、上記低濃度領域３６ａの不純物濃度は、上記チャネ
ルインプラ層３６の不純物の濃度と、上記フォトダイオ
ード層３７の不純物の濃度とによって実質的に決定され
る。
【００６１】このような、表面再結合を抑制する目的
で、読み出しゲート３４に隣接させてサーフェスシール
ド層３８が形成されてなる構成のＣＭＯＳイメージセン
サにおいては、フォトダイオード層３７とサーフェスシ
ールド層３８との間にオフセットを設けることにより、
このオフセット部分で従来構造のような大きなポテンシ
ャル障壁は存在しない。これにより、読み出しゲート３
４の制御によって、フォトダイオード層３７内の信号電
荷は、簡単に、フォトダイオード層３７の表面の低濃度
領域３６ａへと移動する。
で、読み出しゲート３４に隣接させてサーフェスシール
ド層３８が形成されてなる構成のＣＭＯＳイメージセン
サにおいては、フォトダイオード層３７とサーフェスシ
ールド層３８との間にオフセットを設けることにより、
このオフセット部分で従来構造のような大きなポテンシ
ャル障壁は存在しない。これにより、読み出しゲート３
４の制御によって、フォトダイオード層３７内の信号電
荷は、簡単に、フォトダイオード層３７の表面の低濃度
領域３６ａへと移動する。
【００６２】一方、上記チャネルインプラ層３６および
上記低濃度領域３６ａの存在により、フォトダイオード
層３７の空乏層は基板表面までは延びない。
上記低濃度領域３６ａの存在により、フォトダイオード
層３７の空乏層は基板表面までは延びない。
【００６３】その結果、フォトダイオード層３７内に蓄
積された信号電荷が読み出しゲート３４の制御なしに信
号検出部３９によって読み込まれる、いわゆるリークの
発生を抑えながら、たとえ信号電荷の読み出しに高い電
圧を用いなくとも、フォトダイオード層３７内の雑音の
ない信号電荷を完全に読み出して、信号検出部３９に転
送することが可能となる。
積された信号電荷が読み出しゲート３４の制御なしに信
号検出部３９によって読み込まれる、いわゆるリークの
発生を抑えながら、たとえ信号電荷の読み出しに高い電
圧を用いなくとも、フォトダイオード層３７内の雑音の
ない信号電荷を完全に読み出して、信号検出部３９に転
送することが可能となる。
【００６４】特に、上記フォトダイオード層３７は、図
４（ｂ）に示した如く、その深さ方向に沿って不純物濃
度が減少されるような濃度プロファイルを有して形成さ
れている。そのため、フォトダイオード層３７内の信号
電荷を、容易に、基板表面の低濃度領域３６ａの方向に
移動させることが可能である。
４（ｂ）に示した如く、その深さ方向に沿って不純物濃
度が減少されるような濃度プロファイルを有して形成さ
れている。そのため、フォトダイオード層３７内の信号
電荷を、容易に、基板表面の低濃度領域３６ａの方向に
移動させることが可能である。
【００６５】なお、同図中における図示破線部分は、上
記チャネルインプラ層３６あるいは上記サーフェスシー
ルド層３８によって打ち返された領域である。
記チャネルインプラ層３６あるいは上記サーフェスシー
ルド層３８によって打ち返された領域である。
【００６６】次に、図５を参照して、上記した構成のＣ
ＭＯＳイメージセンサの製造方法について簡単に説明す
る。
ＭＯＳイメージセンサの製造方法について簡単に説明す
る。
【００６７】まず、Ｐ型半導体基板３１の主表面部に素
子分離用絶縁膜３２を形成した後、その素子領域の表面
上にゲート酸化膜３３を形成する。次いで、そのゲート
酸化膜３３を介して、全面にボロン（Ｂ）などのＰ型不
純物をイオン注入し、上記読み出しゲート３４のしきい
値を制御するためのチャネルインプラ層３６を形成す
る。
子分離用絶縁膜３２を形成した後、その素子領域の表面
上にゲート酸化膜３３を形成する。次いで、そのゲート
酸化膜３３を介して、全面にボロン（Ｂ）などのＰ型不
純物をイオン注入し、上記読み出しゲート３４のしきい
値を制御するためのチャネルインプラ層３６を形成す
る。
【００６８】次いで、たとえばＣＶＤ法によって全面に
多結晶シリコン膜を堆積させ、その多結晶シリコン膜
を、図示していないフォトレジストをマスクにエッチン
グして、上記ゲート酸化膜３３上に読み出しゲート３４
を形成する。
多結晶シリコン膜を堆積させ、その多結晶シリコン膜
を、図示していないフォトレジストをマスクにエッチン
グして、上記ゲート酸化膜３３上に読み出しゲート３４
を形成する。
【００６９】次いで、フォトレジスト膜４１をマスク
に、リン（Ｐ）などのＮ型不純物をイオン注入し、信号
検出部３９を形成する（以上、同図（ａ）参照）。
に、リン（Ｐ）などのＮ型不純物をイオン注入し、信号
検出部３９を形成する（以上、同図（ａ）参照）。
【００７０】続いて、上記フォトレジスト膜４１を除去
した後、たとえば、上記信号検出部３９の形成部を覆う
ようにフォトレジスト膜４２を形成する。そして、この
フォトレジスト膜４２をマスクに、リン（Ｐ）などのＮ
型不純物を所定の深さとなるようにイオン注入して、上
記読み出しゲート３４に対して自己整合的にフォトダイ
オード層３７を形成する（同図（ｂ）参照）。
した後、たとえば、上記信号検出部３９の形成部を覆う
ようにフォトレジスト膜４２を形成する。そして、この
フォトレジスト膜４２をマスクに、リン（Ｐ）などのＮ
型不純物を所定の深さとなるようにイオン注入して、上
記読み出しゲート３４に対して自己整合的にフォトダイ
オード層３７を形成する（同図（ｂ）参照）。
【００７１】この場合、上記フォトダイオード層３７
は、その一部が上記読み出しゲート３４の下部にまで延
在するように、所定の角度をつけてＮ型不純物をイオン
注入するようにする。また、基板表面での不純物濃度が
濃くなるような濃度プロファイルをもたせるために、た
とえば、注入エネルギを弱めながら、複数回に分けてイ
オン注入を行うことにより、上記フォトダイオード層３
７を形成するようにする。
は、その一部が上記読み出しゲート３４の下部にまで延
在するように、所定の角度をつけてＮ型不純物をイオン
注入するようにする。また、基板表面での不純物濃度が
濃くなるような濃度プロファイルをもたせるために、た
とえば、注入エネルギを弱めながら、複数回に分けてイ
オン注入を行うことにより、上記フォトダイオード層３
７を形成するようにする。
【００７２】続いて、その一部が読み出しゲート３４の
下部にまで延在するように、上記フォトダイオード層３
７を形成した後、上記フォトレジスト膜４２を除去す
る。そして、たとえば、ＣＶＤ法によって全面に多結晶
シリコン膜を堆積させ、その多結晶シリコン膜を側壁残
しによりエッチングして、上記読み出しゲート３４の側
壁部にサイドウォール３５を形成する。
下部にまで延在するように、上記フォトダイオード層３
７を形成した後、上記フォトレジスト膜４２を除去す
る。そして、たとえば、ＣＶＤ法によって全面に多結晶
シリコン膜を堆積させ、その多結晶シリコン膜を側壁残
しによりエッチングして、上記読み出しゲート３４の側
壁部にサイドウォール３５を形成する。
【００７３】次いで、フォトレジスト膜４３をマスク
に、ボロン（Ｂ）などのＰ型不純物を高濃度にイオン注
入して、上記サイドウォール３５に対して自己整合的に
サーフェスシールド層３８を形成する。その際、上記フ
ォトダイオード層３７とのオフセット部分に、上記チャ
ネルインプラ層３６よりも低濃度な低濃度領域３７ａが
形成される（以上、同図（ｃ）参照）。
に、ボロン（Ｂ）などのＰ型不純物を高濃度にイオン注
入して、上記サイドウォール３５に対して自己整合的に
サーフェスシールド層３８を形成する。その際、上記フ
ォトダイオード層３７とのオフセット部分に、上記チャ
ネルインプラ層３６よりも低濃度な低濃度領域３７ａが
形成される（以上、同図（ｃ）参照）。
【００７４】次いで、フォトレジスト膜４３を除去する
ことにより、上記図３に示した構成のＣＭＯＳイメージ
センサが得られる。
ことにより、上記図３に示した構成のＣＭＯＳイメージ
センサが得られる。
【００７５】なお、上記サイドウォール３５を形成した
後に、上記信号検出部３９の形成を行うようにしても良
い。
後に、上記信号検出部３９の形成を行うようにしても良
い。
【００７６】このような構成のＣＭＯＳイメージセンサ
によれば、フォトダイオード層の濃度プロファイルの適
正化および低濃度領域の形成により、フォトダイオード
層内の信号電荷を、その表面近傍に移動させることがで
きるようになる。
によれば、フォトダイオード層の濃度プロファイルの適
正化および低濃度領域の形成により、フォトダイオード
層内の信号電荷を、その表面近傍に移動させることがで
きるようになる。
【００７７】すなわち、表面に向かうにしたがって不純
物濃度が徐々に濃くなるような濃度プロファイルを持た
せてフォトダイオード層を形成するとともに、サーフェ
スシールド層との間にオフセットを持たせるようにして
いる。これにより、フォトダイオード層の表面での暗電
流の発生を抑制するためのサーフェスシールド層を設け
た場合においても、さほどの高い電圧を用いることなし
に、フォトダイオード層内の信号電荷を十分に読み出し
て、信号検出部に転送することが可能となるものであ
る。
物濃度が徐々に濃くなるような濃度プロファイルを持た
せてフォトダイオード層を形成するとともに、サーフェ
スシールド層との間にオフセットを持たせるようにして
いる。これにより、フォトダイオード層の表面での暗電
流の発生を抑制するためのサーフェスシールド層を設け
た場合においても、さほどの高い電圧を用いることなし
に、フォトダイオード層内の信号電荷を十分に読み出し
て、信号検出部に転送することが可能となるものであ
る。
【００７８】しかも、読み出し時にはフォトダイオード
層内に蓄積された信号電荷を信号検出部へ完全に転送で
きるようになるため、残像が残ることもない。
層内に蓄積された信号電荷を信号検出部へ完全に転送で
きるようになるため、残像が残ることもない。
【００７９】特に、フォトダイオード層は、完全に空乏
化して信号電荷を読み出す（信号電荷を蓄積する前には
完全に空乏化される）ので、リセット動作が不要であ
り、リセット雑音がなくなると同時に、信号電荷の読み
出しに要する時間の削減が可能である。
化して信号電荷を読み出す（信号電荷を蓄積する前には
完全に空乏化される）ので、リセット動作が不要であ
り、リセット雑音がなくなると同時に、信号電荷の読み
出しに要する時間の削減が可能である。
【００８０】なお、ここでのフォトダイオード層の濃度
プロファイルは、この実施形態の構造に限らず、ポテン
シャルに沿って信号電荷を基板表面へ移動させることが
可能となるため、フォトダイオード層の信号電荷の読み
出し効率を向上させる上で、有効である。
プロファイルは、この実施形態の構造に限らず、ポテン
シャルに沿って信号電荷を基板表面へ移動させることが
可能となるため、フォトダイオード層の信号電荷の読み
出し効率を向上させる上で、有効である。
【００８１】また、上記した第二の実施形態におけるＣ
ＭＯＳイメージセンサにおいては、たとえば図６に示す
ように、フォトダイオード層３７と信号検出部３９との
間でのパンチスルーを抑制する目的で、上述した第一の
実施形態におけるＣＭＯＳイメージセンサの場合と同様
に、読み出しゲート３４に対して自己整合的にＰ+ 型の
パンチスルーストッパ領域２０を設けることも可能であ
る。
ＭＯＳイメージセンサにおいては、たとえば図６に示す
ように、フォトダイオード層３７と信号検出部３９との
間でのパンチスルーを抑制する目的で、上述した第一の
実施形態におけるＣＭＯＳイメージセンサの場合と同様
に、読み出しゲート３４に対して自己整合的にＰ+ 型の
パンチスルーストッパ領域２０を設けることも可能であ
る。
【００８２】さらに、上記した第一，第二の実施形態に
おいては、いずれも、ＣＭＯＳイメージセンサに適用し
た場合を例に説明したが、これに限らず、たとえばＣＣ
Ｄイメージセンサやリニアセンサにも同様に適用可能で
ある。
おいては、いずれも、ＣＭＯＳイメージセンサに適用し
た場合を例に説明したが、これに限らず、たとえばＣＣ
Ｄイメージセンサやリニアセンサにも同様に適用可能で
ある。
【００８３】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００８４】
【発明の効果】以上、詳述したようにこの発明によれ
ば、暗電流の発生を抑制しつつも、電荷蓄積領域内の電
荷を低電圧により十分に転送でき、より高性能化するこ
とが可能な固体撮像装置を提供できる。
ば、暗電流の発生を抑制しつつも、電荷蓄積領域内の電
荷を低電圧により十分に転送でき、より高性能化するこ
とが可能な固体撮像装置を提供できる。
【図１】この発明の第一の実施形態にかかる、ＣＭＯＳ
イメージセンサの構成を概略的に示す断面図。
イメージセンサの構成を概略的に示す断面図。
【図２】同じく、かかるＣＭＯＳイメージセンサの製造
方法を説明するために示す概略断面図。
方法を説明するために示す概略断面図。
【図３】この発明の第二の実施形態にかかる、ＣＭＯＳ
イメージセンサの構成を概略的に示す断面図。
イメージセンサの構成を概略的に示す断面図。
【図４】同じく、ＣＭＯＳイメージセンサの濃度プロフ
ァイルをそれぞれ示す特性図。
ァイルをそれぞれ示す特性図。
【図５】同じく、かかるＣＭＯＳイメージセンサの製造
方法を説明するために示す概略断面図。
方法を説明するために示す概略断面図。
【図６】同じく、ＣＭＯＳイメージセンサの他の構成を
概略的に示す断面図。
概略的に示す断面図。
【図７】従来技術とその問題点を説明するために、ＣＭ
ＯＳイメージセンサの構成を示す概略断面図。
ＯＳイメージセンサの構成を示す概略断面図。
１１…Ｐ型半導体基板 １２…素子分離用絶縁膜 １３…ゲート酸化膜 １４…読み出しゲート １６…チャネルインプラ層 １７…フォトダイオード層 １８…サーフェスシールド層 １９…信号検出部 ２０…パンチスルーストッパ領域 ２１，２２，２３，２４…フォトレジスト膜 ３１…Ｐ型半導体基板 ３２…素子分離用絶縁膜 ３３…ゲート酸化膜 ３４…読み出しゲート ３５…サイドウォール ３６…チャネルインプラ層 ３６ａ…低濃度領域 ３７…フォトダイオード層 ３８…サーフェスシールド層 ３９…信号検出部 ４１，４２，４３…フォトレジスト膜
フロントページの続き Ｆターム(参考） 4M118 AA03 AB01 BA14 CA04 EA03 EA07 FA06 FA28 FA33 FA50 5C024 CA31 FA01 GA01 GA31 5F049 MA02 MB02 NA05 NA20 NB05 PA10 QA05 QA14
Claims (14)
- 【請求項１】 第１導電型の半導体層と、 この半導体層内に設けられ、光電変換して得た電荷を蓄
積するための第２導電型の電荷蓄積領域と、 この電荷蓄積領域の一部の上方に対応する、前記半導体
層上に絶縁膜を介して設けられた、前記電荷蓄積領域内
の電荷を読み出すための読み出しゲート電極と、 この読み出しゲート電極の一端側の、前記半導体層の表
面部に設けられ、前記読み出しゲート電極によって前記
電荷蓄積領域内より読み出された電荷が転送される第２
導電型のドレイン領域と、 前記読み出しゲート電極の一端側の、前記ドレイン領域
の直下に設けられた第２導電型のパンチスルーストッパ
領域と、 前記読み出しゲート電極の他端側の、前記半導体層の表
面部に設けられた第１導電型のシールド層とを具備した
ことを特徴とする固体撮像装置。 - 【請求項２】 前記電荷蓄積領域は、前記読み出しゲー
ト電極の下部における、その端部の位置が、前記パンチ
スルーストッパ領域によって規定されることを特徴とす
る請求項１に記載の固体撮像装置。 - 【請求項３】 前記パンチスルーストッパ領域は、前記
読み出しゲート電極に対して自己整合的に形成されるこ
とを特徴とする請求項１に記載の固体撮像装置。 - 【請求項４】 前記シールド層は、前記読み出しゲート
電極に対して自己整合的に形成されることを特徴とする
請求項１に記載の固体撮像装置。 - 【請求項５】 前記電荷蓄積領域の最大不純物濃度深さ
と前記パンチスルーストッパ領域の最大不純物濃度深さ
とが同程度とされることを特徴とする請求項１に記載の
固体撮像装置。 - 【請求項６】 第１導電型の半導体層と、 この半導体層内に設けられ、光電変換して得た電荷を蓄
積するための第２導電型の電荷蓄積領域と、 この電荷蓄積領域に隣接する、前記半導体層上に絶縁膜
を介して設けられた、前記電荷蓄積領域内の電荷を読み
出すための読み出しゲート電極と、 この読み出しゲート電極の一端側の、前記半導体層の表
面部に設けられ、前記読み出しゲート電極によって前記
電荷蓄積領域内より読み出された電荷が転送される第２
導電型のドレイン領域と、 前記読み出しゲート電極の他端側の、前記半導体層の表
面部に設けられた第１導電型のシールド層とを具備し、 前記電荷蓄積領域は、その深さ方向に沿って不純物濃度
が減少するプロファイルを有することを特徴とする固体
撮像装置。 - 【請求項７】 前記電荷蓄積領域は、不純物を複数回に
分けてイオン注入することによって形成されることを特
徴とする請求項６に記載の固体撮像装置。 - 【請求項８】 前記電荷蓄積領域は、その一部が、前記
読み出しゲート電極の下部にまで延在してなることを特
徴とする請求項６に記載の固体撮像装置。 - 【請求項９】 前記電荷蓄積領域は、前記読み出しゲー
ト電極に対して自己整合的に形成され、前記シールド層
は、前記読み出しゲート電極の側壁絶縁膜に対して自己
整合的に形成されることを特徴とする請求項６に記載の
固体撮像装置。 - 【請求項１０】 前記半導体層の、前記読み出しゲート
電極の直下には、第１導電型のチャネル領域が形成され
ていることを特徴とする請求項１または請求項６に記載
の固体撮像装置。 - 【請求項１１】 第１導電型の半導体層と、 この半導体層内に設けられ、光電変換して得た電荷を蓄
積するための第２導電型の電荷蓄積領域と、 この電荷蓄積領域に隣接する、前記半導体層上に絶縁膜
を介して設けられた、前記電荷蓄積領域内の電荷を読み
出すための、側壁絶縁膜を有する読み出しゲート電極
と、 この読み出しゲート電極の一端側の、前記半導体層の表
面部に設けられ、前記読み出しゲート電極によって前記
電荷蓄積領域内より読み出された電荷が転送される第２
導電型のドレイン領域と、 前記読み出しゲート電極の他端側の、前記半導体層の表
面部に設けられた第１導電型のシールド層とを具備し、 前記電荷蓄積領域は、前記読み出しゲート電極に対して
自己整合的に形成され、前記シールド層は、前記側壁絶
縁膜に対して自己整合的に形成されて、前記側壁絶縁膜
の直下の前記半導体層の表面部に、前記シールド層より
も低不純物濃度の第１導電型のオフセット領域を有する
ことを特徴とする固体撮像装置。 - 【請求項１２】 前記電荷蓄積領域は、その深さ方向に
沿って不純物濃度が減少するプロファイルを有すること
を特徴とする請求項１１に記載の固体撮像装置。 - 【請求項１３】 前記オフセット領域は、その不純物濃
度が、前記読み出しゲート電極の直下に形成されるチャ
ネル領域における第１導電型の不純物の濃度と、前記電
荷蓄積領域における第２導電型の不純物の濃度とによっ
て実質的に決定されることを特徴とする請求項１１に記
載の固体撮像装置。 - 【請求項１４】 前記電荷蓄積領域は、角度をつけて不
純物をイオン注入することによって形成されることを特
徴とする請求項６または請求項１１に記載の固体撮像装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18584899A JP3934827B2 (ja) | 1999-06-30 | 1999-06-30 | 固体撮像装置 |
| US09/606,178 US6504193B1 (en) | 1999-06-30 | 2000-06-29 | Solid-state image device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18584899A JP3934827B2 (ja) | 1999-06-30 | 1999-06-30 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001015727A true JP2001015727A (ja) | 2001-01-19 |
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Family
ID=16177947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18584899A Expired - Fee Related JP3934827B2 (ja) | 1999-06-30 | 1999-06-30 | 固体撮像装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6504193B1 (ja) |
| JP (1) | JP3934827B2 (ja) |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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