JPH08227988A - 固体撮像装置およびその製造方法 - Google Patents
固体撮像装置およびその製造方法Info
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- JPH08227988A JPH08227988A JP7032171A JP3217195A JPH08227988A JP H08227988 A JPH08227988 A JP H08227988A JP 7032171 A JP7032171 A JP 7032171A JP 3217195 A JP3217195 A JP 3217195A JP H08227988 A JPH08227988 A JP H08227988A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14825—Linear CCD imagers
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Abstract
(57)【要約】
【目的】ＣＣＤ固体撮像装置の微細化に有利な素子分離
領域を形成する。 【構成】２層構造の素子分離領域（Ｐ+ 型領域１６Ａ
ａ、Ｐ型領域１０−２（８））の低濃度側を他の領域と
同時に形成する。例えばＰウェルを１０−１，１０−２
の２層にし、１０−２を素子分離領域に利用する。低濃
度側のＰ型領域の形成をイオン注入によるとき、レジス
トマスクの微細パターニングが不要となる。
領域を形成する。 【構成】２層構造の素子分離領域（Ｐ+ 型領域１６Ａ
ａ、Ｐ型領域１０−２（８））の低濃度側を他の領域と
同時に形成する。例えばＰウェルを１０−１，１０−２
の２層にし、１０−２を素子分離領域に利用する。低濃
度側のＰ型領域の形成をイオン注入によるとき、レジス
トマスクの微細パターニングが不要となる。
Description
【０００１】
【産業上の利用分野】本発明は固体撮像装置およびその
製造方法に関し、特に電荷転送型固体撮像装置およびそ
の製造方法に関する。
製造方法に関し、特に電荷転送型固体撮像装置およびそ
の製造方法に関する。
【０００２】
【従来の技術】図８はインターライン型ＣＣＤ撮像装置
の概略を示すブロック図である。インターライン型ＣＣ
Ｄ撮像装置は撮像領域１、水平ＣＣＤレジスタ２、電荷
検出部（出力部）３からなる。撮像領域１には、単位画
素がマトリックス状に複数個配置されている。各単位画
素４は、垂直ＣＣＤレジスタ５と、フォトダイオード６
と、フォトダイオード６から垂直ＣＣＤレジスタ５へ信
号電荷を読み出すための読出しゲート７、およびそれ以
外の領域の素子分離領域８からなる。撮像領域１に設け
られた垂直ＣＣＤレジスタ５の左端には電荷検出部３が
設けられている。
の概略を示すブロック図である。インターライン型ＣＣ
Ｄ撮像装置は撮像領域１、水平ＣＣＤレジスタ２、電荷
検出部（出力部）３からなる。撮像領域１には、単位画
素がマトリックス状に複数個配置されている。各単位画
素４は、垂直ＣＣＤレジスタ５と、フォトダイオード６
と、フォトダイオード６から垂直ＣＣＤレジスタ５へ信
号電荷を読み出すための読出しゲート７、およびそれ以
外の領域の素子分離領域８からなる。撮像領域１に設け
られた垂直ＣＣＤレジスタ５の左端には電荷検出部３が
設けられている。
【０００３】図６（ａ）は、撮像領域の単位画素４を示
す平面図、図６（ｂ）は図６（ａ）のＸ−Ｘ線断面図で
ある。Ｎ型シリコン基板９の一主面側にＰ型のウェル１
０が形成され、ウェル１０内に、フォトダイオードを構
成するＮ型領域１３が形成されている。また、ウェル１
０内にはさらに垂直ＣＣＤレジスタを構成するＰ型のウ
ェル１４が形成されその表面側にＮ型の埋込みチャネル
層１５が形成されている。素子分離領域８の表面にはＰ
+ 型領域１６ａが形成されており、Ｎ型領域１３の表面
にはノイズを減らすためにＰ+ 型表面層１７が形成され
ている。
す平面図、図６（ｂ）は図６（ａ）のＸ−Ｘ線断面図で
ある。Ｎ型シリコン基板９の一主面側にＰ型のウェル１
０が形成され、ウェル１０内に、フォトダイオードを構
成するＮ型領域１３が形成されている。また、ウェル１
０内にはさらに垂直ＣＣＤレジスタを構成するＰ型のウ
ェル１４が形成されその表面側にＮ型の埋込みチャネル
層１５が形成されている。素子分離領域８の表面にはＰ
+ 型領域１６ａが形成されており、Ｎ型領域１３の表面
にはノイズを減らすためにＰ+ 型表面層１７が形成され
ている。
【０００４】さて、最近の撮像装置の小型化に伴い画素
サイズも縮小されている。例えば、１／４インチフォー
マット３８万画素ＮＴＳＣ方式の撮像装置では、画素サ
イズは４．８μｍ（Ｈ）×５．６μｍ（Ｖ）であり、２
／３インチフォーマット２００万画素撮像装置では画素
サイズは５．０μｍ（Ｈ）×５．０μｍ（Ｖ）である。
画素サイズが縮小されるとフォトダイオードの面積も縮
小されるため、必然的に感度が低下してしまう。単位面
積あたりの光電変換効率を向上させるには、フォトダイ
オードのＰＮ接合位置を基板の深い位置に設けることが
有効である。これを実現するため、フォトダイオードを
構成するＰ型のウェル層１０およびＮ型領域１３を高エ
ネルギーイオン注入により深い位置に形成することがな
されている。
サイズも縮小されている。例えば、１／４インチフォー
マット３８万画素ＮＴＳＣ方式の撮像装置では、画素サ
イズは４．８μｍ（Ｈ）×５．６μｍ（Ｖ）であり、２
／３インチフォーマット２００万画素撮像装置では画素
サイズは５．０μｍ（Ｈ）×５．０μｍ（Ｖ）である。
画素サイズが縮小されるとフォトダイオードの面積も縮
小されるため、必然的に感度が低下してしまう。単位面
積あたりの光電変換効率を向上させるには、フォトダイ
オードのＰＮ接合位置を基板の深い位置に設けることが
有効である。これを実現するため、フォトダイオードを
構成するＰ型のウェル層１０およびＮ型領域１３を高エ
ネルギーイオン注入により深い位置に形成することがな
されている。
【０００５】図７（ａ）〜（ｃ）を参照して、従来の製
造方法の一例について説明する。図７（ａ）に示すよう
に、Ｎ型シリコン基板９にマスク１２を用いてボロンを
１〜２ＭｅＶの高エネルギーでイオン注入し、活性化処
理しておよそ５．０×１０14ｃｍ-3〜５．０×１０15ｃ
ｍ-3の不純物濃度を有するウェル１０を形成する。つぎ
にリンを４００〜５００ｋｅＶの高エネルギーでイオン
注入し、活性化処理をして、図７（ｂ）に示すように、
およそ１．０×１０16ｃｍ-3〜１．０×１０17ｃｍ-3の
不純物濃度を有するＮ型領域１３を形成し、さらにウェ
ル層１４、埋込みチャネル層１５をそれぞれイオン注入
により形成する。その後、素子分離領域を以下のように
２回のイオン注入により形成する。まず、幅０．６μｍ
の開口１８を有し、厚さ約１μｍの薄いレジスト膜１９
を形成する。ボロンを２０ｋｅＶ程度のエネルギーでイ
オン注入し、活性化処理をして、およそ１．０ｘ１０17
から１．０ｘ１０18ｃｍ-3の不純物濃度を有するＰ+ 型
領域１６を形成する。図７（ｃ）に示すように、幅０．
６μｍの開口２０を有し、厚さ約２μｍの厚いレジスト
膜２１を形成し、ボロンを１００〜２００ｋｅＶのエネ
ルギーでイオン注入し、活性化処理をして、基板深さ
０．２μｍから１．０μｍにかけて、およそ５．０ｘ１
０15から５．０ｘ１０16ｃｍ-3の不純物濃度を有するＰ
型領域２２を形成する。これにより、Ｐ型領域２２，Ｐ
+ 型領域１６ａでなる素子分離領域８が完成する。
造方法の一例について説明する。図７（ａ）に示すよう
に、Ｎ型シリコン基板９にマスク１２を用いてボロンを
１〜２ＭｅＶの高エネルギーでイオン注入し、活性化処
理しておよそ５．０×１０14ｃｍ-3〜５．０×１０15ｃ
ｍ-3の不純物濃度を有するウェル１０を形成する。つぎ
にリンを４００〜５００ｋｅＶの高エネルギーでイオン
注入し、活性化処理をして、図７（ｂ）に示すように、
およそ１．０×１０16ｃｍ-3〜１．０×１０17ｃｍ-3の
不純物濃度を有するＮ型領域１３を形成し、さらにウェ
ル層１４、埋込みチャネル層１５をそれぞれイオン注入
により形成する。その後、素子分離領域を以下のように
２回のイオン注入により形成する。まず、幅０．６μｍ
の開口１８を有し、厚さ約１μｍの薄いレジスト膜１９
を形成する。ボロンを２０ｋｅＶ程度のエネルギーでイ
オン注入し、活性化処理をして、およそ１．０ｘ１０17
から１．０ｘ１０18ｃｍ-3の不純物濃度を有するＰ+ 型
領域１６を形成する。図７（ｃ）に示すように、幅０．
６μｍの開口２０を有し、厚さ約２μｍの厚いレジスト
膜２１を形成し、ボロンを１００〜２００ｋｅＶのエネ
ルギーでイオン注入し、活性化処理をして、基板深さ
０．２μｍから１．０μｍにかけて、およそ５．０ｘ１
０15から５．０ｘ１０16ｃｍ-3の不純物濃度を有するＰ
型領域２２を形成する。これにより、Ｐ型領域２２，Ｐ
+ 型領域１６ａでなる素子分離領域８が完成する。
【０００６】ここで、素子分離領域を形成するためにイ
オン注入を２回に分けて行う理由を説明する。図９に素
子分離領域８の基板の深さ方向の１次元不純物分布をし
めす。横軸は原点を基板の表面とする深さ、縦軸は不純
物濃度を示している。Ｐ型のウェル１０は高エネルギー
イオン注入で形成されているため、不純物濃度のピーク
は基板の深い位置に存在する。Ｐ+ 型領域１６ａは低い
エネルギーのイオン注入で形成されているため、不純物
濃度のピークはほぼ基板表面に存在する。したがって、
素子分離領域がＰ+ 型領域１６ａのみで構成されている
場合、図９中深さＤの近傍でＰ型不純物濃度が極端に低
くなり、素子分離機能をはたさなくなる可能性がある。
そこで、深さＤの近傍に不純物濃度のピークが存在する
Ｐ型領域２２を、Ｐ+ 型領域１６ａの形成に用いたイオ
ン注入よりも高いエネルギーで形成している。これによ
り素子分離が確実になされる。
オン注入を２回に分けて行う理由を説明する。図９に素
子分離領域８の基板の深さ方向の１次元不純物分布をし
めす。横軸は原点を基板の表面とする深さ、縦軸は不純
物濃度を示している。Ｐ型のウェル１０は高エネルギー
イオン注入で形成されているため、不純物濃度のピーク
は基板の深い位置に存在する。Ｐ+ 型領域１６ａは低い
エネルギーのイオン注入で形成されているため、不純物
濃度のピークはほぼ基板表面に存在する。したがって、
素子分離領域がＰ+ 型領域１６ａのみで構成されている
場合、図９中深さＤの近傍でＰ型不純物濃度が極端に低
くなり、素子分離機能をはたさなくなる可能性がある。
そこで、深さＤの近傍に不純物濃度のピークが存在する
Ｐ型領域２２を、Ｐ+ 型領域１６ａの形成に用いたイオ
ン注入よりも高いエネルギーで形成している。これによ
り素子分離が確実になされる。
【０００７】
【発明が解決しようとする課題】前述したように、Ｐ+
型領域１６ａは２０ｋｅＶのイオン注入を利用して形成
されるため、レジスト膜１９の厚さは１μｍでマスクと
なりうるが、Ｐ型領域２２は１００から２００ｋｅＶで
イオン注入を行なって形成するため、マスクとしては２
μｍ厚程度のレジスト膜２１を用いる必要がある。その
ため、レジスト膜形成工程を２回行わなければならず、
製造工程が増加し、コストが増大するという問題があ
る。また、２μｍ程度の厚いレジスト膜では０．６μｍ
程度のスペースを開口することが現在の技術では限界で
あり、これ以上スペースを狭くすることは困難である。
さらに、図１０（ａ）に示すようにチャネリングを防ぐ
ためイオン注入を７度のチルト角を付けてイオン注入す
る場合、１μｍ厚のレジスト膜では、底面で０．１μｍ
程度が陰になるだけであるが、２μｍ厚のレジスト間で
は、図１０（ｂ）に示すように、底面で０．３５μｍ程
度が陰になり、イオン注入幅０．６μｍの半分以上が陰
になり、十分なイオン注入が行われないという問題があ
り、これ以上の微細化は不可能である。
型領域１６ａは２０ｋｅＶのイオン注入を利用して形成
されるため、レジスト膜１９の厚さは１μｍでマスクと
なりうるが、Ｐ型領域２２は１００から２００ｋｅＶで
イオン注入を行なって形成するため、マスクとしては２
μｍ厚程度のレジスト膜２１を用いる必要がある。その
ため、レジスト膜形成工程を２回行わなければならず、
製造工程が増加し、コストが増大するという問題があ
る。また、２μｍ程度の厚いレジスト膜では０．６μｍ
程度のスペースを開口することが現在の技術では限界で
あり、これ以上スペースを狭くすることは困難である。
さらに、図１０（ａ）に示すようにチャネリングを防ぐ
ためイオン注入を７度のチルト角を付けてイオン注入す
る場合、１μｍ厚のレジスト膜では、底面で０．１μｍ
程度が陰になるだけであるが、２μｍ厚のレジスト間で
は、図１０（ｂ）に示すように、底面で０．３５μｍ程
度が陰になり、イオン注入幅０．６μｍの半分以上が陰
になり、十分なイオン注入が行われないという問題があ
り、これ以上の微細化は不可能である。
【０００８】本発明の目的は、一層の微細化が可能な固
体撮像装置およびその製造方法を提供することにある。
体撮像装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明第１の固体撮像装
置は、第１導電型半導体基板の表面部に形成された第１
の第２導電型領域および前記第１の第２導電型領域の表
面部にこれより高濃度に形成された第２の第２導電型領
域でなる第１のウェルと、前記第２の第２導電型領域に
これより深くにまで達して設けられた第１の第１導電型
領域および前記第１の第１導電型領域の表面部に形成さ
れた第２導電型表面層でなるフォトダイオード領域、前
記フォトダイオード領域と離れて隣接し前記第２の第２
導電型領域にこれより深くにまで達しより高濃度に形成
された第２導電型の第２のウェルと前記第２のウェル層
の表面部に形成され前記第１の第１導電型領域より浅い
第２の第１導電型領域でなる埋込みチャネル層とを含む
垂直ＣＣＤレジスタ、前記フォトダイオード領域と前記
埋込みチャネル層とで挟まれた前記半導体基板領域でな
る読出しゲート領域および前記第１の第１導電型領域と
前記埋込みチャネル層とを絶縁する第２導電型素子分離
領域を含む画素とを有し、前記第２導電型素子分離領域
が前記第２の第２導電型領域の表面にこれをより高濃度
に形成された第３の第２導電型領域を有しているという
ものである。
置は、第１導電型半導体基板の表面部に形成された第１
の第２導電型領域および前記第１の第２導電型領域の表
面部にこれより高濃度に形成された第２の第２導電型領
域でなる第１のウェルと、前記第２の第２導電型領域に
これより深くにまで達して設けられた第１の第１導電型
領域および前記第１の第１導電型領域の表面部に形成さ
れた第２導電型表面層でなるフォトダイオード領域、前
記フォトダイオード領域と離れて隣接し前記第２の第２
導電型領域にこれより深くにまで達しより高濃度に形成
された第２導電型の第２のウェルと前記第２のウェル層
の表面部に形成され前記第１の第１導電型領域より浅い
第２の第１導電型領域でなる埋込みチャネル層とを含む
垂直ＣＣＤレジスタ、前記フォトダイオード領域と前記
埋込みチャネル層とで挟まれた前記半導体基板領域でな
る読出しゲート領域および前記第１の第１導電型領域と
前記埋込みチャネル層とを絶縁する第２導電型素子分離
領域を含む画素とを有し、前記第２導電型素子分離領域
が前記第２の第２導電型領域の表面にこれをより高濃度
に形成された第３の第２導電型領域を有しているという
ものである。
【００１０】また、本発明第１の固体撮像装置の製造方
法は、第１導電型半導体基板に選択的に、第１の第２導
電型領域を第１のイオン注入を利用して形成し、第２の
第２導電型領域を第２のイオン注入を利用して形成する
ことにより表面側で高濃度の２層の第１のウェルを形成
する工程と、高濃度の前記第２の第２導電型領域に選択
的にこれより深くにまで達して第１の第１導電型領域を
形成し、第２導電型表面層を形成することによりフォト
ダイオード領域を形成する工程と、前記第２の第２導電
型領域に選択的にこれより深くにまで達しより高濃度に
第２導電型の第２のウェルを形成し、前記第２のウェル
の表面部に前記第１の第１導電型領域より浅い第２の第
１導電型領域でなる垂直ＣＣＤレジスタの埋込みチャネ
ル層を形成する工程と、前記フォトダイオード領域、前
記埋込みチャネル層およびこれらで挟まれた前記半導体
基板領域の一部を除き前記第２の第２導電型領域の表面
部に第３のイオン注入を利用して高濃度第２導電型領域
を形成して素子分離領域とする工程とを含むというもの
である。
法は、第１導電型半導体基板に選択的に、第１の第２導
電型領域を第１のイオン注入を利用して形成し、第２の
第２導電型領域を第２のイオン注入を利用して形成する
ことにより表面側で高濃度の２層の第１のウェルを形成
する工程と、高濃度の前記第２の第２導電型領域に選択
的にこれより深くにまで達して第１の第１導電型領域を
形成し、第２導電型表面層を形成することによりフォト
ダイオード領域を形成する工程と、前記第２の第２導電
型領域に選択的にこれより深くにまで達しより高濃度に
第２導電型の第２のウェルを形成し、前記第２のウェル
の表面部に前記第１の第１導電型領域より浅い第２の第
１導電型領域でなる垂直ＣＣＤレジスタの埋込みチャネ
ル層を形成する工程と、前記フォトダイオード領域、前
記埋込みチャネル層およびこれらで挟まれた前記半導体
基板領域の一部を除き前記第２の第２導電型領域の表面
部に第３のイオン注入を利用して高濃度第２導電型領域
を形成して素子分離領域とする工程とを含むというもの
である。
【００１１】更に、本発明第２の固体撮像装置は、第１
導電型半導体基板の表面部に形成された第２導電型領域
でなる第１のウェルと、前記第２導電型領域の表面部に
設けられた第１の第１導電型領域および前記第１の第１
導電型領域の表面部に形成された第２導電型表面層でな
るフォトダイオード領域、前記フォトダイオード領域と
離れて隣接し前記第２導電型領域の表面部にこれより高
濃度に形成された第２導電型の第２のウェルと前記第２
のウェルの表面部に形成され前記第１の第１導電型領域
より浅い第２の第１導電型領域でなる埋込みチャネル層
とを含む垂直ＣＣＤレジスタ、前記フォトダイオード領
域と前記埋込みチャネル層とで挟まれた前記半導体基板
領域でなる読出しゲート領域および前記第１の第１導電
型領域と前記埋込みチャネル層とを絶縁する第２導電型
素子分離領域を含む画素とを有し、前記第２導電型素子
分離領域が前記第２のウェルの表面に形成された高濃度
第２導電型領域を有しているというものである。
導電型半導体基板の表面部に形成された第２導電型領域
でなる第１のウェルと、前記第２導電型領域の表面部に
設けられた第１の第１導電型領域および前記第１の第１
導電型領域の表面部に形成された第２導電型表面層でな
るフォトダイオード領域、前記フォトダイオード領域と
離れて隣接し前記第２導電型領域の表面部にこれより高
濃度に形成された第２導電型の第２のウェルと前記第２
のウェルの表面部に形成され前記第１の第１導電型領域
より浅い第２の第１導電型領域でなる埋込みチャネル層
とを含む垂直ＣＣＤレジスタ、前記フォトダイオード領
域と前記埋込みチャネル層とで挟まれた前記半導体基板
領域でなる読出しゲート領域および前記第１の第１導電
型領域と前記埋込みチャネル層とを絶縁する第２導電型
素子分離領域を含む画素とを有し、前記第２導電型素子
分離領域が前記第２のウェルの表面に形成された高濃度
第２導電型領域を有しているというものである。
【００１２】更にまた、本発明第２の固体撮像装置の製
造方法は、第１導電型半導体基板に選択的に、第２導電
型領域を第１のイオン注入を利用して形成して第１のウ
ェルとする工程と、前記第２導電型領域に選択的に第１
の第１導電型領域を形成し、第２導電型表面層を形成す
ることによりフォトダイオード領域を形成する工程と、
前記第２導電型領域に選択的にこれより高濃度に第２導
電型の第２のウェルを形成し、前記第２のウェルの表面
部に前記第１の第１導電型領域より浅い第２の第１導電
型領域でなる垂直ＣＣＤレジスタの埋込みチャネル層を
形成する工程と、前記フォトダイオード領域、前記埋込
みチャネル層およびこれらで挟まれた前記半導体基板領
域の一部を除き前記第２のウェルの表面部に第３のイオ
ン注入を利用して高濃度第２導電型領域を形成して素子
分離領域とする工程とを含むというものである。
造方法は、第１導電型半導体基板に選択的に、第２導電
型領域を第１のイオン注入を利用して形成して第１のウ
ェルとする工程と、前記第２導電型領域に選択的に第１
の第１導電型領域を形成し、第２導電型表面層を形成す
ることによりフォトダイオード領域を形成する工程と、
前記第２導電型領域に選択的にこれより高濃度に第２導
電型の第２のウェルを形成し、前記第２のウェルの表面
部に前記第１の第１導電型領域より浅い第２の第１導電
型領域でなる垂直ＣＣＤレジスタの埋込みチャネル層を
形成する工程と、前記フォトダイオード領域、前記埋込
みチャネル層およびこれらで挟まれた前記半導体基板領
域の一部を除き前記第２のウェルの表面部に第３のイオ
ン注入を利用して高濃度第２導電型領域を形成して素子
分離領域とする工程とを含むというものである。
【００１３】
【作用】従来の固体撮像装置では読出しゲート領域２５
の表面部（通常しきい値制御層が設けられている）はさ
ておき、Ｐ型のウェル１０が図９に示したプロファイル
を有していること、フォトダイオードにＰ型表面層１６
が設けられていることとあいまって、高感度化を企るた
めＮ型領域１２を深く形成すると、信号電荷を埋込みチ
ャネル層１４に読出す場合、基板内部を通るので読出兼
転送ゲート電極２４に高い電圧を加えなければならない
ことはよく知られている。
の表面部（通常しきい値制御層が設けられている）はさ
ておき、Ｐ型のウェル１０が図９に示したプロファイル
を有していること、フォトダイオードにＰ型表面層１６
が設けられていることとあいまって、高感度化を企るた
めＮ型領域１２を深く形成すると、信号電荷を埋込みチ
ャネル層１４に読出す場合、基板内部を通るので読出兼
転送ゲート電極２４に高い電圧を加えなければならない
ことはよく知られている。
【００１４】第１の固体撮像装置では、読出しゲート領
域は第２の第２導電型領域があってより高濃度になって
いるので、前述した基板内部の電流経路は基板のより表
面側へできる。また、素子分離領域を形成する場合、下
層の第２の第２導電型領域は、広い面積に亘る第１のウ
ェルの一部であるので、素子分離領域部で濃度は均一に
でき、従来例の厚いレジスト膜を使用することによる微
細化の障害要因（最小加工寸法の悪化）は除去される。
域は第２の第２導電型領域があってより高濃度になって
いるので、前述した基板内部の電流経路は基板のより表
面側へできる。また、素子分離領域を形成する場合、下
層の第２の第２導電型領域は、広い面積に亘る第１のウ
ェルの一部であるので、素子分離領域部で濃度は均一に
でき、従来例の厚いレジスト膜を使用することによる微
細化の障害要因（最小加工寸法の悪化）は除去される。
【００１５】また、従来例では素子分離領域の不純物濃
度はフォトダイオード領域および垂直ＣＣＤレジスタ例
で低くなるのでスミヤが発生し易いが、第２の固体撮像
装置では、垂直ＣＣＤレジスタの第２のウェルが素子分
離領域の一部を兼ねているので素子分離領域の低濃度領
域が垂直ＣＣＤレジスタ側で低くなることはない。ま
た、従来例における厚いレジスタ膜を使用することによ
る微細化の障害要因は除去される。
度はフォトダイオード領域および垂直ＣＣＤレジスタ例
で低くなるのでスミヤが発生し易いが、第２の固体撮像
装置では、垂直ＣＣＤレジスタの第２のウェルが素子分
離領域の一部を兼ねているので素子分離領域の低濃度領
域が垂直ＣＣＤレジスタ側で低くなることはない。ま
た、従来例における厚いレジスタ膜を使用することによ
る微細化の障害要因は除去される。
【００１６】第１，第２の固体撮像装置はいずれも素子
分離領域の形成のためのみのレジスト膜形成工程は１回
でよい。
分離領域の形成のためのみのレジスト膜形成工程は１回
でよい。
【００１７】
【実施例】図１（ａ），（ｂ）を参照すると、本発明第
１の固体撮像装置の一実施例は、Ｎ型シリコン基板の表
面部に形成された第１のＰ型領域１０−１および第１の
Ｐ型領域の表面部にこれより高濃度に形成された第２の
Ｐ型領域１０−２でなる第１のウェルと、第２のＰ型領
域１０−２にこれより深くにまで達して設けられた第１
のＮ型領域１３Ａおよび第１のＮ型領域１３Ａの表面部
に形成されたＰ+ 型表面層１７Ａでなるフォトダイオー
ド領域、前述のフォトダイオード領域と離れて隣接し第
２のＰ型領域１０−２にこれより深くにまで達しより高
濃度に形成されたＰ型の第２のウェル１４Ａと第２のウ
ェル１４Ａの表面部に形成され第１のＮ型領域１３Ａよ
り浅い第２のＮ型領域１５Ａでなる埋込みチャネル層と
を含む垂直ＣＣＤレジスタ、前述のフォトダイオード領
域と埋込みチャネル層（１５Ａ）とで挟まれたシリコン
基板領域でなる読出しゲート領域２６Ａおよび第１のＮ
型領域１３Ａと埋込みチャネル層（１５Ａ）とを絶縁す
るＰ型素子分離領域８を含む画素とを有し、Ｐ型素子分
離領域８が第２のＰ型領域１０−２の表面にこれをより
高濃度に形成された第３のＰ型領域（Ｐ+ 型領域１６
Ａ）を有しているというものである。
１の固体撮像装置の一実施例は、Ｎ型シリコン基板の表
面部に形成された第１のＰ型領域１０−１および第１の
Ｐ型領域の表面部にこれより高濃度に形成された第２の
Ｐ型領域１０−２でなる第１のウェルと、第２のＰ型領
域１０−２にこれより深くにまで達して設けられた第１
のＮ型領域１３Ａおよび第１のＮ型領域１３Ａの表面部
に形成されたＰ+ 型表面層１７Ａでなるフォトダイオー
ド領域、前述のフォトダイオード領域と離れて隣接し第
２のＰ型領域１０−２にこれより深くにまで達しより高
濃度に形成されたＰ型の第２のウェル１４Ａと第２のウ
ェル１４Ａの表面部に形成され第１のＮ型領域１３Ａよ
り浅い第２のＮ型領域１５Ａでなる埋込みチャネル層と
を含む垂直ＣＣＤレジスタ、前述のフォトダイオード領
域と埋込みチャネル層（１５Ａ）とで挟まれたシリコン
基板領域でなる読出しゲート領域２６Ａおよび第１のＮ
型領域１３Ａと埋込みチャネル層（１５Ａ）とを絶縁す
るＰ型素子分離領域８を含む画素とを有し、Ｐ型素子分
離領域８が第２のＰ型領域１０−２の表面にこれをより
高濃度に形成された第３のＰ型領域（Ｐ+ 型領域１６
Ａ）を有しているというものである。
【００１８】次にこの実施例の製造方法について説明す
る。
る。
【００１９】まず、図２（ａ）に示すように、Ｎ型シリ
コン基板９の表面に薄い酸化シリコン膜１１を形成し、
図２（ｂ）に示すように、少なくとも撮像領域を形成す
る部分に開口を有するレジスト膜１２をマスクとして、
ボロンを１〜２ＭｅＶの高エネルギーでイオン注入す
る。およそ５．０ｘ１０14から５．０ｘ１０15ｃｍ-3の
不純物濃度を有する第１のＰ型領域１０−１を形成する
ためである。続いて、第１のＰ型領域１０−１を形成す
るためのイオン注入と同じマスク１２を用いて、１００
〜２００ｋｅＶのエネルギーでボロン注入を行い、活性
化処理を行ない、およそ２．０ｘ１０15から５．０ｘ１
０16ｃｍ-3の不純物濃度を有する第２のＰ型領域１０−
２を形成する。これにより、第１のＰ型領域１０−１を
高エネルギーイオン注入で形成したことに伴う表面近傍
におけるＰ型不純物濃度の低下が補われる。こうして２
層の第１のウェルが形成される。次に、リンを４００〜
５００ｋｅＶの高エネルギーで選択的にイオン注入し、
活性化処理をすることにより、図２（ｃ）に示すように
フォトダイオードのＮ型領域１３Ａ（不純物濃度はおよ
そ１．０×１０16から１．０×１０17ｃｍ-3）を形成
し、さらに垂直ＣＣＤレジスタのＰ型の第２のウェル１
４Ａ、Ｎ型の埋込み層１５Ａをそれぞれイオン注入と活
性化処理とにより形成する。次に、読出しゲートのしき
い値を制御するためのボロン注入を行なう。これにより
読出ゲート領域２６Ａの表面部（しきい値制御層。図示
しない。）のボロン濃度はおよそ１．０ｘ１０16から
１．０×１０17ｃｍ-3となる。その後、図２（ｃ）に示
すように、素子分離領域を形成する部分上に幅０．６μ
ｍの開口２７を有し、厚さ約１μｍのレジスト膜２８を
形成し、ボロンを２０ｋｅＶ程度のエネルギーでイオン
注入し、およそ１．０ｘ１０17から１．０ｘ１０18ｃｍ
-3の不純物濃度を有する素子分離のためのＰ+ 型領域１
６Ａａを形成する。次に、酸化シリコン膜１１を除去
し、改めてゲート酸化膜２３を形成し、転送ゲート電極
２４を形成し、絶縁膜（図示しない）を形成し、読出兼
転送ゲート電極２５を形成する。次に、図示しない金属
遮光膜、カバー膜等を形成する。
コン基板９の表面に薄い酸化シリコン膜１１を形成し、
図２（ｂ）に示すように、少なくとも撮像領域を形成す
る部分に開口を有するレジスト膜１２をマスクとして、
ボロンを１〜２ＭｅＶの高エネルギーでイオン注入す
る。およそ５．０ｘ１０14から５．０ｘ１０15ｃｍ-3の
不純物濃度を有する第１のＰ型領域１０−１を形成する
ためである。続いて、第１のＰ型領域１０−１を形成す
るためのイオン注入と同じマスク１２を用いて、１００
〜２００ｋｅＶのエネルギーでボロン注入を行い、活性
化処理を行ない、およそ２．０ｘ１０15から５．０ｘ１
０16ｃｍ-3の不純物濃度を有する第２のＰ型領域１０−
２を形成する。これにより、第１のＰ型領域１０−１を
高エネルギーイオン注入で形成したことに伴う表面近傍
におけるＰ型不純物濃度の低下が補われる。こうして２
層の第１のウェルが形成される。次に、リンを４００〜
５００ｋｅＶの高エネルギーで選択的にイオン注入し、
活性化処理をすることにより、図２（ｃ）に示すように
フォトダイオードのＮ型領域１３Ａ（不純物濃度はおよ
そ１．０×１０16から１．０×１０17ｃｍ-3）を形成
し、さらに垂直ＣＣＤレジスタのＰ型の第２のウェル１
４Ａ、Ｎ型の埋込み層１５Ａをそれぞれイオン注入と活
性化処理とにより形成する。次に、読出しゲートのしき
い値を制御するためのボロン注入を行なう。これにより
読出ゲート領域２６Ａの表面部（しきい値制御層。図示
しない。）のボロン濃度はおよそ１．０ｘ１０16から
１．０×１０17ｃｍ-3となる。その後、図２（ｃ）に示
すように、素子分離領域を形成する部分上に幅０．６μ
ｍの開口２７を有し、厚さ約１μｍのレジスト膜２８を
形成し、ボロンを２０ｋｅＶ程度のエネルギーでイオン
注入し、およそ１．０ｘ１０17から１．０ｘ１０18ｃｍ
-3の不純物濃度を有する素子分離のためのＰ+ 型領域１
６Ａａを形成する。次に、酸化シリコン膜１１を除去
し、改めてゲート酸化膜２３を形成し、転送ゲート電極
２４を形成し、絶縁膜（図示しない）を形成し、読出兼
転送ゲート電極２５を形成する。次に、図示しない金属
遮光膜、カバー膜等を形成する。
【００２０】しきい値制御層の不純物濃度はＰ型領域１
０−２のピーク濃度よりも高く、さらにこのピーク濃度
位置は基板内部にあり、表面濃度はさらに低くなってい
るため、Ｐ型領域１０−２を形成したことによるしきい
値電圧の増加はない。
０−２のピーク濃度よりも高く、さらにこのピーク濃度
位置は基板内部にあり、表面濃度はさらに低くなってい
るため、Ｐ型領域１０−２を形成したことによるしきい
値電圧の増加はない。
【００２１】高感度化をはかるためにフォトダイオード
のＮ型領域１３Ａを深く形成した場合、従来構造ではフ
ォトダイオードからＮ型垂直ＣＣＤ埋め込み層への電流
の経路が基板内部に入ってしまうため、高い電圧を読出
兼転送ゲート電極にかけなければ読出しができなくなっ
てしまう。
のＮ型領域１３Ａを深く形成した場合、従来構造ではフ
ォトダイオードからＮ型垂直ＣＣＤ埋め込み層への電流
の経路が基板内部に入ってしまうため、高い電圧を読出
兼転送ゲート電極にかけなければ読出しができなくなっ
てしまう。
【００２２】しかし、本実施例では、Ｐ型領域１０−２
があるので電流の経路は基板内部に出来難く、表面側に
出来るので高い電圧をかけることなく読出しができる。
そのために高感度化を図っても読出し電圧は高くならな
い。
があるので電流の経路は基板内部に出来難く、表面側に
出来るので高い電圧をかけることなく読出しができる。
そのために高感度化を図っても読出し電圧は高くならな
い。
【００２３】また、素子分離領域の形成のためのみのレ
ジスト膜は２８のみであり、工程が簡略になる。また、
厚いレジスト膜を使用することによる最小加工寸法の悪
化は考慮しないでよいので一層の微細化が可能である。
また、図１０（ｂ）を参照して説明したイオン注入時に
陰ができることにともなう問題はなくなる。
ジスト膜は２８のみであり、工程が簡略になる。また、
厚いレジスト膜を使用することによる最小加工寸法の悪
化は考慮しないでよいので一層の微細化が可能である。
また、図１０（ｂ）を参照して説明したイオン注入時に
陰ができることにともなう問題はなくなる。
【００２４】図３（ａ），（ｂ）を参照すると、本発明
第２の固体撮像装置の一実施例は、Ｎ型シリコン基板９
の表面部に形成されたＰ型領域１０でなる第１のウェル
と、Ｐ型領域１０の表面部に設けられた第１のＮ型領域
１３および第１のＮ型領域１３の表面部に形成されたＰ
型表面層１２でなるフォトダイオード領域、前述のフォ
トダイオード領域と離れて隣接しＰ型領域１０の表面部
にこれより高濃度に形成されたＰ型の第２のウェル１４
Ｂと第２のウェル１４Ｂの表面部に形成され第１のＮ型
領域１３より浅い第２のＮ型領域１５Ｂでなる埋込みチ
ャネル層とを含む垂直ＣＣＤレジスタ、前述のフォトダ
イオード領域と埋込みチャネル層（１５Ｂ）とで挟まれ
たシリコン基板領域でなる読出しゲート領域２６および
第１のＮ型領域１３と埋込みチャネル層（１５Ｂ）とを
絶縁するＰ型素子分離領域８を含む画素とを有し、Ｐ型
素子分離領域８が第２のウェル１４Ｂ（８）の表面に形
成されたＰ+ 型領域１６Ｂを有しているというものであ
る。
第２の固体撮像装置の一実施例は、Ｎ型シリコン基板９
の表面部に形成されたＰ型領域１０でなる第１のウェル
と、Ｐ型領域１０の表面部に設けられた第１のＮ型領域
１３および第１のＮ型領域１３の表面部に形成されたＰ
型表面層１２でなるフォトダイオード領域、前述のフォ
トダイオード領域と離れて隣接しＰ型領域１０の表面部
にこれより高濃度に形成されたＰ型の第２のウェル１４
Ｂと第２のウェル１４Ｂの表面部に形成され第１のＮ型
領域１３より浅い第２のＮ型領域１５Ｂでなる埋込みチ
ャネル層とを含む垂直ＣＣＤレジスタ、前述のフォトダ
イオード領域と埋込みチャネル層（１５Ｂ）とで挟まれ
たシリコン基板領域でなる読出しゲート領域２６および
第１のＮ型領域１３と埋込みチャネル層（１５Ｂ）とを
絶縁するＰ型素子分離領域８を含む画素とを有し、Ｐ型
素子分離領域８が第２のウェル１４Ｂ（８）の表面に形
成されたＰ+ 型領域１６Ｂを有しているというものであ
る。
【００２５】次に、この実施例の製造方法について説明
する。
する。
【００２６】まず、図４（ａ）に示すように、Ｎ型シリ
コン基板９の表面に薄い酸化シリコン膜１１を形成し、
少なくとも撮像領域を形成する部分に開口を有するレジ
スト膜１２をマスクとして、ボロンを１〜２ｋｅＶの高
エネルギーでイオン注入し、活性化処理を行ない、およ
そ５．０×１０14から５．０×１０15ｃｍ-3の不純物濃
度を有する第１のウェル１０を形成する。次に、図４
（ｂ）に示すように、垂直ＣＣＤレジスタの埋込みチャ
ネル層形成領域および素子分離領域を形成する部分上に
開口２９を有するレジスト膜３０を形成する。レジスト
膜３０をマスクとして、およそ１５０〜５００ｋｅＶの
エネルギーでボロンをイオン注入し、活性化処理を行な
い、およそ５．０×１０15から１．０×１０17ｃｍ-3の
不純物濃度を有する第２のウェル１４Ｂを形成する。レ
ジスト膜３０を除去し、図示しないマスクを用いて、リ
ンを４００〜５００ｋｅＶの高エネルギーでイオン注入
し、活性化処理を行ない、およそ１．０×１０16から
１．０×１０17ｃｍ-3の不純物濃度を有する第１のＮ型
領域１３を形成する。さらに、イオン注入と活性化処理
を行ないＮ型の埋込み層１５Ｂを形成し、第１の固体撮
像装置の場合と同様に、読出しゲートのしきい値を制御
するためのしきい値制御層（図示しない）を形成する。
次に、図４（ｃ）に示すように、素子分離領域を形成す
る部分上に幅０．６μｍの開口２７を有し厚さ１μｍの
レジスト膜２８を形成し、ボロンを２０ｋｅＶ程度のエ
ネルギーでイオン注入し、活性化処理を行ないおよそ
１．０×１０17から１．０×１０18ｃｍ-3の不純物濃度
を有するＰ+ 型領域１６Ｂを形成する。その後、ゲート
絶縁膜２３、転送ゲート電極２４、読出兼転送ゲート電
極２５等を形成する。
コン基板９の表面に薄い酸化シリコン膜１１を形成し、
少なくとも撮像領域を形成する部分に開口を有するレジ
スト膜１２をマスクとして、ボロンを１〜２ｋｅＶの高
エネルギーでイオン注入し、活性化処理を行ない、およ
そ５．０×１０14から５．０×１０15ｃｍ-3の不純物濃
度を有する第１のウェル１０を形成する。次に、図４
（ｂ）に示すように、垂直ＣＣＤレジスタの埋込みチャ
ネル層形成領域および素子分離領域を形成する部分上に
開口２９を有するレジスト膜３０を形成する。レジスト
膜３０をマスクとして、およそ１５０〜５００ｋｅＶの
エネルギーでボロンをイオン注入し、活性化処理を行な
い、およそ５．０×１０15から１．０×１０17ｃｍ-3の
不純物濃度を有する第２のウェル１４Ｂを形成する。レ
ジスト膜３０を除去し、図示しないマスクを用いて、リ
ンを４００〜５００ｋｅＶの高エネルギーでイオン注入
し、活性化処理を行ない、およそ１．０×１０16から
１．０×１０17ｃｍ-3の不純物濃度を有する第１のＮ型
領域１３を形成する。さらに、イオン注入と活性化処理
を行ないＮ型の埋込み層１５Ｂを形成し、第１の固体撮
像装置の場合と同様に、読出しゲートのしきい値を制御
するためのしきい値制御層（図示しない）を形成する。
次に、図４（ｃ）に示すように、素子分離領域を形成す
る部分上に幅０．６μｍの開口２７を有し厚さ１μｍの
レジスト膜２８を形成し、ボロンを２０ｋｅＶ程度のエ
ネルギーでイオン注入し、活性化処理を行ないおよそ
１．０×１０17から１．０×１０18ｃｍ-3の不純物濃度
を有するＰ+ 型領域１６Ｂを形成する。その後、ゲート
絶縁膜２３、転送ゲート電極２４、読出兼転送ゲート電
極２５等を形成する。
【００２７】素子分離領域の下部は垂直ＣＣＤレジスタ
の埋込み層１５Ｂ下の第２のウェル１４Ｂと同時に形成
されるので、図１０（ｂ）を参照して説明したように従
来例における厚いレジスト膜を使用することによる問題
点は回避できる。すなわち、従来例では、Ｐ型領域２２
の不純物濃度が埋込みチャネル層１５側で低くなり、隣
接する画素のフォトダイオードのＮ型領域からの電子が
拡散して垂直レジスタに入ることによるスミアが発生す
るが、本実施例ではそれが減少する。
の埋込み層１５Ｂ下の第２のウェル１４Ｂと同時に形成
されるので、図１０（ｂ）を参照して説明したように従
来例における厚いレジスト膜を使用することによる問題
点は回避できる。すなわち、従来例では、Ｐ型領域２２
の不純物濃度が埋込みチャネル層１５側で低くなり、隣
接する画素のフォトダイオードのＮ型領域からの電子が
拡散して垂直レジスタに入ることによるスミアが発生す
るが、本実施例ではそれが減少する。
【００２８】また、素子分離領域を形成するためのみの
レジスト膜は２８のみであり、工程が簡略になる。ま
た、厚いレジス膜を使用することによる最小加工寸法の
劣化は考慮しなくてよいので一層の微細化が可能であ
る。更に、図１０（ｂ）を参照して説明したイオン注入
時に陰ができることにともなう問題は軽減される。
レジスト膜は２８のみであり、工程が簡略になる。ま
た、厚いレジス膜を使用することによる最小加工寸法の
劣化は考慮しなくてよいので一層の微細化が可能であ
る。更に、図１０（ｂ）を参照して説明したイオン注入
時に陰ができることにともなう問題は軽減される。
【００２９】図５（ａ），（ｂ）は本発明第１，第２の
固体撮像装置を組合せたものを示す平面図および断面図
である。
固体撮像装置を組合せたものを示す平面図および断面図
である。
【００３０】第１のウェルが第１のＰ型領域１０−１と
第２のＰ型領域１０−２とでなり、素子分離領域がＰ+
型領域１６Ｃ，第２のウェル１４Ｃとでなる。従って、
第１の固体撮像装置の一実施例と第２の固体撮像装置の
一実施例のそれぞれの利点を併せ持つ。すなわち、読出
し電圧が高くなくなることなく高感度化ができ、かつス
ミアが低減する。
第２のＰ型領域１０−２とでなり、素子分離領域がＰ+
型領域１６Ｃ，第２のウェル１４Ｃとでなる。従って、
第１の固体撮像装置の一実施例と第２の固体撮像装置の
一実施例のそれぞれの利点を併せ持つ。すなわち、読出
し電圧が高くなくなることなく高感度化ができ、かつス
ミアが低減する。
【００３１】
【発明の効果】以上説明したように本発明は、素子分離
領域の低濃度領域部の形成を第１のウェルの第１の第１
導電型領域（第１の固体撮像装置）もしくは垂直ＣＣＤ
レジスタ下部の第２のウェル（第２の固体撮像装置）と
同時に形成することにより、素子分離領域のみを形成す
るためのイオン注入が１回で済むので製造工程が簡略化
され、コストが削減される。さらに、第１の第１導電型
領域や第２のウェルを形成するときの寸法は素子分離領
域より広いので、最小加工寸法でパターニングする必要
がなく、一層の微細化が可能である。
領域の低濃度領域部の形成を第１のウェルの第１の第１
導電型領域（第１の固体撮像装置）もしくは垂直ＣＣＤ
レジスタ下部の第２のウェル（第２の固体撮像装置）と
同時に形成することにより、素子分離領域のみを形成す
るためのイオン注入が１回で済むので製造工程が簡略化
され、コストが削減される。さらに、第１の第１導電型
領域や第２のウェルを形成するときの寸法は素子分離領
域より広いので、最小加工寸法でパターニングする必要
がなく、一層の微細化が可能である。
【図１】本発明第１の固体撮像装置の一実施例を示す平
面図（図１（ａ））および断面図（図１（ｂ））であ
る。
面図（図１（ａ））および断面図（図１（ｂ））であ
る。
【図２】本発明第１の固体撮像装置の一実施例の製造方
法の説明のため（ａ）〜（ｃ）に分図して示す工程順断
面図である。
法の説明のため（ａ）〜（ｃ）に分図して示す工程順断
面図である。
【図３】本発明第２の固体撮像装置の一実施例を示す平
面図（図３（ａ））および断面図（図３（ｂ））であ
る。
面図（図３（ａ））および断面図（図３（ｂ））であ
る。
【図４】本発明第２の固体撮像装置の一実施例の製造方
法の説明のため（ａ）〜（ｃ）に分図して示す工程順断
面図である。
法の説明のため（ａ）〜（ｃ）に分図して示す工程順断
面図である。
【図５】図１，図３に示す各実施例の組合せたものを示
す断面図である。
す断面図である。
【図６】従来の固体撮像装置の一例を示す平面図（図６
（ａ））および断面図（図６（ｂ））である。
（ａ））および断面図（図６（ｂ））である。
【図７】従来の固体撮像装置の一例の製造方法の説明の
ため（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
ため（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
【図８】インターライン型ＣＣＤ撮像装置の概略を示す
ブロック図である。
ブロック図である。
【図９】従来の固体撮像装置の一例を素子分離領域の説
明のための不純物プロファイルを示すグラフである。
明のための不純物プロファイルを示すグラフである。
【図１０】従来例の問題点の説明のための断面図であ
る。
る。
１ 撮像領域 ２ 水平ＣＣＤレジスタ ３ 電荷検出部 ４ 単位画素 ５ 垂直ＣＣＤレジスタ ６ フォトダイオード ７ 読出しゲート ８ 素子分離領域 ９ Ｎ型シリコン基板 １０ 第１のウェル １０−１ 第１のＰ型領域 １０−２ 第２のＰ型領域 １１ 酸化シリコン膜 １２ レジスト膜 １３，１３Ａ 第１のＮ型領域 １４，１４Ａ，１４Ｂ，１４Ｃ 第２のウェル １５，１５Ａ，１５Ｂ，１５Ｃ 第２のＮ型領域 １６，１６ａ，１６Ａ，１６Ａａ，１６Ｂ，１６Ｃ
Ｐ+ 型領域 １７，１７Ａ Ｐ型表面層 １８ 開口 １９ レジスト膜 ２０ 開口 ２１ レジスト膜 ２２，２２Ａ Ｐ型領域 ２３ ゲート酸化膜 ２４ 転送ゲート電極 ２５ 読出兼転送ゲート電極 ２６，２６Ａ 読出しゲート領域 ２７ 開口 ２８ レジスト膜
Ｐ+ 型領域 １７，１７Ａ Ｐ型表面層 １８ 開口 １９ レジスト膜 ２０ 開口 ２１ レジスト膜 ２２，２２Ａ Ｐ型領域 ２３ ゲート酸化膜 ２４ 転送ゲート電極 ２５ 読出兼転送ゲート電極 ２６，２６Ａ 読出しゲート領域 ２７ 開口 ２８ レジスト膜
Claims (4)
- 【請求項１】 第１導電型半導体基板の表面部に形成さ
れた第１の第２導電型領域および前記第１の第２導電型
領域の表面部にこれより高濃度に形成された第２の第２
導電型領域でなる第１のウェルと、前記第２の第２導電
型領域にこれより深くにまで達して設けられた第１の第
１導電型領域および前記第１の第１導電型領域の表面部
に形成された第２導電型表面層でなるフォトダイオード
領域、前記フォトダイオード領域と離れて隣接し前記第
２の第２導電型領域にこれより深くにまで達しより高濃
度に形成された第２導電型の第２のウェルと前記第２の
ウェル層の表面部に形成され前記第１の第１導電型領域
より浅い第２の第１導電型領域でなる埋込みチャネル層
とを含む垂直ＣＣＤレジスタ、前記フォトダイオード領
域と前記埋込みチャネル層とで挟まれた前記半導体基板
領域でなる読出しゲート領域および前記第１の第１導電
型領域と前記埋込みチャネル層とを絶縁する第２導電型
素子分離領域を含む画素とを有し、前記第２導電型素子
分離領域が前記第２の第２導電型領域の表面にこれをよ
り高濃度に形成された第３の第２導電型領域を有してい
ることを特徴とする固体撮像装置。 - 【請求項２】 第１導電型半導体基板に選択的に、第１
の第２導電型領域を第１のイオン注入を利用して形成
し、第２の第２導電型領域を第２のイオン注入を利用し
て形成することにより表面側で高濃度の２層の第１のウ
ェルを形成する工程と、高濃度の前記第２の第２導電型
領域に選択的にこれより深くにまで達して第１の第１導
電型領域を形成し、第２導電型表面層を形成することに
よりフォトダイオード領域を形成する工程と、前記第２
の第２導電型領域に選択的にこれより深くにまで達しよ
り高濃度に第２導電型の第２のウェルを形成し、前記第
２のウェルの表面部に前記第１の第１導電型領域より浅
い第２の第１導電型領域でなる垂直ＣＣＤレジスタの埋
込みチャネル層を形成する工程と、前記フォトダイオー
ド領域、前記埋込みチャネル層およびこれらで挟まれた
前記半導体基板領域の一部を除き前記第２の第２導電型
領域の表面部に第３のイオン注入を利用して高濃度第２
導電型領域を形成して素子分離領域とする工程とを含む
ことを特徴とする固体撮像装置の製造方法。 - 【請求項３】 第１導電型半導体基板の表面部に形成さ
れた第２導電型領域でなる第１のウェルと、前記第２導
電型領域の表面部に設けられた第１の第１導電型領域お
よび前記第１の第１導電型領域の表面部に形成された第
２導電型表面層でなるフォトダイオード領域、前記フォ
トダイオード領域と離れて隣接し前記第２導電型領域の
表面部にこれより高濃度に形成された第２導電型の第２
のウェルと前記第２のウェルの表面部に形成され前記第
１の第１導電型領域より浅い第２の第１導電型領域でな
る埋込みチャネル層とを含む垂直ＣＣＤレジスタ、前記
フォトダイオード領域と前記埋込みチャネル層とで挟ま
れた前記半導体基板領域でなる読出しゲート領域および
前記第１の第１導電型領域と前記埋込みチャネル層とを
絶縁する第２導電型素子分離領域を含む画素とを有し、
前記第２導電型素子分離領域が前記第２のウェルの表面
に形成された高濃度第２導電型領域を有していることを
特徴とする固体撮像装置。 - 【請求項４】 第１導電型半導体基板に選択的に、第２
導電型領域を第１のイオン注入を利用して形成して第１
のウェルとする工程と、前記第２導電型領域に選択的に
第１の第１導電型領域を形成し、第２導電型表面層を形
成することによりフォトダイオード領域を形成する工程
と、前記第２導電型領域に選択的にこれより高濃度に第
２導電型の第２のウェルを形成し、前記第２のウェルの
表面部に前記第１の第１導電型領域より浅い第２の第１
導電型領域でなる垂直ＣＣＤレジスタの埋込みチャネル
層を形成する工程と、前記フォトダイオード領域、前記
埋込みチャネル層およびこれらで挟まれた前記半導体基
板領域の一部を除き前記第２のウェルの表面部に第３の
イオン注入を利用して高濃度第２導電型領域を形成して
素子分離領域とする工程とを含むことを特徴とする固体
撮像装置の製造方法。
Priority Applications (3)
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|---|---|---|---|
| JP7032171A JP2797993B2 (ja) | 1995-02-21 | 1995-02-21 | 固体撮像装置およびその製造方法 |
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| US08/804,108 US5858812A (en) | 1995-02-21 | 1997-02-20 | Method for fabricating interline-transfer CCD image sensor |
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| JP7032171A JP2797993B2 (ja) | 1995-02-21 | 1995-02-21 | 固体撮像装置およびその製造方法 |
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|---|---|
| JPH08227988A true JPH08227988A (ja) | 1996-09-03 |
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|---|---|---|---|
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1996
- 1996-02-21 US US08/604,486 patent/US5637893A/en not_active Expired - Lifetime
-
1997
- 1997-02-20 US US08/804,108 patent/US5858812A/en not_active Expired - Fee Related
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