KR970002428B1 - 반도체소자 제조방법 - Google Patents
반도체소자 제조방법 Download PDFInfo
- Publication number
- KR970002428B1 KR970002428B1 KR1019940001476A KR19940001476A KR970002428B1 KR 970002428 B1 KR970002428 B1 KR 970002428B1 KR 1019940001476 A KR1019940001476 A KR 1019940001476A KR 19940001476 A KR19940001476 A KR 19940001476A KR 970002428 B1 KR970002428 B1 KR 970002428B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- oxide film
- film
- polycrystalline silicon
- semiconductor device
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 title description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000005380 borophosphosilicate glass Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims abstract 5
- 238000001039 wet etching Methods 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052698 phosphorus Inorganic materials 0.000 claims description 3
- 239000011574 phosphorus Substances 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims 1
- 238000002513 implantation Methods 0.000 claims 1
- 229920005591 polysilicon Polymers 0.000 abstract description 4
- 230000002708 enhancing effect Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 36
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 208000033999 Device damage Diseases 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
내용없음.
Description
제1도는 종래의 반도체소자 단면구조도.
제2a도 내지 c도는 종래 반도체소자의 제조공정도.
제3도는 본 발명의 반도체소자 단면구조도.
제4a도 내지 e도는 본 발명 반도체소자의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘기판 12 : 필드산화막
13, 15 : 다결정실리콘 14 : 고온산화막
16 : BPSG막 17, 18 : 감광막
19, 19' : 건식식각요구막두께
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 하지층의 토플로지에 의한 단차를 접촉창 부근의 식각두께 조절로 제거할 수 있도록 하는 반도체소자 제조방법에 관한 것이다.
제1도는 종래의 반도체소자 단면구조도로서, 이에 도시된 바와 같이 실리콘기판(1)상에 필드산화막(2)이 형성되고, 상기 필드산화막(2)위에 제1다결정실리콘(3)이 형성되며, 상기 제1다결정실리콘(3)과 실리콘기판(1)이 중첩되게 소정의 간격을 두고 고온산화막(4)이 형성되고, 상기 고온산화막(4) 사이의 제1다결정실리콘(3)과 실리콘기판(1)위에 제2다결정실리콘(5)이 형성되며, 상기의 소자 전면에 BPSG막(6)이 형성되어 구성되는 것으로, 이의 제조방법을 첨부한 제2도를 참조하여 설명하면 다음과 같다.
제2도의 (a) 내지 (c)는 종래 반도체소자의 제조공정도로서, 제2도(a)에 도시된 바와 같이 실리콘기판(1)상에 산화공정을 거쳐 필드산화막(2)을 성장시킨 다음 그 필드산화막(2)위에 게이트로 사용되는 제1다결정실리콘(3)을 형성한다.
이후, 제2도의 (b)에 도시된 바와 같이 상기 제1다결정실리콘(3) 사이의 절연을 위해 상기의 소자전면에 화학기상증착(Chemical Vapor Deposition. CVD)방법으로 고온산화막(4)을 증착한 후 패터닝하여 고온산화막(4) 패턴을 형성한 다음 그 고온산화막(4) 사이의 상기 제1다결정실리콘(3)과 실리콘기판(1)위에 전극이 제2다결정실리콘(5)을 형성한다.
다음으로 제2도의 (c)에 도시된 바와 같이, 상기 제2다결정실리콘(5)위에 층간절연막인 BPSG막(6)을 도포한다.
이후에는 후속공정이 평탄화를 위해 열처리를 실시하고 접촉창 형성을 위한 감광제(PR)도포, 노광, 습식 및 건식식각을 수행한 다음 금속배선용 박막을 형성하여 종래 반도체소자를 제조하였다.
그러나, 상기와 같이 제조되는 종래 반도체소자는 제1도에서 보는 바와 같이 필드산화막(2)가 다결정실리콘(3)(5)으로 이루어진 A부분과, 다결정실리콘(5)으로 이루어진 B부분에서 단자(h1, h2)가 발생하여 접촉창 형성시의 습, 건식식각을 수행할 경우 단차에 의한 추가식각이 요구되며, 이에 따라 다음 공정에서 금속선의 스텝커버리지 불량형성 및 디바이스 특성에 나쁜 영향을 주는 문제점이 있었다.
본 발명은 이러한 문제점을 해결하기 위하여 습식식각율의 차이를 이용하여 단차를 줄이는 동시에 추가 식각부분을 제거하여 소자손상방지 및 후속 금속박막의 스텝커버리지를 향상시킬 수 있도록 하는 반도체소자 제조방법을 제공하는 것이다.
제3도는 본 발명의 반도체소자 단면구조도로서, 이에 도시한 바와 같이 실리콘기판(1)상에 필드산화막(12)을 형성하고, 상기 필드산화막(12)위에 제1다결정실리콘(13)을 형성하며, 상기 제1다결정실리콘(13)과 실리콘기판(11)이 중첩되게 소정의 간격을 두고 고온산화막(14)을 형성하고, 상기 고온산화막(14)사이의 제1다결정실리콘(13)과 실리콘기판(11)위에 제2다결정실리콘(15)을 형성하며, 상기의 소자 전면에 BPSG막(16)을 형성하여 구성한 것으로, 이의 제조방법을 첨부한 제4도를 참조하여 상세히 설명하면 다음과 같다.
제4도의 (a) 내지 (e)는 본 발명 반도체소자의 제조공정도로서, 제4도의 (a)에 도시한 바와 같이 실리콘기판(11)위에 산화공정을 거쳐 필드산화막(12)을 성장시킨 다음 그 필드산화막(12)위에 게이트로 사용되는 제1다결정실리콘(13)을 형성한다.
이후, 제4도의 (b)에 도시된 바와 같이 상기 제1다결정실리콘(13) 사이의 절연을 위해 상기의 소자전면에 화학기상증착(Chemical Vapor Deposition : CVD)방법으로 고온산화막(14)을 증착한 후 패터닝하여 고온산화막(14)패턴을 형성한 다음 그 고온산화막(14)사이의 상기 제1다결정실리콘(13)과 실리콘기판(11)위에 전극인 제2다결정실리콘(15)을 형성한다.
다음으로 제4도의 (c)에 도시된 바와 같이, 상기 제2다결정실리콘(15)위에 저온(LP) 혹은 상압화학기상증착(HTCVD) 방법으로 층간절연막인 BPSG막(6)을 도포한다.
이후, 제4도의 (d)에 도시한 바와 같이 단차가 낮은 B부분에만 감광막(PR)(17)을 형성한 후 단차가 높은 A부분에 고전류 이온주입기를 이용하여 인(P+)을 주입시킨 다음 상기 감광막(17)을 제거한 후 고온 열처리를 실시한다.
다음에 제4도의 (e)와 같이 접촉창을 형성하기 위해 감광막(18)을 도포한 후 비오이(BOE) 용액을 이용하여 습식식각을 수행하는데, 이때 건식식각요구막두께(19)(19')는 비슷하게 남아 있게 된다.
왜냐 하면, 인(P+)이온이 주입된 A부분의 C지역이 B부분의 D지역에 비해 상대적으로 습식식각율이 빠르기 때문이다.
이후의 공정으로는 상기 건식식각요구막두께(19), (19')을 건식식각한 후 그 식각부분에 금속막을 형성하여 제3도와 같은 본 발명 반도체소자를 제조하게 된다.
이상에서 설명한 바와 같이 본 발명은 단차 및 추가의 건식식각 공정을 줄일 수 있으므로 단차에 의한 수율감소 및 추가 건식식각에 의한 소자의 손상을 방지할 수 있는 효과가 있다.
Claims (3)
- 실리콘기판상에 필드산화막을 형성하는 공정과, 상기 필드산화막 위에 제1다결정실리콘을 형성하는 공정과, 고온산화막패턴을 형성하는 공정과, 제2다결정실리콘을 형성하는 공정과, BPSG막을 형성하는 공정과, 단차가 높은 부분에 불순물이온을 주입하는 공정과, 접촉창을 정의하는 공정과, 상기 접촉창을 식각한 후 금속막을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 불순물주입공정은 습식식각율이 빠른 불순물이온을 주입하는 것을 특징으로 하는 반도체소자 제조방법.
- 제2항에 있어서, 습식식각율이 빠른 불순물이온으로 인(P+)을 사용하는 것을 특징으로 하는 반도체소자 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940001476A KR970002428B1 (ko) | 1994-01-27 | 1994-01-27 | 반도체소자 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940001476A KR970002428B1 (ko) | 1994-01-27 | 1994-01-27 | 반도체소자 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR950024278A KR950024278A (ko) | 1995-08-21 |
KR970002428B1 true KR970002428B1 (ko) | 1997-03-05 |
Family
ID=19376340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019940001476A KR970002428B1 (ko) | 1994-01-27 | 1994-01-27 | 반도체소자 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR970002428B1 (ko) |
-
1994
- 1994-01-27 KR KR1019940001476A patent/KR970002428B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR950024278A (ko) | 1995-08-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5073514A (en) | Method of manufacturing mis semiconductor device | |
US6188104B1 (en) | Trench DMOS device having an amorphous silicon and polysilicon gate | |
US4191603A (en) | Making semiconductor structure with improved phosphosilicate glass isolation | |
US4755482A (en) | Making semiconductor device on insulating substrate by forming conductive layers on both major surfaces | |
JP3039978B2 (ja) | 集積misfetデバイス中に電界分離構造及びゲート構造を形成する方法 | |
KR970002428B1 (ko) | 반도체소자 제조방법 | |
US6316804B1 (en) | Oxygen implant self-aligned, floating gate and isolation structure | |
KR100244272B1 (ko) | 반도체소자의 격리막 형성방법 | |
US5620911A (en) | Method for fabricating a metal field effect transistor having a recessed gate | |
KR960004087B1 (ko) | 자기 정렬된 실리사이드에 의한 콘택트홀 형성 방법 | |
KR100422819B1 (ko) | 반도체 장치 제조 방법 | |
KR100347149B1 (ko) | 반도체 장치 제조방법 | |
KR970011502B1 (ko) | 다결정실리콘 박막트랜지스터의 제조방법 | |
JP2820263B2 (ja) | 半導体素子の製造方法 | |
KR970006208B1 (ko) | 반도체 소자의 제조방법 | |
KR100267770B1 (ko) | 반도체소자의산화막형성방법 | |
KR0166845B1 (ko) | 반도체 소자의 제조방법 | |
KR100265832B1 (ko) | 반도체장치의자기정렬콘택홀형성방법 | |
KR100306879B1 (ko) | 폴리실리콘 배선 형성방법 | |
KR100317332B1 (ko) | 반도체소자의 제조방법 | |
KR0158619B1 (ko) | 반도체 소자의 필드 산화막 제조방법 | |
KR100237021B1 (ko) | 반도체 소자의 캐패시터 하부 전극 형성방법 | |
KR100338095B1 (ko) | 반도체소자의콘택홀형성방법 | |
KR100259068B1 (ko) | Soi 구조 모스패트 제조방법 | |
KR950013791B1 (ko) | 매립 형태의 콘택 위에 게이트전극 형성방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20050221 Year of fee payment: 9 |
|
LAPS | Lapse due to unpaid annual fee |