KR960004087B1 - 자기 정렬된 실리사이드에 의한 콘택트홀 형성 방법 - Google Patents
자기 정렬된 실리사이드에 의한 콘택트홀 형성 방법 Download PDFInfo
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Abstract
내용 없음.
Description
제 1 도는 반도체 소자의 상면도.
제 2 도는 종래의 반도체 소자 콘택트 홀 단면도.
제 3 도는 본 발명에 따른 반도체 소자 콘택트 홀 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
11: 활성 영역, 21,31 : 반도체 기판,
12,22,32 : 게이트 전극, 13 : 콘택트 홀,
23,33 : 소오스 및 드레인 영역, 24,34 : 스페이서 산화막,
25,35 : 실리사이드, 26,36 : 전이 금속 산화막,
27,37 : 제 1 절연 산화막, 28,38 : 제 2 절연 산화막,
39 : 폴리실리콘, 40 : 질화막,
41 : 감광막, 42 : 산화막,
29,43 : 메탈 도전체, 22',32' : 게이트 산화막.
본 발명은 반도체 소자의 콘택트 홀 형성 방법에 관한 것으로 특히 자기 정렬된 실리사이드에 의한 콘택트 홀 형성 방법에 관한 것이다.
종래의 콘택트 홀 형성 방법은 제 1 도의 A-B를 절단한 단면도(제2도)를 통하여 상세히 설명하면, 도면에서 21은 반도체 기판, 22는 게이트 전극, 23은 소오스 및 드레인 영역, 24은 스페이서 산화막, 25는 실리사이드, 26은 전이 금속 산화막, 27은 제 1 절연 산화막, 28은 제 2 절연 산화막, 29는 메탈 도전체를 각각 나타낸다.
먼저, 반도체 기판(21)상에 게이트 전극(22)을 형성하고, 제 1 불순물의 이온 주입으로 소오스 및 드레인이 N-영역(23)을 형성하고, 상기 게이트 전극(22) 측면에 스페이서용 산화막(24)을 형성하고, 제 2 불순물 이온 주입으로 소오스 및 드레인의 N+영역(23)을 형성하고, 전이 금속막을 상기 반도체 기판(21) 전체에 증착한 후에 고온 열처리하여 반도체 기판(21)과 게이트 전극(22) 상부에 실리사이드(25)를 형성하고, 상기 스페이서용 산화막(24) 상에 전이 금속 산화막(26)을 증착하고, 제 1 절연용 산화막(27)과 제 2 절연용 산화막(28)을 증착한 후에 사진 식각법으로 콘택트 홀을 형성한 후 전체적으로 메탈 도전체(29)를 증착하여 상기 소오스 및 드레인 영역(23)에 접속시킨다.
상기 종래와 같은 콘택트 홀 형성 방법은 여러 단계의 열공정을 거치면서 반도체 기판의 뒤틀림과 같은 변형으로 인하여 사진식각 작업시 정렬이 불안정하게 되고 메탈 도전체와 소오스 및 드레인 영역의 접속 불량이 발생하는 문제점이 있었다.
상기 같은 문제점을 해결하기 위하여 강구된 본 발명은 반도체 기판의 변형에 형향을 받지 않고 자기 정렬 방식으로 메탈 콘택트 홀을 형성하여 도전체와 소오스 및 드레인의 접속 불량을 제거하는 메탈 콘택트홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 기판에 게이트 전극을 형성하고 제 1 불순물 이온 주입으로 소오스 및 드레인의 N-영역을 형성하고, 상기 게이트 전극 측면에 스페이서용 산화막을 형성하고 제 2 불순물 이온 주입으로 소오스 및 드레인의 N+영역을 형성하는 제 1 단계, 상기 제 1 단계 후에 전이 금속막을 반도체 기판 전체에 증착한 후에 고온 열처리하여 반도체 기판과 게이트 전극 상부에 실리사이드를 형성하고 스페이서용 산화막 상에 전이 금속 산화막을 증착하는 제 2 단계, 상기 제 2 단계 후에 실리사이드와 전이 금속 산화막 상부에 제 1 절연용 산화막과 제 2 절연용 산화막을 증착하는 제 3 단계, 상기 제 3 단계 후에 제 2 절연용 산화막 상부에 폴리실리콘과 질화막을 순차적으로 증착하고 상기 질화막 상부에 감광막을 도포하고 평탄화시킨 후에 에치백을 실시하여 필요 부분만을 남기는 제 4 단계, 상기 제 4 단계 후에 감광막을 제거하여 노출된 영역의 질화막을 제거한 후에 남아 있는 감광막을 모두 제거하고 질화막이 도포되지 않은 폴리실리콘 영역을 산화시켜 산화막을 형성하는 제 5 단계, 상기 제 5 단계 후에 산화막을 식각 정지층으로 하여 홈속의 질화막과 폴리실리콘을 식각한 후에 산화막과 홈속의 제 1 절연성 산화막 및 제 2 절연용 산화막을 식각한 후에 메탈 도전체를 형성하는 제 6 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 실시예를 상세히 설명한다.
제 3 도는 본 발명의 일실시예를 나타낸 것으로 도면에서, 31은 반도체 기판, 32은 게이트 전극, 33은 소오스 및 드레인 영역, 34은 스페이서 산화막, 35는 실리사이드 ,36은 전이 금속 산화막, 37은 제 1 절연 산화막, 38은 제 2 절연 산화막, 39은 폴리실리콘, 40은 질화막, 41은 감광막, 42은 산화막, 43은 메탈 도전체를 각각 나타낸다.
제 3 도의 (a)도는 반도체 기판(31)상에 게이트 전극(32)을 형성하고, 제 1 불순물 이온 주입으로 소오스 및 드레인의 N-영역을 형성하고, 상기 게이트 전극(32) 측면에 스페이서용 산화막(34)을 형성하고, 제 2 불순물 이온 주입으로 소오스 및 드레인의 N+영역(33)을 형성한 상태의 단면도이다.
제 3 도의 (b)도는 전이 금속막을 상기 반도체 기판(31) 전체에 증착한 후에 고온 열처리하여 반도체 기판(31)과 게이트 전극(32) 상부에 실리사이드(35)를 형성하고, 상기 스페이서용 산화막(34)상에 전이 금속산화막(36)을 증착한 상태의 단면도이다.
제 3 도의 (c)도는 상기 실리사이드(35)와 전이 금속 산화막(36) 상부에 제 1 절연용 산화막(37)과 제 2 절연용 산화막(36)을 증착한 상태의 단면도이다
제 3 도의 (d)도는 상기 제 2 절연용 산화막(38) 상부에 폴리실리콘(39)과 질화막(40)을 순차적으로 증착하고 상기 질화막(40) 상부에 감광막(41)을 도포하고 평탄화시킨 후에 에치백을 실시하여 필요 부분을 남긴 상태의 단면도이다.
제 3 도의 (e)도는 상기 감광막(41)을 제거하여 노출된 영역의 질화막(40)을 제거한 후에 남아 있는 감광막(41)을 모두 제거하고 질화막(40)이 도포되지 않은 폴리실리콘 영역(39)을 산화시켜 산화막(42)을 형성한 상태의 단면도이다.
제 3 도의 (f)도는 상기 산화막(42)을 식각 정지층으로 하여 홈속의 질화막(41)과 폴리실리콘(39)을 식각한 후에 산화막(42)과 홈속의 제 1 절연용 산화막(37) 및 제 2 절연용 산화막(38)을 식각한 후에 메탈 도전체를 형성한 상태의 단면도이다.
상기와 같이 이루어지는 본 발명은 소오스 및 드레인 영역의 상부에 실리사이드 구조를 갖는 MOSFET에서 메탈 도전체와 소오스 및 드레인 영역을 자기 정렬 방식으로 접속시켜 접속 불량을 근원적으로 해결하여 소자의 특성 향상 및 수율을 증가시키는 효과가 있다.
Claims (3)
- 반도체 소자의 콘택트 홀 형성 방법에 있어서, 반도체 기판(31)에 게이트 전극(32)을 형성하고 제 1 불순물 이온 주입으로 소오스 및 드레인의 N-영역(33)을 형성하고, 상기 게이트 전극 측면에 스페이서용 산화막(34)을 형성하고 제 2 불순물 이온 주입으로 소오스 및 드레인의 N+영역(33)을 형성하는 제 1 단계, 상기 제 1 단계 후에 전이 금속막을 반도체 기판 전체에 증착한 후에 고온 열처리하여 반도체 기판과 게이트 전극 상부에 실리사이드(35)를 형성하고 스페이서용 산화막 상에 전이 금속 산화막(36)을 증착하는 제 2 단계, 상기 제 2 단계 후에 실리사이드와 전이 금속 산화막 상부에 제 1 절연용 산화막(37)과 제 2 절연용 산화막(38)을 증착하는 제 3 단계, 상기 제 3 단계 후에 제 2 절연용 산화막 상부에 폴리실리콘(39)과 질화막(40)을 순차적으로 증착하고 상기 질화막 상부에 감광막(41)을 도포하고 평탄화시킨 후에 에치백을 실시하여 필요 부분만을 남기는제 4 단계, 상기 제 4 단계 후에 감광막을 제거하여 노출된 영역이 질화막을 제거한 후에 남아 있는 감광막을 모두 제거하고 질화막이 도포되지 않은 폴리실리콘 영역을 산화시켜 산화막(42)을 형성하는 제 5 단계, 상기 제 5 단계 후에 산화막을 식각 정지층으로 하여 홈속의 질화막과 폴리실리콘을 식각한후에 산화막과 홈속의 제 1 절연용 산화막 및 2 절연용 산화막을 식각한 후에 메탈 도전체(43)을 형성하는 제 6 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택트 홀 형성 방법.
- 제 1 항에 있어서, 상기 메탈 도전체가 접속되는 부위가 소오스 및 드레인 영역의 실리사이드인 것을 특징으로 하는 반도체 소자의 콘택트 홀 형성 방법.
- 제 1 항에 있어서, 상기 메탈 도전체가 상기 자기 정렬 방식에 의한 콘택트 홀을 통해서 게이트 전극과 접속되지 않는 것을 특징으로 하는 반도체 소자의 콘택트 홀 형성 방법.
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