KR100452311B1 - 반도체소자의층간절연막및그의제조방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 층간절연막은, 실리사이드막 위에 저온산화막, 고온산화막 및 BPSG막을 순차적층시킨 것으로 상기 실리사이드막과 고온산화막 사이에 저온산화막을 삽입함으로써 상기 실리사이드막에 열에 의한 영향을 주지 않고 리플로우 온도가 낮아 디자인 룰에 적합한 BPSG막과, 상기 BPSG막으로부터 나오는 보론이온과 인 이온의 소자로의 침투를 방지할 수 있는 고온산화막을 안전하게 사용할 수 있으며, 이에따라 실리사이드의 크랙 및 리프팅 발생을 크게 감소시켜 신뢰성을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 층간절연막 및 그의 제조방법
본 발명은 반도체 소자에 관한 것으로서, 특히 실리사이드를 구비하는 게이트전극층 또는 금속배선층의 층간절연막 및 그의 제조방법에 관한 것이다.
실리사이드막은 Co이나 W과 같은 고융점 금속을 폴리실리콘 위에 열처리하여형성되는 막으로, 상기 실리사이드 막을 사용하면 게이트 전극과 금속배선층의 콘택(contact)저항과 면저항을 낮추어 고속동작이 가능하다.
주로 사용되는 실리사이드막은 순도가 높고 스텝 커버리지가 좋은 WSix인데, 도 1을 참조하여 종래의 실리사이드막을 구비하는 게이트 전극과, 상기 게이트 전극을 상부구조물들과 절연하기 위한 층간절연막의 구조 및 제조방법을 개략적으로 설명하면 다음과 같다.
실리사이드막은 반도체기판(10) 위에 게이트 산화막(11)과, 폴리실리콘층(12)을 형성한 후 POCl3공정을 거쳐 상기 폴리실리콘층(12)에 불순물을 확산시키며, 이어서 상기 폴리실리콘층(12) 위에 불균일하게 분포하는 자연산화막을 제거한 후 형성된다.
상기 자연산화막은, 고유 스트레스(intrinsic stress)와, 실리사이드막 내의 오염등과 함께 상기 실리사이드막이 리프팅(lifting)되게 하는 원인으로써 HF용액에 담그는 방법을 사용하여 제거한다.
여기서 상기 실리사이드막 내의 오염을 방지하려면 장비의 기본 진공(base vacuum)을 낮게 관리해야하며, 상기 고유 스트레스를 감소시키려면 이 고유 스트레스가 실리사이드 막내의 기포나 디스로케이션(disloction)과 같은 고유 결함때문에 발생하는 것이므로 어닐링(annealing)을 실시하여 상기 폴리실리콘층 위에 도핑된 도펀트들이 상기 실리사이드막으로 침투하도록 한다.
그러나 이러한 어닐링 방법은 상기 고유결함으로 인해 생긴 스트레스를 완화시키고 폴리실리콘층 인접면에서의 결합특성을 향상시키는 반면, 어닐링이 지나지면 실리사이드막 내에 석출되는 산화막 성장으로 인한 부피팽창 때문에 크랙(crack)이 발생하거나 방지하고자 하였던 리프팅을 초래할 수 있다.
이어서 상기 폴리실리콘층(12)과 실리사이드막(13)을 동일 마스크를 적용하여 패터닝함으로써 게이트 전극을 형성한 후, 상기 게이트 전극의 측벽에 산화막으로 측벽 스페이서(14)를 형성한다. 그리고 상기 측벽 스페이서(14)가 형성된 후에는 결과물의 표면에 층간절연막으로써 HTO막(15)과 BPSG막(16)을 적층시킨다.
이때 상기 BPSG막은 리플로우(reflow) 온도가 낮기 때문에 타이트(tight) 해지는 디자인 룰에 적합하며, 상기 HTO막은 막질이 우수하여 상기 BPSG막의 보론과 인 이온이 소자내로 확산되는 것을 방지할 수 있다.
그러나 이러한 종래의 층간절연막은, 상기 HTO막이 830℃ 정도의 온도에서 형성되므로 상기 실리사이드막의 고유 스트레스를 감소시키기 위한 어닐링 후에 추가 어닐링을 실시하는 것과 같기 때문에 상기 실리사이드막 위에 충분한 산화막이 없으면 리프팅이 발생하고, 이를 방지하기 위해 상기 HTO막 대신 저온산화막을 사용하게 되면 상기 보론과 인 이온이 소자 내로 확산되는 것을 방지할 수 없는 문제점이 있었다.
따라서 본 발명의 목적은, 상기와 같은 문제점을 해결하기 위하여 상기 실리사이드막과 HTO 막 사이에 저온산화막을 삽입함으로써 상기 실리사이드막에 열에 의한 영향을 주지 않고 안전하게 HTO막 및 BPSG막을 사용할 수 있는 반도체 소자의층간절연막을 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 소자의 층간절연막을 효과적으로 제조할 수 있는 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 층간절연막은, 실리사이드막을 포함하는 반도체 소자의 전극구조에 있어서, 상기 실리사이드막 위에 저온산화막과 고온산화막 및 BPSG막이 순차적층되어 이루어진 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 소자의 층간절연막 제조방법은, 실리사이드막을 포함하는 반도체 소자의 전극구조에 있어서, 상기 실리사이드막을 덮는 저온산화막을 형성하는 공정과, 상기 저온산화막 위에 고온산화막을 형성하는 공정과, 상기 고온산화막 위에 BPSG막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
도 1 은 종래의 기술에 의한 반도체소자의 층간절연막 구조를 도시한 단면도.
도 2 는 본 발명에 의한 반도체 소자의 층간절연막 구조를 도시한 단면도.
도 3 은 본 발명에 의한 반도체 소자의 층간절연막 제조방법을 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
30 : 반도체 기판 31 : 게이트 산화막
32 : 폴리실리콘층 33 : 실리사이드막
34 : 스페이서 35 : 저온 산화막
36 : 고온 산화막 37 : BPSG막
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
본 발명의 반도체 소자의 층간절연막에서는, 도 2 에 도시한 바와 같이 실리사이드막(33)과 HTO와 같은 고온산화막(36) 사이에 저온산화막(35)을 삽입하여 상기한 바와 같이 리플로우 온도가 낮아 디자인 룰에 적합한 BPSG막(37)과, 상기 BPSG막(37)으로부터 보론과 인 이온이 소자내로 침투하는 것을 방지할 수 있는 고온산화막(36)을 하부 실리사이드막(33)의 손상없이 사용할 수 있도록 한다.
상기 저온산화막(35)과 고온산화막(36) 및 BPSG막(37)으로 이루어진 층간절연막을 구비하는 반도체 소자의 제조방법을 살펴보면, 먼저 도 3 a 에 도시한 바와같이 반도체 기판(30) 위에 게이트 산화막(31)을 열성장시키고, 그 위에 폴리실리콘층(32)을 증착시킨 후 POCl3액체 소스를 이용하여 상기 폴리실리콘층(32) 내에 불순물을 확산시킨다. 이어서 상기 불순물이 확산된 폴리실리콘층(32) 위에 W를 이용하여 실리사이드(WSix)막(33)을 형성한다.
도 3 b 에서는 상기 실리사이드막(33) 위에 포토레지스트 패턴을 형성한 후 이를 마스크로 적용하여 상기 실리사이드막(33)과 폴리실리콘층(32)을 순차식각하여 게이트 전극을 형성하고 상기 포토레지스트 패턴을 제거하며, 이어서 게이트 전극이 형성된 결과물 표면에 산화막을 열성장시킨 후 에치백 하여 상기 게이트 전극 측벽에 스페이서(34)를 형성하고, n+ 또는 p+ 이온을 상기 게이트 전극에 선택적으로 이온주입한다.
도 3 c 에서는 상기 결과물의 표면에 저온 산화막(35)을 형성한다. 상기 저온산화막(35)은 예를들면 350℃ 정도의 온도에서 300Å-500Å 정도의 두께를 갖도록 플라즈마 CVD(Chemical Vapor Deposition)법으로 형성한다. 이어서, 상기 저온산화막(35) 위에 800℃ 정도의 온도에서 상기 저온산화막(35)과의 두께합이 1300Å을 넘도록 형성한 후 상기 고온산화막(36) 위에 다시 리플로우 온도가 낮은 BPSG막(37)을 형성한다.
이상에서와 같이 본 발명에 의하면, 상기 실리사이드막과 고온산화막 사이에 저온산화막을 삽입함으로써 상기 실리사이드막에 열에 의한 영향을 주지 않고 리플로우 온도가 낮아 디자인 룰에 적합한 BPSG막과, 상기 BPSG막으로부터 나오는 보론이온과 인 이온의 소자로의 침투를 방지할 수 있는 고온산화막을 안전하게 사용할 수 있으며, 이에따라 실리사이드의 크랙 및 리프팅 발생을 크게 감소시켜 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (8)

  1. 실리사이드막을 포함하는 반도체 소자의 전극구조에 있어서, 상기 실리사이드막 위에 일정온도에서 형성된 저온산화막, 상기 저온산화막 보다 높은 온도에서 형성된 고온산화막 및 BPSG막이 순차적층되어 이루어진 것을 특징으로 하는 반도체 소자의 층간절연막.
  2. 제 1 항에 있어서, 상기 저온산화막의 두께는 300-500Å 정도임을 특징으로 하는 반도체 소자의 층간절연막.
  3. 제1항에 있어서, 상기 일정 온도는 350℃ 정도의 온도임을 특징으로 하는 반도체 소자의 층간절연막.
  4. 제 1 항에 있어서, 상기 저온산화막과 고온산화막의 총두께는 1300Å 보다 큰 것을 특징으로 하는 반도체 소자의 층간절연막.
  5. 실리사이드막을 포함하는 반도체 소자의 전극구조에 있어서, 상기 실리사이드막을 덮도록 일정 온도에서 저온산화막을 형성하는 공정과, 상기 저온산화막 위에 상기 일정 온도 보다 높은 온도에서 고온산화막을 형성하는 공정과, 상기 고온산화막 위에 BPSG막을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는반도체 소자의 층간절연막.
  6. 제 5 항에 있어서, 상기 저온산화막은 350℃ 정도의 온도에서 플라즈마 CVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막.
  7. 제 5 항에 있어서, 상기 저온산화막은 300-500Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막.
  8. 제 5 항에 있어서, 상기 고온산화막은 저온산화막과의 총두께가 1300Å이 넘도록 형성하는 것을 특징으로 하는 반도체 소자의 층간절연막.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62165365A (ja) * 1986-01-17 1987-07-21 Nec Corp 半導体装置
US4935380A (en) * 1987-08-04 1990-06-19 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing semiconductor device
KR940016880A (ko) * 1992-12-30 1994-07-25 김주용 자기정렬된 실리사이드에 의한 콘택트홀 형성 방법
KR970003461A (ko) * 1995-06-12 1997-01-28 김주용 반도체 소자의 콘택홀 형성방법
KR970018139A (ko) * 1995-09-07 1997-04-30 김광호 평탄성이 양호한 반도체 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62165365A (ja) * 1986-01-17 1987-07-21 Nec Corp 半導体装置
US4935380A (en) * 1987-08-04 1990-06-19 Mitsubishi Denki Kabushiki Kaisha Method for manufacturing semiconductor device
KR940016880A (ko) * 1992-12-30 1994-07-25 김주용 자기정렬된 실리사이드에 의한 콘택트홀 형성 방법
KR970003461A (ko) * 1995-06-12 1997-01-28 김주용 반도체 소자의 콘택홀 형성방법
KR970018139A (ko) * 1995-09-07 1997-04-30 김광호 평탄성이 양호한 반도체 메모리 장치

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