KR100255166B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트 전극 형성 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
게이트 전극에 불순물을 도핑하는 방법으로써 POCl3가스와 산소를 주입하여 열적 반응에 의해 인을 침투시키는 도핑 방법을 사용하는 경우, 게이트 전극의 저항을 균일하게 제어하기 어렵고 소자의 신뢰성이 저하되며, 산소와 POCl3가스의 부반응의 결과로 발생하는 불필요한 산화막으로 인해 폴리실리콘막이 손실되는 문제를 해결하기 위함.
3. 발명의 해결 방법의 요지
상기한 문제의 해결을 위해 폴리실리콘막 상부에 PSG막을 형성하고 불순물을 주입한 후 어닐링하는 방법으로 폴리실리콘막에 불순물을 도핑하므로써 균일한 저항 값을 갖는 게이트 전극을 형성할 수 있음.

Description

반도체 소자의 게이트 전극 형성 방법
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
종래에는 게이트 전극을 형성하기 위해 폴리실리콘막의 도핑 방식으로써, POCl3가스와 산소를 주입하고, 이들의 열적 반응에 의해 불순물인 인을 폴리실리콘막 내로 침투시키는 방식을 사용하였다. 이러한 불순물 도핑 방식에 의한 게이트 전극 형성 방법을 제1도를 참조하여 설명하면 다음과 같다.
제1도는 종래의 게이트 전극 형성시 POCl3가스와 산소를 이용하여 불순물을 주입한 후 폴리실리콘막의 두께 변화를 도시한 소자의 단면도이다.
먼저 기판(11) 상부에 게이트 산화막(12)을 형성하고 그 상부에 폴리실리콘막(13)을 형성한다. 이후 폴리실리콘막(13)에 불순물을 도핑하기 위해 POCl3가스와 산소를 폴리실리콘막 내로 주입한다. 이때 POCl3가스와 산소의 열적 반응에 의해 불순물인 인을 폴리실리콘막(13) 내로 침투시키면 POCl3가스와 산소의 부반응으로 인한 불필요한 산화막(SiO2; 14)이 성장하게 된다. 이러한 불필요한(SiO2; 14)으로 인해 초기에 h의 두께를 갖는 폴리실리콘막(13)이 도핑 공정 후 h1의 두께를 갖게 되어 결국 약 200∼300Å의 두께 손실이 발생하게 된다. 이로 인해 실제 막의 저항 값이 높아져 신뢰성이 낮아지게 된다.
즉, 이와 같은 불순물 도핑 방법을 사용하는 경우에는 확산로에서 반응가스등의 반응에 의하여 도핑이 이루어지게 되므로 웨이퍼 전반에 걸쳐 균일한 저항을 제어하기가 어렵게 된다. 또한, 확산로 분위기가 약간만 변하거나 장비 결함이 발생되면 한 웨이퍼 내에서 저항 값들이 많은 차이를 보여 소자의 신뢰성이 저하되게 된다. 뿐만 아니라, 불순물 도핑시 사용되는 POCl3가스의 부반응에 의해 폴리실리콘 상부에 불필요한 산화막이 성장하게 된다. 이에 대한 화학식은 다음과 같다.
4POCl3+ 3O2→ 2P2O2+ 6Cl2
2P2O5+ 5Si → 4P + 5SiO2
여기에서 결과적으로 발생되는 P는 폴리실리콘막에 주입되는 불순물이며 SiO2는 불필요한 산화막을 나타낸다. 이러한 불필요한 산화막으로 인해 폴리실리콘막이 손실되며 결국 실제 막의 저항 값이 높아지게 되어 소자의 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명은 게이트 전극으로 사용되는 폴리실리콘막 상부에 인이 함유된 PSG막을 성장시켜, 후속 불순물 주입시 폴리실리콘막에 가해지는 손상 등을 방지하고 후속 어닐 공정시 인이 하부 폴리실리콘막에서 고루 확산될 수 있도록 한 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 게이트 산화막이 형성된 기판 상부에 폴리실리콘막을 형성하는 단계와; 상기 폴리실리콘막 상부에 PSG막을 형성하는 단계와, 불순물 이온을 주입하고 어닐링 공정을 실시하는 단계와, 세정공정으로 상기 PSG막을 제거하는 단계와, 상기 폴리실리콘막 및 게이트 산화막을 패터닝하는 단계로 이루어진 것을 특징으로 한다.
제1도는 종래의 게이트 전극 형성시 POCl3가스와 산소를 이용하여 불순물을 주입한 후 폴리실리콘막의 두께 변화를 도시한 소자의 단면도.
제2(a)도 내지 제2(c)도는 본 발명에 따른 게이트 전극 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
21 : 기판 22 : 게이트 산화막
23 : 폴리실리콘막 25 : PSG막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2(a)도 내지 제2(c)도는 본 발명에 따른 게이트 전극 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
제2(a)도에 도시된 바와 같이 먼저 기판(21) 상부에 게이트 산화막(22)을 성장시키고, 게이트 산화막(22) 상부에 폴리실리콘막(23)을 형성한다. 이후 폴리실리콘막(23)상에 PSG막(25)을 증착한 후, 불순물을 주입하고 불활성 가스 분위기에서 20분간 어닐링을 실시한다. 여기에서, 폴리실리콘막(23)은 3000Å 정도의 두께로 형성하며 PSG막(25)은 저압증착장비(LPCVD)를 이용하여 500Å 정도의 두께로 한다. 또한 불순물로는 60KeV로 4×1015/cm2양의 인을 주입하고 어닐링 시에는 29± 2Ω/□의 저항이 유지되도록 하는 것에 유의해야 한다.
제2(b)도는 황산 세정, 불산 세정, 염산 세정의 3 단계의 세정 과정을 통해 PSG막(25)을 제거한 상태를 나타내는 소자의 단면도이다.
제2(c)도는 포토레지스트 패턴을 이용한 노광 및 식각 공정으로 폴리실리콘막(23) 및 게이트 산화막(22)을 순차적으로 식각하여 게이트 전극을 패터닝한 상태를 나타낸다.
상술한 바와 같이 본 발명에 의하면 기존의 도핑 방식보다 균일한 저항을 원활하게 제어할 수 있으며 확산로 분위기가 변하거나 장비결함이 발생하더라도 균일한 저항을 갖는 게이트 전극을 형성할 수 있고 도핑시 발생되는 부반응에 의한 폴리실리콘막의 산화로 인한 폴리실리콘막의 손실을 해결하므로써 소자의 신뢰성을 향상시킬 수 있는 탁월한 효과가 있다.

Claims (5)

  1. 게이트 산화막이 형성된 기판 상부에 폴리실리콘막을 형성하는 단계와, 상기 폴리실리콘막 상부에 PSG막을 형성하는 단계와, 불순물 이온을 주입하고 어닐링 공정을 실시하는 단계와, 세정공정으로 상기 PSG막을 제거하는 단계와, 상기 폴리실리콘막 및 게이트 산화막을 패터닝하는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제1항에 있어서, 상기 PSG막은 저압 증착기를 이용하여 500Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제1항에 있어서, 상기 불순물 이온으로는 60KeV로 4×1015/cm2의 양의 인을 주입하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제1항에 있어서, 상기 어닐링 공정은 불활성 가스 분위기에서 20분간 실시되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  5. 제1항에 있어서, 상기 세정 과정은 황산세정, 불산세정 및 염산세정의 3단계로 실시되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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