JPH04142777A - ゲート電極又は配線の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、多結晶シリコン膜に不純物を拡散させること
によって形成するゲート電極又は配線の形成方法に関す
る。

〔従来の技術〕

従来、多結晶シリコンに不純物をドープすることにより
ゲート電極又は配線を形成するこれらの形成方法が広く
採用されており、このうちゲート電極の形成方法の一例
を以下に説明する。

すなわち、第４図（ａ）に示すように、シリコン基板１
上に薄いシリコン酸化膜２を形成し、その上面に多結晶
シリコン膜３を設ける。そして、この多結晶シリコン膜
３上に、ＰＯ（１，、ＰＨ，等のガスを用いて、不純物
拡散源、すなわちリンガラス層（ＰＳＧ）４を形成し、
または形成しながら、８５０°Ｃ〜９５０°Ｃの温度で
熱処理する。そして、多結晶シリコン膜３中にリンネ鈍
物を拡散させることにより、この多結晶シリコン膜３を
低抵抗化する。なお、リンガラス層４はこの熱処理が終
了した後、除去する。

次に、同図（ロ）に示すように、この多結晶シリコン膜
３の所定の上面をフォトレジスト５で被覆してドライエ
ツチングを行い、同図（Ｃ）のように、ゲート電極Ｇを
形成するためのパターニングを行う。

そして、同図（ｄ）に示すように、フォトレジスト５を
除去した後は、この半導体装置をアンモニア過酸化水素
水で洗浄し、最後に同図（ｅ）に示すように°、９５０
°Ｃ程度の温度でドライ酸化（後酸化）を行うことによ
り、ドライエツチング時のダメージ及び中性トラップの
回復を行う。

〔発明が解決しようとする課題） しかしながら、このような従来の形成方法では、多結晶
シリコン膜のドライエツチングを、当該多結晶シリコン
膜中へ不純物を充分拡散した後に行っているために、次
のような各種課題が生していた。

■　多結晶シリコン膜の電気抵抗を下げる為に、リンネ
鈍物を多量に拡散させると、不純物が下地シリコン酸化
膜との界面に偏析する。これを塩素系ガスを用いてエツ
チングすると、不純物が多量に拡散した多結晶シリコン
膜はどエッチレートが高くなるために、ドライエツチン
グ時に多結晶シリコン膜の下地との界面に第４図（Ｃ）
のようなアンダーカットＸが入り易い。

■　さらに、エツチング後のゲート電極Ｇの側面は、垂
直状或いは逆テーパ状になりやすく、あわせて、ゲート
電極Ｇの角部Ｙはシリコンが酸化され難いために、後酸
化を行うと酸化されない角部が同図（ｅ）に示すように
突起状に残存する。

そのため、第５図のようにこの突起部と後の工程で形成
される上層の配線層Ｗとの間でリーク電流が増える可能
性があり、また上層にＣＶＤ法等により膜を堆積させる
とき、この突起によって段差が厳しくなる。

■　また、この従来方法によっては、リンネ鈍物が多結
晶シリコン内に拡散した状態で、さらに後酸化工程にお
いて加熱されるために、リンネ鈍物がシリコン酸化膜２
を透過し、シリコン基板のチャネル部の不純物濃度を変
えてしまうおそれがある。

そして、これらの理由により、同工程により製造される
半導体の歩留りが悪化していた。

そこで、本発明は、以上のような課題を考慮してなされ
たものであって、本発明の目的は、ゲート電極を形成す
る際、ゲート電極のアンダーカットを生じ難く、また後
酸化した際に多結晶シリコンの角部が突起状にならず、
さらにチャネル部の不純物濃度に影響を与えることを防
止することにより、歩留りが良好なゲート電極の形成方
法を提案することにある。

〔課題を解決するための手段］ この発明は、多結晶シリコン膜を堆積した後、該多結晶
シリコン膜上に不純物拡散源を形成する工程と、前記多
結晶シリコン膜をゲート電極又は配線にパターニングす
る工程と、次いで当該パタニングされた多結晶シリコン
を熱処理して前記不純物拡散源から不純物を拡散し、当
該多結晶シリコン膜を低抵抗化する工程と、を有するゲ
ート電極又は配線の形成方法を提案することにより前記
問題点を解決している。

また、前記不純物拡散源を形成後、前記多結晶シリコン
膜のパターニング前に短時間の熱処理を行うことにより
、主として多結晶シリコン膜の表面層部分に前記不純物
拡散源から不純物を拡散させる工程を、上記形成方法に
加重することもできる。

〔作用〕

請求項（１）に記載した発明の方法によれば、リンネ鈍
物を多結晶シリコンのパターニング前に拡散させないた
めに、パターニング時に下地°のシリコン酸化膜との界
面に不純物が偏析することはない。

従って、同部分のエッチレートが高くなることはないた
めに、ゲート電極又は配線のアンダーカットを防止する
ことができる。

特に、パターニング時には、リンネ鈍物拡散源が多結晶
シリコン上部に存在しているために、フォトレジストと
の界面、すなわち多結晶シリコン上部の角部のエッチレ
ートが大きくなる。従って、同部分の角が緩やかになる
ために、その後、後酸化を行った場合もゲート電極の角
部が突起状になることはない。

また、不純物は、パターニングされた後の熱処理により
初めて多結晶シリコン内に拡散するために、このときの
熱処理を後酸化工程により同時に行えば拡散がゲート酸
化膜を突き抜けて拡散することなく、この不純物がチャ
ネル部の不純物濃度に影響を与えることはない。

さらに、請求項（２）に記載した発明の方法では、パタ
ーニング前に熱処理を加え、不純物を多結晶シリコン膜
の表面層部分に拡散させることにより、不純物が表面か
ら下方に向かって徐々に薄くなる濃度勾配をつけるため
に、パターニング後、ゲート電極又は配線の側面をテー
パ状にすることができる。

〔実施例〕

本発明の実施例を、第１図に基づいて説明する。

本実施例は、ＭＯ３形ＦＥＴのゲート電極の形成方法を
示したものである。

同図（ａ）に示すように、半導体基板１上に、１６０〜
２００人の薄さでシリコン酸化膜２を形成し、その上面
にＬＰＣＶＤ法により多結晶シリコン膜３を４５００人
程度０厚さに堆積する。そして、さらにこのシリコン基
板１を炉中に入れ、７５０°Ｃの温度雰囲気で且つ流量
比がＰＯＣｊ２：Ｏ□＝１：３８となる雰囲気ガスの下
でリンドープを行い、上記多結晶シリコン膜３の上面に
リンネ鈍物の拡散源たる、リンガラス層４を形成する。

この後、炉内の温度を５分程度の短時間で８５０〜９０
０°Ｃの温度（リンのシリコン内部への拡散が生じる温
度）程度に昇温させ、さらにこの温度を５分間維持した
後に、５分程度の短時間で降温させて炉内から取り出す
。従って、この状態においては、リンガラス層４中のリ
ンの一部が多結晶シリコン膜３内に拡散した状態となっ
ており、第２図に示すように、多結晶シリコン層３内に
は表面層部分から下側へ徐々に薄くなる濃度勾配が形成
される。すなわち、このようにリンが多結晶シリコン膜
３全体に拡散しない程度であれば、エンチング工程前に
短時間、熱処理を行ってもよい。

次に、同図俣）に示すように、フォトレジスト技術によ
りパターニングしたレジスト５をマスクとしてドライエ
ツチングを行う。なお、このドライエツチングはりアク
ティブイオンエツチング（ＲＩＥ）法、又はＥＣＲ法に
より行い、リンガラス層４上層に形成されるシリコン酸
化膜のエツチングには、例えばＳＦ、＋Ｆ１１５等の混
合エツチングガスを用い、その下層の多結晶シリコン膜
３は塩素系エツチングガス、例えばＣＣＸ２゜Ｈ（４等
を用いて異方性エツチングする。

そして、同図（Ｃ）のように、エツチング後はレジスト
５の下層の多結晶シリコン膜３のみが残存して、この部
分がゲート電極Ｇとなる。

ここで、塩素系エツチングガスによるエッチレートはｎ
彫工鈍物濃度に対して第３図に示すエッチレート特性を
有する。従って、前記したように、上面から下に行くほ
どリン濃度が低くなっている多結晶シリコン膜３は、側
面が順テーパ状にエツチングされ、ゲート電極Ｇの上部
の角部Ｙは、同図（Ｃ）に示すように、角が緩やかにな
る。そして、ゲート電極Ｇ上のレジスト５をエツチング
して除去して、同図（ｄ）に示すように、ゲート電極Ｇ
の表面を露出した状態とする。

この状態において、このシリコン基板１をドライ酸化炉
に入れ、９５０°Ｃ程度の温度雰囲気で、ゲート電極Ｇ
の表面を酸化させ、同図（ｅ）に示すように、その周囲
に後酸化膜６を形成する。このとき、ゲート電掘Ｇの角
部Ｙでは酸化速度が遅くなるが、この角部Ｙは上記工程
によって既に角が緩やかになっているために、突起状に
残存することはない。

また同時に、この加熱温度が不純物の拡散温度を超える
ために、ゲート電極Ｇ内のリンは上部表面から内部に拡
散してゲート電極Ｇは均一な導電体になる。

従って、この製造方法によっては、多結晶シリコン膜３
のエツチング時にリンが多結晶シリコン膜３の下層に蓄
積することはないために、アンダーカットが生しること
ない。

また、ゲート電極Ｇの角部Ｙが突起状に残存することは
ないために、突起部と後の工程で形成される上層の配線
層との間でリーク電流を増加させるおそれを無くすこと
ができ、また上層にＣＶＤ法等により膜を堆積させる際
にも、この部分の段差が厳しくなることを防止すること
ができる。

また、本実施例のようにエツチング前の短時間加熱によ
り不純物の一部拡散を行う製造方法によっては、形成さ
れたゲート電極は上方に断面積が小さくなる形状を有す
ることになり、もってシリコン基板との段差を緩和して
、後に形成する配線のステップカバレッジ（被覆性）を
向上させることができる。

さらに本実施例では、不純物を拡散させる熱処理を後酸
化と同一の工程で行うこともできるために、生産効率を
向上させるという効果も有する。

但し、熱処理は必ずしも後酸化工程により行う必要はな
く、後酸化工程よりも低い温度、例えば８００°Ｃ＋α
程度で熱処理してもよい。

なお、本実施例では、リンガラス層４の形成直後に短時
間加熱してリンの拡散を行っているが、必ずしも同工程
は必要ではなく、その場合は後酸化工程で行われる加熱
によってシート抵抗がどの様に変化するかを把握してお
けば良い。

また、本実施例では、ゲート電極の形成工程を例にとっ
て説明したが、同様に多結晶シリコンに不純物を導入し
てなる配線も、上記した工程に基づいて製造することが
できる。

〔発明の効果］ 以上説明したように、請求項（１）に記載した方法によ
っては、多結晶シリコン膜内にリンを拡散させないで同
腹のパターニングを行うために、ゲート電極又は配線の
アンダーカットを生じ難くすることができ、さらに後酸
化した際に多結晶シリコンの角部が突起状にならず後に
形成される配線層のステップカバレッジを向上させるこ
とができ、さらに、シリコン基板のチャネル部の不純物
濃度に影響を与えることはないために、半導体装置の歩
留りを良好なものとすることができる。

また、請求項（２）に記載した方法によっては、パター
ニングする前に、不純物を表面層部分から下側に徐々に
薄くなる濃度勾配を付けて拡散させることができるため
に、パターニングした際、ゲート電極又は配線の側面を
テーパ状として半導体基板との段差を小さくするために
、この上側に上層配線等を施す場合も、そのステップカ
バレッジをさらに向上させることができる。

【図面の簡単な説明】

第１図は本発明のゲート電極形成方法の一実施例を示す
説明図、第２図はリンとエツチングレートの特性を示す
グラフ、第３図はリンの濃度勾配を示すグラフ、第４図
及び第５図は従来のゲート電極形成方法の説明図、であ
る。 １・・・シリコン基板、２・・・シリコン酸化膜、３・
・・多結晶シリコン膜、４・・・リンガラス層（不純物
拡散源）、５・・・レジスト、６・・・後酸化膜、Ｇ・
・・ゲート電極 第 図 第 図 ３４ム晶ジｊコノ耳費シ・）ン゛不舌中、物；東か１１
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Claims (2)

【特許請求の範囲】
1. （１）半導体基板上に絶縁膜を介して設けられた多結晶
   シリコン膜をエッチングしてゲート電極又は配線を形成
   する方法において、 前記多結晶シリコン膜を堆積した後、該多結晶シリコン
   膜上に不純物拡散源を形成する工程と、前記多結晶シリ
   コン膜をゲート電極又は配線にパターニングする工程と
   、次いで当該パターニングされた多結晶シリコンを熱処
   理して前記不純物拡散源から不純物を拡散し、当該多結
   晶シリコン膜を低抵抗化する工程と、を有することを特
   徴とするゲート電極又は配線の形成方法。
2. （２）前記不純物拡散源を形成後、前記多結晶シリコン
   膜のパターニング前に短時間の熱処理を行うことにより
   、主として多結晶シリコン膜の表面層部分に前記不純物
   拡散源から不純物を拡散させる工程を有することを特徴
   とする請求項（１）記載のゲート電極又は配線の形成方
   法。