KR100251990B1 - 반도체 장치의 게이트 전극 형성방법 - Google Patents

반도체 장치의 게이트 전극 형성방법 Download PDF

Info

Publication number
KR100251990B1
KR100251990B1 KR1019960076293A KR19960076293A KR100251990B1 KR 100251990 B1 KR100251990 B1 KR 100251990B1 KR 1019960076293 A KR1019960076293 A KR 1019960076293A KR 19960076293 A KR19960076293 A KR 19960076293A KR 100251990 B1 KR100251990 B1 KR 100251990B1
Authority
KR
South Korea
Prior art keywords
gate electrode
forming
polysilicon film
gate
semiconductor device
Prior art date
Application number
KR1019960076293A
Other languages
English (en)
Other versions
KR19980057023A (ko
Inventor
윤성렬
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960076293A priority Critical patent/KR100251990B1/ko
Publication of KR19980057023A publication Critical patent/KR19980057023A/ko
Application granted granted Critical
Publication of KR100251990B1 publication Critical patent/KR100251990B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 게이트 전극 형성방법에 관한 것이며, 공정을 복잡화하지 않으면서 게이트 폴리실리콘의 저항을 낮출 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다. 본 발명의 특징적인 게이트 전극 형성방법은, 반도체 기판 상에 게이트 절연막을 형성하는 단계; 470℃ 이하의 저온에서 Si2H6가스를 사용한 화학기상증착 방식으로 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 도전형 불순물을 이온주입하는 단계; 상기 폴리실리콘막을 열처리하여 고상 성장시키는 단계; 및 상기 폴리실리콘막을 패터닝하는 단계를 포함하여 이루어진다.
[색인어]
Si2H6, 폴리실리콘, 게이트 전극, 불순물, 고상성장

Description

반도체 소자의 게이트 전극 형성방법{A method for forming gate electrode is semiconductor device}
본 발명은 반도체 제조 기술에 관한 것으로,특히 반도체 소자의 게이트 전극 형성방법에 관한 것이다.
일반적으로, 게이트 전극 형성 공정은 우선, 실리콘 기판 상부에 게이트 산화막을 형성하고, 그 상부에 폴리실리콘막을 증착한 후, 폴리실리콘막에 불순물을 이온주입한다. 계속하여, 전체구조 상부에 포토레지스트를 도포하고, 이를 패터닝하여 게이트 전극 형성을 위한 포토레지스트 패턴을 형성한 다음, 포토레지스트 패턴을 식각 장벽으로 하여 폴리실리콘막 및 게이트 산화막을 차례로 선택적 식각하고, 포토레지스트 패턴을 제거한다.
상기와 같은 공정을 통해 형성된 종래의 게이트 전극은 폴리실리콘막과 하부의 게이트 산화막의 접촉 부위에서 게이트의 특성을 열화시키는 결함이 발생하여 문턱 전압을 불안정하게 하며, 폴리실리콘막의 높은 저항이 문제로 지적되고 있다.
이러한 게이트 전극의 저항을 낮추기 위해 고농도의 불순물 이온주입 후 열공정을 실시하게 되는데 이때, 발생하는 P2O5막을 제거하기 위하여 별도의 세정 공정을 필요로 하는 문제점이 있었다.
본 발명은 공정을 복잡화하지 않으면서 게이트 폴리실리콘의 저항을 낮출 수 있는 반도체 소자의 게이트 전극 형성방법을 제공하는데 그 목적이 있다.
도1a 내지 도1c는 본 발명의 일 실시예 따른 반도체 소자의 게이트 전극 형성 공정도.
* 도면의 주요부분에 대한 부호의 설명
10 : 실리콘 기판 11 : 게이트 산화막
12 : 폴리실리콘막 13 : 게이트 전극
상기의 기술적 과제를 달성하기 위한 본 발명이 특징적인 게이트 전극 형성 방법은, 반도체 기판 상에 게이트 절연막을 형성하는 단계; 470℃이하의 저온에서 Si2H6가스를 사용한 화학기상증착 방식으로 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 도전형 불순물을 이온주입하는 단계; 상기 폴리실리콘막을 열처리하여 고상 성장시키는 단계; 및 상기 폴리실리콘막을 패터닝하는 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도1a 및 도1c는 본 발명의 일 실시예에 따른 게이트 전극 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.
먼저, 도1a에 도시된 바와 같이 실리콘 기판(10) 상에 게이트 산화막(11)을 성장시키고, 그 상부에 Si2H6가스를 사용하여 폴리실리콘막(12)을 1000Å 내지 2000Å 두께로 형성한다. 이때, 470℃ 이하의 온도에서 저온 화학기상증착을 실시한다. 여기서, 저온 증착에 의해 생성되는 핵의 수를 최소화할 수 있게 된다.
다음으로, 도1b에 도시된 바와 같이 폴리실리콘막(12) 상에 고농도의 인(P)을 이온주입한다. 이때, 이온주입 에너지는 40 내지 60KeV, 불순물 도즈(dose)는 1.0×1015내지 3.0×1015#/㎠ 로 하여 실시한다.
계속하여, 폴리실리콘막(12)의 고상 성장(solid phase groeth)을 위하여 N2가스 분위기에서 열처리를 실시한다. 이때, 열처리는 560℃ 내지 650℃ 온도로 2시간 내지 5시간 정도 수행되며, 성장되는 핵은 크게는 8.7㎛까지 자라게 되는데, 이러한 큰 크기의 결정 입자는 폴리실리콘막(12)의 저항을 낮추게 된다. 이는 전하가 결정립계를 따라 이동하는데 기인한다. 또한, 결정 입자의 크기가 작으면 결정립계에 결함이 쉽게 모여들고, 또 불순물 이온주입시 계면을 최소화하기 위해 결정 입자의 크기가 클수록 유리하다.
이후, 세정 공정을 실시한다. 이때,세저은 불산(HF), 과산화 수소(H2O2) 및 순수(deionized H2O)의 혼합 용액을 사용하여 실시한다. 종래의 경우에는 열공정에 의해 P2O5막이 형성되기 때문에 이를 제거하기 위한 세정이 필요했으나, 본 발명에서는 단순히 일반적인 세정만을 실시하면 된다.
끝으로, 도1c에 도시된 바와 같이 전체구조 상부에 포토레지스트를 도포한 다음, 이를 패터닝하여 게이트 전극 형성을 위한 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각 장벽으로하여 고상 성장된 폴리실리콘막(12) 및 게이트 산화막(11)을 차례로 선택적 식각하고, 포토레지스트 패턴을 제거함으로써 게이트 전극(13)을 형성한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 게이트 산화막 상부에 저온 증착된 폴리실리콘막을 고상성장 방식으로 성장시킴으로써 높은 온도에서 게이트 산화막이 열화되는 것을 방지하며, 결정 입자의 크기가 큰 폴리실리콘막을 형성하여 게이트 전극의 저항을 낮춤으로써 전력 손실을 최소화할 수 있다. 또한, 본 발명은 게이트 산화막과 폴리실리콘막의 계면 특성을 향상시킴으로써 문턱 전압을 안정화하는 효과가 있으며, 폴리실리콘막 내의 결함이 표면의 결정립계에서 석출되는 현상을 최소화함으로써 반도체 소자의 신뢰도 및 수율의 향상을 기대할 수 있다.

Claims (5)

  1. (정정) 반도체 기판 상에 게이트 절연막을 형성하는 단계; 470℃ 이하의 저온에서 Si2H6가스를 사용한 화학기상증착 방식으로 상기 게이트 절연막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 상에 도전형 불순물을 이온주입하는 단계; 상기 폴리실리콘막을 열처리하여 고상 성장시키는 단계; 및 상기 폴리실리콘막을 패터닝하는 단계를 포함하여 이루어진 반도체 소자의 게이트 전극 형성방법.
  2. (정정) 제1항에 있어서, 상기 이온주입하는 단계에서, 1.0×1015내지 3.0×1015#/㎠ 도즈의 인(P)을 40keV 내지 60keV의 이온주입 에너지를 사용하여 이온주입하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  3. (정정) 제1항에 있어서, 상기 열처리가, N2가스 분위기에서 실시되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  4. (정정) 제1항에 있어서, 상기 폴리실리콘막을 형성하는 단계에서, 상기 폴리실리콘막이 1000Å 내지 2000Å 두께인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  5. (정정) 제3항에 있어서, 상기 열처리가, 560℃ 내지 650℃ 온도에서 2시간 내지 5시간 동안 수행되는 것을 특징응로 하는 반도체 소자의 게이트 전극 형성방법.
KR1019960076293A 1996-12-30 1996-12-30 반도체 장치의 게이트 전극 형성방법 KR100251990B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960076293A KR100251990B1 (ko) 1996-12-30 1996-12-30 반도체 장치의 게이트 전극 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960076293A KR100251990B1 (ko) 1996-12-30 1996-12-30 반도체 장치의 게이트 전극 형성방법

Publications (2)

Publication Number Publication Date
KR19980057023A KR19980057023A (ko) 1998-09-25
KR100251990B1 true KR100251990B1 (ko) 2000-05-01

Family

ID=19492152

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960076293A KR100251990B1 (ko) 1996-12-30 1996-12-30 반도체 장치의 게이트 전극 형성방법

Country Status (1)

Country Link
KR (1) KR100251990B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100293053B1 (ko) * 1999-06-08 2001-06-15 황인길 반도체 소자의 게이트 전극 제조 방법
KR100446431B1 (ko) * 2002-10-09 2004-08-30 아남반도체 주식회사 반도체 소자의 게이트 제조 방법

Also Published As

Publication number Publication date
KR19980057023A (ko) 1998-09-25

Similar Documents

Publication Publication Date Title
KR100251990B1 (ko) 반도체 장치의 게이트 전극 형성방법
JPH0521448A (ja) 半導体装置の製造方法
JPH0770481B2 (ja) シリコン半導体層の形成方法
US20080227265A1 (en) Methods for Fabricating Semiconductor Devices
KR100244272B1 (ko) 반도체소자의 격리막 형성방법
JP4200530B2 (ja) 薄膜トランジスタの製造方法
JPH05243262A (ja) 半導体装置の製造方法
JP2000164857A (ja) 半導体装置の製造方法
KR100214069B1 (ko) 반도체 장치의 전계효과트랜지스터 제조방법
KR101068150B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100522835B1 (ko) 반도체 소자의 제조 방법
JPH07273342A (ja) 薄膜トランジスタの製造方法
KR0161394B1 (ko) 반도체장치의 트랜지스터 제조방법
JP3224432B2 (ja) 半導体装置の製造方法
KR100448859B1 (ko) 반도체소자의게이트전극형성방법
JPH05121399A (ja) 半導体集積回路装置の製造方法
KR100241522B1 (ko) 반도체 소자의 박막 트랜지스터 제조방법
KR890003831B1 (ko) 디램(dram)셀의 제조방법
JPH05144730A (ja) 半導体装置の製造方法
KR100295667B1 (ko) 반도체소자의제조방법
KR100531556B1 (ko) 반도체장치제조방법
KR100217913B1 (ko) 반도체 소자의 폴리실리콘층 형성방법
KR20020092013A (ko) 반도체 소자의 제조방법
KR19980036840A (ko) 반도체 장치의 전계효과트랜지스터 제조방법
JPH07335847A (ja) 埋め込み酸化膜を有するシリコン基板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080102

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee