KR100293053B1 - 반도체 소자의 게이트 전극 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims abstract description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 23
- 229920005591 polysilicon Polymers 0.000 claims abstract description 23
- 238000010438 heat treatment Methods 0.000 claims abstract description 22
- 238000005468 ion implantation Methods 0.000 claims abstract description 21
- 239000012298 atmosphere Substances 0.000 claims abstract description 18
- 239000002019 doping agent Substances 0.000 claims abstract description 17
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 9
- 238000005121 nitriding Methods 0.000 claims abstract description 7
- 230000002265 prevention Effects 0.000 claims abstract description 6
- 238000011084 recovery Methods 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 33
- 239000010703 silicon Substances 0.000 claims description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 32
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 238000004140 cleaning Methods 0.000 claims 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052796 boron Inorganic materials 0.000 abstract description 4
- 230000008021 deposition Effects 0.000 abstract description 4
- 238000000137 annealing Methods 0.000 abstract description 3
- 230000004913 activation Effects 0.000 abstract description 2
- 230000006641 stabilisation Effects 0.000 abstract description 2
- 238000011105 stabilization Methods 0.000 abstract description 2
- 230000003213 activating effect Effects 0.000 abstract 2
- 230000006866 deterioration Effects 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000033228 biological regulation Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010494 dissociation reaction Methods 0.000 description 1
- 230000005593 dissociations Effects 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000003682 fluorination reaction Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41K—STAMPS; STAMPING OR NUMBERING APPARATUS OR DEVICES
- B41K3/00—Apparatus for stamping articles having integral means for supporting the articles to be stamped
- B41K3/36—Apparatus for stamping articles having integral means for supporting the articles to be stamped with means for deforming or punching the copy matter
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41K—STAMPS; STAMPING OR NUMBERING APPARATUS OR DEVICES
- B41K3/00—Apparatus for stamping articles having integral means for supporting the articles to be stamped
- B41K3/44—Means for handling copy matter
- B41K3/52—Means for handling copy matter for discharging
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41K—STAMPS; STAMPING OR NUMBERING APPARATUS OR DEVICES
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Abstract
반도체 소자의 미세화에 대응하여 게이트 특성이 우수할 뿐만 아니라 신뢰성 있는 극박 게이트를 제조하기 위하여, 폴리 실리콘 증착 이후, 임계 전압, 펀치 스루 방지, 채널 스톱, 웰 형성 및 폴리 도핑을 위한 이온 주입 공정을 하고, 빠른 열처리에 의해 이온 주입에 따른 손상 회복과 폴리 도핑된 도펀트를 활성화시킴으로써 공정수를 간단히 하여 공정 시간을 단축할 수 있으며, 이온 주입에 따른 손상 회복과 도펀트 활성화를 위한 어닐링을 NH3또는 NF3분위기의 빠른 열처리 공정에 의해 실시하여 이온 주입에 의한 손상 회복과 도펀트를 활성화시킴과 동시에 게이트 산화막을 질화 또는 질화 및 불화시켜 게이트 산질화막을 형성함으로써 누설 전류 및 임계 전압 안정 등의 특성을 향상시킬 수 있으며, 동시에 P모스에서의 보론 도펀트의 게이트 페너트레이션에 의한 게이트 열화를 억제시키는 극박 게이트를 형성한다.
Description
본 발명은 반도체 소자를 제조하는 공정에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 공정 중 반도체 소자의 게이트 전극을 제조하는 방법에 관한 것이다.
현재 및 장래의 반도체 산업은 서브 미크론(sub-micron)에로의 반도체 소자 사이즈의 축소화가 진행되고 있다. 그리고 이에 대응하여 반도체 소자의 구동을 위한 게이트 전극의 게이트 산화막 두께도 수십 Å이하로 얇아지고 있으며, 채널 길이도 서브 미크론 이하로 축소되고 있다.
그러나, 게이트 산화막의 두께가 얇아짐에 따라 P모스 폴리 전극으로부터 보론 도펀트(dopant)(B+)의 확산에 의해 게이트 페너트레이션(penetration)이 발생하여 전계 효과 트랜지스터(FET)의 게이트 전류 누설(leakage)을 초래한다. 또한, 게이트 산화막의 두께가 30Å정도에서는 F-N 터널(Fowler-Nordheim tunnel)에 의한 전류 누설이 발생하며, 그 이하의 두께에서는 게이트 산화막의 절연 내압 특성 저하로 직접적인 터널 현상 등이 발생한다.
이중 보론 도펀트의 확산에 의한 게이트 페너트레이션은 근본적으로 산화막 게이트에서는 피할 수 없으며, 또한 현재 수준의 반도체 소자에서는 소자 동작의 신뢰성을 저하시키는 등 치명적인 문제를 유발케 할 수도 있다.
이와 같은 극박 산화막 게이트의 단점을 보완하기 위해 최근에는 N 이온 또는 F 이온을 이온 주입한 후, 열산화함으로써 게이트 산화막을 산질화막 또는 산불화막으로 제조하는 방법이 이용되고 있다.
그러면, 도 1a와 도 1h를 참조하여 종래 게이트 산화막을 산질화막으로 형성하는 게이트 전극 제조 방법을 설명한다.
먼저 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1) 상에 선택적 산화법(local oxidation of silicon, LOCOS)이나 트렌치(shallow trench isolation, STI) 공정에 의해 필드 산화막(2)을 형성하여 반도체 소자가 형성될 활성 영역을 정의한 후, 실리콘웨이퍼(1) 상부의 희생 산화막(3)을 통해 활성 영역에 임계 전압 조절, 펀치 스루(punch through) 방지, 채널 스톱(channel stop) 형성, 웰(well) 형성 등을 위한 이온 주입(I1)을 실시한다.
그 다음 도 1b에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 N이온을 이온 주입한다. 이때, 게이트 산화막을 산불화막으로 형성하기 위해서는 F이온을 이온 주입한다.
그 다음 도 1c에 도시한 바와 같이, 실리콘웨이퍼(1)를 어닐링(annealing)(A1)하여 이온 주입 공정에 의해 손상된 활성 영역의 실리콘웨이퍼(1) 표면 손상을 회복시킨 후, 도 1d에 도시한 바와 같이 실리콘웨이퍼(1)를 세정하여 실리콘웨이퍼(1) 표면의 희생 산화막을 제거하고, 실리콘웨이퍼(1)를 퍼니스(furnace)에 장입하여 열산화한다. 그러면, 실리콘웨이퍼에 이온 주입된 N에 의해 산화 속도가 억제될 뿐만 아니라 이온 주입된 N에 의해 극박의 게이트 산질화막(4)이 형성된다.
그 다음 도 1e에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 전극 형성을 위한 폴리 실리콘(5)을 증착하고, 도 1f에 도시한 바와 같이 P형 또는 N형 도펀트를 도핑(doping)한다. 이때, 도핑은 인 시투(in-situ) 공정에 의해 폴리 실리콘을 증착과 동시에 할 수도 있으며, 폴리 증착이후 이온 주입(I2) 등 다양한 방법에 의해 실시한다.
그 다음 도 1g에 도시한 바와 같이, 실리콘웨이퍼(1)를 퍼니스에 재차 장입하여 폴리 실리콘(5)을 어닐링하여 도핑된 도펀트를 확산시킴과 동시에 활성화시킴으로써 폴리 실리콘(5)을 저저항화시킨다.
그 다음 도 1h에 도시한 바와 같이, 실리콘웨이퍼(1) 상부의 폴리 실리콘(5)과 게이트 산질화막(4)을 패터닝(patterning)함으로써 반도체 소자의 게이트 전극을 완성한다.
이와 같은 종래 반도체 소자의 게이트 전극 제조 방법에서 게이트 산화막을 산질화막 또는 산불화막으로 형성함으로써 극박 게이트 산화막에서의 문제점을 해결하였지만, 이온 주입에 따른 결함이 실리콘웨이퍼에 존재하므로 어닐링 공정에서 결함 회복이 불완전할 경우 게이트 형성 이후 게이트 전류 누설이 유발될 수 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자의 미세화에 대응하여 게이트 특성이 우수할 뿐만 아니라 신뢰성 있는 극박 게이트를 제조하는 방법을 제공하는 데 있다.
도 1a 내지 도 1h는 종래 반도체 소자의 게이트 전극을 형성하는 방법을 개략적으로 도시한 공정도이고,
도 2a 내지 도 2e는 본 발명에 따라 반도체 소자의 게이트 전극을 형성하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 실리콘웨이퍼 상에 게이트 산화막과 폴리 실리콘을 형성한 후, 임계 전압, 펀치 스루 방지, 채널 스톱, 웰 형성 및 폴리 실리콘 도핑을 위한 이온 주입 공정을 연속으로 체인 방식으로 실시하고, NH3또는 NF3분위기 빠른 열처리하여 이온 주입에 의한 손상 회복과 폴리 실리콘 도핑 도펀트를 활성화시키며, 게이트 산화막을 질화 또는 질화 및 불화시키는 것을 특징으로 한다.
상기에서 NH3또는 NF3분위기 빠른 열처리는 NH3또는 NF3분위기 1차 빠른 열처리와, N2분위기의 2차 빠른 열처리를 동일 챔버에서 인 시투 공정으로 실시하는 것이 바람직하다.
상기 NH3또는 NF3분위기 1차 빠른 열처리는 900℃ 내지 950℃ 온도, 700Torr 내지 760Torr 압력에서 5초 내지 20초 동안 실시하며, 상기 N2분위기의 2차 빠른 열처리는 950℃ 내지 1100℃ 온도, 700Torr 내지 780Torr 압력에서 5초 내지 50초 동안 실시하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2e는 본 발명에 따라 반도체 소자의 게이트 전극을 형성하는 방법을 개략적으로 도시한 공정도이다.
먼저 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11) 상에 선택적 산화법이나 트렌치 공정에 의해 필드 산화막(12)을 형성하여 반도체 소자가 형성될 활성 영역을 정의한 후, 실리콘웨이퍼(11)를 세정하여 활성 영역 실리콘웨이퍼 상부의 희생 산화막을 제거하여 실리콘웨이퍼 표면이 드러나도록 한다. 그리고, 실리콘웨이퍼(11)를 퍼니스에 장입하여 열산화함으로써 활성 영역 실리콘웨이퍼 상부에 게이트 산화막(13)을 성장시킨다.
그 다음 도 2b에 도시한 바와 같이, 필드 산화막(12)에 의해 활성 영역이 정의된 실리콘웨이퍼(11) 전면, 즉 게이트 산화막(13) 상부에 폴리 전극 형성을 위한 폴리 실리콘(14)을 증착한다.
그 다음 도 2c에 도시한 바와 같이, 폴리 실리콘(14) 상부로 임계 전압 조절, 펀치 스루 방지, 채널 스톱 형성, 웰 형성 및 폴리 실리콘 도핑을 위한 이온 주입 공정(I11)을 연속으로 체인(chain) 방식으로 실시한다. 이때, 이온 주입(I11)되는 도펀트는 게이트 산화막(13)을 관통하게 되므로 스루 게이트(thru-gate) 이온 주입이 된다.
그 다음 도 2d에 도시한 바와 같이, 이온 주입에 따른 손상 회복과 폴리 실리콘에 도핑된 도펀트를 활성화하여 폴리 실리콘을 저저항화하기 위하여 NH3또는 NF3분위기의 빠른 열처리 공정(RTA)을 실시한다. 그리고, NH3또는 NF3분위기의 빠른 열처리(RTA)는 NH3또는 NF3분위기의 1차 빠른 열처리를 실시한 후, 동일 챔버에서 인 시투(in-situ) 공정으로 N2분위기의 2차 빠른 열처리를 실시한다. 이때, NH3또는 NF3분위기의 1차 빠른 열처리는 900℃ 내지 950℃ 정도의 온도, 700Torr 내지 760Torr 정도의 압력에서 5초 내지 20초 정도의 시간 동안 실시하며, N2분위기의 2차 빠른 열처리는 950℃ 내지 1100℃ 정도의 온도, 700Torr 내지 780Torr 정도의 압력에서 5초 내지 50초 정도의 시간 동안 실시하는 것이 바람직하다. 그러면, NH3또는 NF3분위기의 1차 빠른 열처리에 의해 게이트 산화막이 질화 또는 질화 및 불화되며, N2분위기의 2차 빠른 열처리에 의해 이온 주입에 따른 손상 회복과 폴리 실리콘에 도핑된 도펀트가 활성화된다.
즉, NH3분위기의 1차 빠른 열처리에서는 앞서의 스루 게이트 이온 주입 공정에 의해 폴리 실리콘 및 실리콘웨이퍼의 실리콘 결합이 깨어지므로 고온의 NH3분위기에서 해리된 N이 미결합(dangling bond) 실리콘 내부로 쉽게 확산 침투하게 되며, 이 확산 참투된 N이 실리콘과는 결합되지 않고 산화막 또는 산화막과 실리콘 계면의 미결합에 결합하게 되어 게이트 산화막을 질화시킴으로써 게이트 산질화막(15)을 형성하게 된다. 따라서, 산질화막의 불완전한 결합이 소멸되어 정공(hole), 전자(electron) 트랩(trap) 등에 의한 게이트 열화를 억제시키게 된다. 그리고, NF3분위기의 1차 빠른 열처리에서는 같은 현상에 의해 해리된 N과 F가 산화막 또는 산화막과 실리콘 계면의 미결합에 결합하게 되어 게이트 산화막을 질화 및 불화시킴으로써 게이트 산질화막 및 산불화막(15)을 형성하게 된다.
그 다음 도 2e에 도시한 바와 같이, 실리콘웨이퍼(11) 상부의 폴리 실리콘(14)과 게이트 산질화막(15)을 패터닝함으로써 반도체 소자의 게이트 전극을 완성한다.
이와 같이 본 발명은 폴리 실리콘 증착 이후, 임계 전압, 펀치 스루 방지, 채널 스톱, 웰 형성 및 폴리 도핑을 위한 이온 주입 공정을 하고, 빠른 열처리에 의해 이온 주입에 따른 손상 회복과 폴리 도핑된 도펀트를 활성화시킴으로써 공정수를 간단히 하여 공정 시간을 단축할 수 있으며, 이온 주입에 따른 손상 회복과 도펀트 활성화를 위한 어닐링을 NH3또는 NF3분위기의 빠른 열처리 공정에 의해 실시하여 도펀트를 활성화시킴과 동시에 게이트 산화막을 질화 또는 질화 및 불화시킴으로써 누설 전류 및 임계 전압 안정 등의 특성을 향상시킬 수 있으며, 동시에 P모스에서의 보론 도펀트의 게이트 페너트레이션에 의한 게이트 열화를 억제시킬 수 있다.
Claims (4)
- 활성 영역이 정의된 실리콘웨이퍼를 세정하여 희생 산화막을 제거한 후, 실리콘웨이퍼를 열산화하여 게이트 산화막을 형성하고, 그 상부에 폴리 실리콘을 증착하는 단계와;상기 폴리 실리콘 상부로 임계 전압, 펀치 스루 방지, 채널 스톱, 웰 형성 및 폴리 실리콘 도핑을 위한 이온 주입 공정을 연속으로 체인 방식으로 실시하는 단계와;상기 실리콘웨이퍼를 NH3또는 NF3분위기 빠른 열처리하여 상기 이온 주입에 의한 손상 회복과 폴리 실리콘 도핑 도펀트를 활성화시키며, 게이트 산화막을 질화 또는 질화 및 불화시키는 단계와;상기 폴리 실리콘과 질화 또는 질화 및 불화된 게이트 산화막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 제조 방법.
- 제 1 항에 있어서, 상기 NH3또는 NF3분위기 빠른 열처리는 NH3또는 NF3분위기 1차 빠른 열처리와, N2분위기의 2차 빠른 열처리를 동일 챔버에서 인 시투 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 제조 방법.
- 제 2 항에 있어서, 상기 NH3또는 NF3분위기 1차 빠른 열처리는 900℃ 내지 950℃ 온도, 700Torr 내지 760Torr 압력에서 5초 내지 20초 동안 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 제조 방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 N2분위기의 2차 빠른 열처리는 950℃ 내지 1100℃ 온도, 700Torr 내지 780Torr 압력에서 5초 내지 50초 동안 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990021197A KR100293053B1 (ko) | 1999-06-08 | 1999-06-08 | 반도체 소자의 게이트 전극 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990021197A KR100293053B1 (ko) | 1999-06-08 | 1999-06-08 | 반도체 소자의 게이트 전극 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010001771A KR20010001771A (ko) | 2001-01-05 |
| KR100293053B1 true KR100293053B1 (ko) | 2001-06-15 |
Family
ID=19590845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990021197A KR100293053B1 (ko) | 1999-06-08 | 1999-06-08 | 반도체 소자의 게이트 전극 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100293053B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105118786A (zh) * | 2015-09-06 | 2015-12-02 | 国网智能电网研究院 | 一种碳化硅mosfet功率器件的制造方法 |
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-
1999
- 1999-06-08 KR KR1019990021197A patent/KR100293053B1/ko not_active IP Right Cessation
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20010001771A (ko) | 2001-01-05 |
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| GRNT | Written decision to grant | ||
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