CN105118786A - 一种碳化硅mosfet功率器件的制造方法 - Google Patents

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Abstract

本发明提供一种碳化硅MOSFET功率器件的制造方法，所述方法包括如下步骤：1)提供第一导电类型碳化硅外延衬底；2)所述外延衬底上制造第二导电类型的碳化硅阱区；3)于所述导电沟道区域的电流上行侧和下行侧分别形成第一和第二杂质区域；4)制造初始栅极；5)氧化初始栅极形成栅极电介质层；6)于所述栅极电介质层上形成导电的栅电极；7)形成第一接触和栅极接触；8)于所述碳化硅衬底的背面形成第二接触。本发明方法避免了一次性形成较厚的栅极电介质层，改善了碳化硅氧化形成栅极电介质时，栅极电介质和沟道区域界面处形成的碳聚集，提高了栅极电介质层质量。

Description

一种碳化硅MOSFET功率器件的制造方法
技术领域
本发明涉及一种功率器件的制造方法，具体涉及一种碳化硅MOSFET功率器件的制造方法。
背景技术
相对于以硅为代表的第一代半导体和以砷化镓为代表的第二代半导体，第三代半导体的碳化硅和氮化镓具有更大的禁带宽度和临界击穿电场，较为适合制造高温大功率半导体器件。目前，碳化硅功率器件成为研究的热点之一。
碳化硅金属氧化物半导体场效应晶体管(MOSFET)是一种广泛使用的碳化硅功率器件。其中将控制信号提供给栅电极，该栅电极通过插入的绝缘体将半导体表面分开，所述绝缘体如二氧化硅。通过多数载流子的传输进行电流传导，而不需要在双极型晶体管工作时使用少数载流子注入。碳化硅MOSFET能够提供非常大的安全工作区，并且多个单元结构能够并行使用。
双重注入碳化硅MOSFET(DIMOS：double-implantedMOS)中，于n+型碳化硅衬底上形成n-型碳化硅外延层；于所述n-型碳化硅外延层的上部形成p型杂质区域，所述p型杂质区包含MOSFET的p型沟道和第二n+型碳化硅杂质区。于p型沟道、n-型碳化硅外延和第二n+型碳化硅杂质区上形成栅极电介质。于所述栅极电介质上形成栅极接触。于部分p型杂质区域和第二n+型杂质区域形成第一接触，于所述衬底上形成第二接触。
碳化硅MOSFET存在的问题是沟道迁移率较低，因而具有较大的导通电阻，能量损耗大。200610126666.7号中国专利中公开了通过在氢气或潮湿气氛中进行退火处理，改善栅介质层和沟道区界面的悬挂键终端，提高沟道迁移率的方法。然而这种处理方法的不足之处是可能会造成栅极接触不必要的氧化。
发明内容
本发明的目的是提供一种碳化硅MOSFET功率器件的制造方法，能够克服现有技术的不足，通过改善栅极电介质层质量，提供良好的栅介质层和沟道区界面，提高沟道迁移率，减小导通电阻。
为了实现上述目的，本发明采取以下技术方案：
一种碳化硅MOSFET功率器件的制造方法，所述方法包括如下步骤：
1)第一导电类型碳化硅衬底上生长外延层制备外延衬底；
2)所述外延衬底上制备包含碳化硅导电沟道区域的第二导电类型的碳化硅阱区；
3)于所述导电沟道区域的电流上行侧和下行侧分别形成第一和第二杂质区域；
4)于所述导电沟道区域的表面、所述第一杂质区域的部分表面和所述第二杂质区域的部分表面上形成初始栅极；
5)氧化初始栅极形成栅极电介质层；
6)于所述栅极电介质层上形成导电的栅电极；
7)于所述碳化硅阱区和第一杂质区域表面上形成第一接触，于所述栅电极上形成栅极接触；
8)于所述碳化硅衬底的背面形成第二接触。
所述的碳化硅MOSFET功率器件的制造方法的第一优选方案，所述步骤1)中所述外延层与所述衬底具有相同的导电类型，所述外延层的杂质浓度为1×1014cm-3～1×1016cm-3，厚度为10～200μm。
所述的碳化硅MOSFET功率器件的制造方法的第二优选方案，所述步骤2)中所述碳化硅阱区的杂质浓度5×1015cm-3～5×1019cm-3，深度为0.3～1μm。
所述的碳化硅MOSFET功率器件的制造方法的第三优选方案，所述步骤3)中所述第一杂质区的杂质浓度为1×1019cm-3～5×1020cm-3，厚度为0.1～0.4μm。
所述的碳化硅MOSFET功率器件的制造方法的第四优选方案，所述步骤3)中所述第二杂质区的杂质浓度为1×1019cm-3～5×1020cm-3，厚度为0.1～0.4μm。
所述的碳化硅MOSFET功率器件的制造方法的第五优选方案，所述步骤4)中所述初始栅极的制作方法包括原子层沉积、低压化学气相沉积、等离子增强化学气相沉积或溅射。
所述的碳化硅MOSFET功率器件的制造方法的第六优选方案，所述步骤4)中所述初始栅极为掺杂或非掺杂的多晶硅、非晶硅或无定型硅，厚度为10～200nm。
所述的碳化硅MOSFET功率器件的制造方法的第七优选方案，所述初始栅极的掺杂杂质为O、N、P、B或Al；所述掺杂是碳化硅衬底界面处浓度低和表面浓度高的非均匀掺杂。
所述的碳化硅MOSFET功率器件的制造方法的第八优选方案，所述步骤5)中所述氧化温度为600～1500℃，所述栅极电介质层的厚度为所述初始栅极的1.5～2.5倍。
所述的碳化硅MOSFET功率器件的制造方法的第九优选方案，所述步骤6)中所述栅电极与所述栅极电介质层间形成隔离层。
所述的碳化硅MOSFET功率器件的制造方法的第十优选方案，所述步骤6)中所述栅电极由掺杂了n型或p型杂质的多晶硅、Al、Ti、Ni、W和Pt制成，厚度为0.1～5μm。
所述的碳化硅MOSFET功率器件的制造方法的第十一优选方案，所述步骤7)中所述的第一接触和栅极接触的形成步骤包括：
1)于所述栅电极和外延层上形成绝缘层，所述绝缘层具有到达所述碳化硅阱区和第一杂质区域的第一接触孔和到达所述栅电极第二接触孔；
2)于所述第一接触孔内，所述碳化硅阱区和第一杂质区域表面上形成第一接触；于所述第二接触孔内，所述栅电极上形成栅极接触；
所述的碳化硅MOSFET功率器件的制造方法的第十二优选方案，所述栅电极与所述绝缘层间形成隔离层。
所述的碳化硅MOSFET功率器件的制造方法的第十三优选方案，所述绝缘层形成后，于500～1100℃下进行回流工艺，所用气体为选自O2、H2、水蒸气、N2、氯化氢、SiHCl3、NO、N2O、NH3和Ar中的一种或几种的混合气体。
所述的碳化硅MOSFET功率器件的制造方法的第十四优选方案，所述步骤8)中所述的第二接触的厚度为0.1～5μm，所用金属为选自钨、铬、铂、钛、银、金、铝、镍和铜中的一种或几种的合金或复合。
所述的碳化硅MOSFET功率器件的制造方法的第十五优选方案，所述方法包括：
所述碳化硅阱区形成后，于所述阱区表面外延形成n型沟道层。
所述的碳化硅MOSFET功率器件的制造方法的第十六优选方案，所述沟道层的掺杂浓度为5×1015cm-3～5×1016cm-3，高于所述碳化硅外延层，厚度为0.01～0.5μm。
所述的碳化硅MOSFET功率器件的制造方法的第十七优选方案，所述方法包括：
所述初始栅极的形成是于所述沟道区域表面、所述第一杂质区域的部分表面和所述第二杂质区域的部分表面上形成栅介质缓冲层，再于所述缓冲层上制作绝缘或导电的初始栅极。
所述的碳化硅MOSFET功率器件的制造方法的第十八优选方案，所述栅介质缓冲层为包含N、P、B、Al或C杂质元素的氧化硅，厚度为1～100nm。
所述的碳化硅MOSFET功率器件的制造方法的第十九优选方案，所述栅介质缓冲层是于600～1500℃下，氧化所述碳化硅外延层形成，所用气体为选自氧气、氢气、水蒸气、氮气、氯化氢、三氯硅烷、一氧化氮、笑气、氨气和氩气中的一种或几种的混合气体。
所述的碳化硅MOSFET功率器件的制造方法的第二十优选方案，所述方法包括：
形成第二杂质区的同时，于所述外延衬底上形成第二导电类型的场限环；于所述场限环外侧形成场截止环。
所述的碳化硅MOSFET功率器件的制造方法的第二十一优选方案，所述场限环位于器件边缘，由2～50个宽度和间距不等的环组成，所述场限环与所述第二杂质区具有相同的掺杂浓度和深度。
所述的碳化硅MOSFET功率器件的制造方法的第二十二优选方案，所述场截止环由上下两部分构成，上部分场截止环为第一导电类型，掺杂浓度为1×1018cm-3～5×1020cm-3，厚度0.1～0.8μm，下部分场截止环为第二导电类型，掺杂浓度为1×1018cm-3～5×1020cm-3，厚度0.1～0.4μm。
与最接近的现有技术比，本发明具有如下优点：
1)本发明制造方法中通过先淀积绝缘或导电的初始栅极，然后再将初始栅极氧化，形成所需厚度的栅极电介质层，这样就避免了一次性形成较厚的栅极电介质层，改善了碳化硅氧化形成栅极电介质工艺中，栅极电介质和沟道区域界面处形成的碳聚集，提高了栅极电介质层质量；
2)本发明中初始栅极的淀积包括于沟道区域表面形成薄层氧化硅的碳化硅氧化和多晶硅或非晶硅材料的淀积，这样能够提供良好的栅极电介质层和沟道区界面，提高沟道迁移率，减小导通电阻；
3)本发明中于淀积的初始栅极多晶硅或非晶硅材料中，进行氮或磷杂质掺杂，或采用湿氧氧化工艺，避免了栅极电介质层长时间在氮气、一氧化氮或二氧化氮气氛中进行氮化退火或在氢气、潮湿气氛中进行氢化退火工艺，简化了制造工艺，提高器件可靠性；
4)本发明方法降低了栅极电介质层制作工艺的温度，减少了工艺时间，降低了制造成本，适合批量化生产。
附图说明
图1：本发明制造方法的流程图；
图2：本发明实施例1中碳化硅外延衬底的示意图；
图3：本发明实施例1中于碳化硅衬底上制作p型阱区的示意图；
图4：本发明实施例1中于碳化硅衬底上制作n+源极区和p+接触区的示意图；
图5：本发明实施例1中于碳化硅衬底上制作初始栅极的示意图；
图6：本发明实施例1中氧化初始栅极形成栅极电介质层的示意图；
图7：本发明实施例1中于栅极电介质层上制作栅电极的示意图；
图8：本发明实施例1中于栅电极上制作绝缘层的示意图；
图9：本发明实施例1中于碳化硅衬底上形成第一接触的示意图；
图10：本发明实施例1中于碳化硅衬底上形成第二接触的示意图；
图11：本发明实施例2中碳化硅外延衬底的示意图；
图12：本发明实施例2中于碳化硅衬底上制作p型阱区的示意图；
图13：本发明实施例2中于碳化硅衬底上制作n+源极区和p+接触区的示意图；
图14：本发明实施例2中于碳化硅衬底上制作栅介质缓冲层的示意图；
图15：本发明实施例2中于碳化硅衬底上制作初始栅极的示意图；
图16：本发明实施例2中氧化初始栅极形成栅极电介质层的示意图；
图17：本发明实施例2中于栅极电介质层上制作栅电极的示意图；
图18：本发明实施例2中于栅电极上制作绝缘层的示意图；
图19：本发明实施例2中于碳化硅衬底上形成第一接触的示意图；
图20：本发明实施例2中于碳化硅衬底上形成第二接触的示意图；
图21：本发明实施例3中碳化硅外延衬底的示意图；
图22：本发明实施例3中于碳化硅衬底上制作p型阱区的示意图；
图23：本发明实施例3中于碳化硅衬底上制作n+源极区、p+接触区、场限环和场截止环的示意图；
图24：本发明实施例3中于碳化硅衬底上制作栅介质缓冲层的示意图；
图25：本发明实施例3中于碳化硅衬底上制作初始栅极的示意图；
图26：本发明实施例3中氧化初始栅极形成栅极电介质层的示意图；
图27：本发明实施例3中于栅极电介质层上制作栅电极的示意图；
图28：本发明实施例3中于栅电极上制作绝缘层的示意图；
图29：本发明实施例3中于碳化硅衬底上形成第一接触的示意图；
图30：本发明实施例3中于碳化硅衬底上形成第二接触的示意图。
具体实施方式
下面结合附图和具体实施方式对本发明作进一步详细描述，以下实施例仅用于说明本发明，但不限制本发明的范围。
如图所示，本发明所述的碳化硅MOSFET功率器件的制造方法，该方法包括如下步骤：1)于第一导电类型碳化硅衬底上生长外延层制备外延衬底，所述外延层与衬底具有相同的导电类型；2)于所述外延衬底上制造第二导电类型的碳化硅阱区，所述碳化硅阱区包含碳化硅导电沟道区域，提供电流通路；3)于所述导电沟道区域的电流上行侧形成第一杂质区域；4)于所述导电沟道区域的电流下行侧形成第二杂质区域；5)于所述导电沟道区域的表面、所述第一杂质区域的部分表面和所述第二杂质区域的部分表面上形成绝缘或导电的初始栅极；6)氧化初始栅极形成栅极电介质层；7)于所述栅极电介质层上形成导电的栅电极以形成半导体元器件；8)于所述碳化硅阱区和第一杂质区域表面上形成第一接触，于所述栅电极上形成栅极接触；9)于所述碳化硅衬底的背面形成第二接触。
实施例2中，在步骤2)所述的碳化硅阱区形成后，还包括步骤：于所述阱区表面外延形成n型沟道层；在步骤5)所述初始栅极的形成前还包括步骤：于所述沟道区域表面、所述第一杂质区域的部分表面和所述第二杂质区域的部分表面上形成栅介质缓冲层，再于所述缓冲层上制作绝缘或导电的初始栅极。
实施例3中，再步骤4)形成第二杂质区的同时，于所述外延衬底上形成第二导电类型的场限环，于所述场限环外侧形成场截止环；在所述初始栅极形成前形成栅介质缓冲层。
实施例1
1)如图2所示，提供具有第一导电类型碳化硅衬底101，在衬底101的上表面外延形成漂移层102，外延层102具有与衬底101相同的导电类型。外延层102具有1×1014cm-3～1×1016cm-3的杂质浓度和10～200μm的厚度，根据所制造器件的电压等级不同进行选取。
碳化硅衬底101是4H-SiC、6H-SiC、3C-SiC或15R-SiC晶型的碳化硅，具有1×1018cm-3～1×1019cm-3的杂质浓度。衬底101的主表面是具有例如(11-20)晶面取向的面A。衬底101可以是n型或p型的，此处以制作垂直型N沟道MOSFET所需的n型衬底为例进行描述，如需制作垂直型P沟道MOSFET，只需将描述中导电类型的n型和p型互换。碳化硅衬底101可以是标准厚度400～1000微米，也可以是经过减薄的厚度10～400微米。
2)如图3所示，在碳化硅外延层102上形成第二导电类型的碳化硅阱区111，此碳化硅阱区包含碳化硅导电沟道区，提供电流通路。碳化硅阱区111的制造方法包括：在外延层102上形成掩膜材料，利用光刻将掩膜材料图形化，去除将形成阱区111部分的掩膜材料，再从掩膜上将p型杂质(例如B或Al)离子注入到n型外延层102的上表面。去除掩膜后，在1500～2200℃温度下进行活化退火工艺，退火时间大约3～30分钟，从而形成p型阱区111。阱区111具有5×1015cm-3～5×1019cm-3的杂质浓度和0.3～1μm的深度。阱区111可以是非均匀掺杂的，在表面附近具有较低的杂质浓度，杂质浓度随深度增加先增大后减小，在0.3～0.8μm处具有最高的杂质浓度，再逐渐降低。
3)如图4所示，在阱区111的上表面形成n+型源极区121和p+型接触区域112，在阱区111之间形成n型掺杂区域131，在衬底101背面形成n++型接触区域103。n+型源极区121和n型掺杂区域131之间有一定的间隙，即沟道区域。n+型源极区121和p+型接触区域112的制造方法与阱区111的制造方法类似，包括利用光刻形成图形化的掩膜材料、离子注入和活化退火工艺。n+型源极区121具有1×1019cm-3～5×1020cm-3的杂质浓度和0.1μm～0.4μm的厚度。p+型接触区域112具有1×1019cm-3～5×1020cm-3的杂质浓度和0.1μm～0.4μm的厚度。n+型源极区121和p+型接触区域112的杂质浓度和厚度不必相同。n型掺杂区域131可以采用离子注入或外延生长的方法制作，掺杂浓度高于n型外延层102，具有5×1015cm-3～5×1016cm-3的杂质浓度和0.01～0.3μm的厚度。n++型接触区域103采用离子注入和活化退火工艺制造，将n型杂质(例如N或P)离子注入到衬底101的背面，然后在1200～2000℃温度下进行活化退火工艺或采用激光活化退火工艺，退火时间3～30分钟，从而形成n++型接触区域103。接触区域103具有5×1019cm-3～5×1020cm-3的杂质浓度和0.1～0.3μm的深度。
4)如图5所示，在沟道区域的表面上、部分n+源极区121的表面上和部分n型杂质区域131的表面上形成初始栅极141。初始栅极141可以是绝缘的或导电的，厚度为10～200nm或更小，可以是多晶硅、非晶硅、无定型硅等材料，可以是非掺杂的或掺入O、N、P、B、Al等元素，初始栅极141的杂质掺杂是非均匀的，在其表面附近具有较高的浓度，在与碳化硅衬底外延层102界面处具有更低的浓度。初始栅极141采用原子层沉积(atomiclayerdeposition，ALD)、低压化学气相沉积(lowpressurechemicalvapordeposition，LPCVD)、等离子增强化学气相沉积(plasmaenhancedchemicalvapordeposition，PECVD)或溅射的方式制作，但并不限于上述材料和制作方法。初始栅极141的图形化采用光刻和腐蚀或刻蚀的方法制造。所述光刻步骤包括使用光刻胶等材料，采用紫外光、激光或电子束等方式，在需保留的初始栅极141上制作出所需要的光刻胶图形，暴露出需去除的区域。所述刻蚀方法包括反应离子刻蚀(reactiveionetching，RIE)、电感耦合等离子(inductivecoupledplasma，ICP)刻蚀、激光烧蚀或离子铣等，使用的材料包括氩气Ar、氧气O2、氮气N2、氦气He、氯气Cl2、六氟化硫SF6、四氟化碳CF4、三氟甲烷CHF3、八氟环丁烷C4F8或三氟化氮NF3，但并不限于上述几种材料。所述湿法腐蚀方法使用的材料包括磷酸H3PO4、氢氟酸HF、缓冲氢氟酸BOE、硫酸H2SO4、硝酸HNO3、盐酸HCl、醋酸CH3COOH、双氧水H2O2、氢氧化钾KOH或四甲基氢氧化铵TMAH，配制不同浓度的腐蚀液。
5)如图6所示，将初始栅极141氧化，形成所需厚度的栅极电介质层142。栅极电介质层142是绝缘的，主要是氧化硅材料，可以含有N、P、B、Al、C等杂质元素，厚度为20～400nm或更小。初始栅电极141的氧化在高温下进行，氧化温度为600～1500℃，使用的气体包括氧气O2、氢气H2、水蒸气H2O、氮气N2、氯化氢HCl、三氯硅烷SiHCl3、一氧化氮NO、笑气N2O、氨气NH3或氩气Ar，以及上述气体的混合气体，但并不限于上述几种气体。
6)如图7所示，在栅极电介质层142上形成导电的栅电极151以便形成半导体元器件。在栅极电介质层142和栅电极151之间可以插入隔离层(图中未示出)，防止后续工艺对栅极电介质层142造成影响。栅电极151由多晶硅、Al、Ti、Ni、W或Pt材料制成，掺杂了n型或p型杂质以增强导电性。栅电极151具有0.1～5μm或更大的厚度，采用光刻和腐蚀或刻蚀的方法制作，与步骤4)中所述方法类似，此处不再重复说明。
7)如图8所示，在栅电极151和外延层102的上表面形成绝缘层161。绝缘层161将栅电极151完全覆盖，将栅电极151与外延层102及n+源极区121、p+接触区域112之间形成电学隔离。形成绝缘层161后，进行回流工艺，以将边缘部分圆角化，并提高绝缘层161的质量。在栅电极151和绝缘层161之间可以插入隔离层(图中未示出)，防止绝缘层161的回流工艺对栅电极151造成影响。绝缘层161具有0.5～10μm的厚度，可以是氧化硅、氮化硅、磷硅玻璃PSG、硼硅玻璃BSG、硼磷硅玻璃BPSG、多晶硅或含氧多晶硅材料及其复合结构，可以采用原子层沉积(atomiclayerdeposition，ALD)、低压化学气相沉积(lowpressurechemicalvapordeposition，LPCVD)、等离子增强化学气相沉积(plasmaenhancedchemicalvapordeposition，PECVD)或溅射方式制作，但并不限于上述材料和制作方法。绝缘层161的回流工艺，在500～1100℃进行，使用的气体包括氧气O2、氢气H2、水蒸气H2O、氮气N2、氯化氢HCl、三氯硅烷SiHCl3、一氧化氮NO、笑气N2O、氨气NH3或氩气Ar，以及上述气体的混合气体，但并不限于上述几种气体。回流工艺的同时也将栅电极151的边缘部分圆角化和氧化。
8)如图9所示，在绝缘层161上形成接触孔171和172，在n+源极区121暴露出的区域上表面形成接触122，在p+接触区域112暴露出的区域上表面形成接触113，在栅电极151暴露出的区域形成接触152。在绝缘层161上形成接触孔171和172采用光刻、腐蚀和/或刻蚀的方法，接触孔171和172可以是圆形、方形、长条形、六边形、八边形等形状。采用先腐蚀再刻蚀或先刻蚀再腐蚀的方法，接触孔171和172的侧壁会形成包括湿法腐蚀和干法刻蚀两级区域，通过调整腐蚀和刻蚀工艺参数和深度，可以获得不同侧壁倾角的接触孔，适用于小型元器件，并在侧壁边缘处形成钝角，便于后续金属电极的制造。所述光刻步骤包括使用光刻胶或聚酰亚胺等材料，采用紫外光、激光或电子束等方式，在需保留的绝缘层161区域制作出所需要的掩膜图形，暴露出接触孔的区域。所述刻蚀方法包括反应离子刻蚀(reactiveionetching，RIE)、电感耦合等离子(inductivecoupledplasma，ICP)刻蚀、激光烧蚀或离子铣等，使用的材料包括氩气Ar、氧气O2、氮气N2、氦气He、氯气Cl2、六氟化硫SF6、四氟化碳CF4、三氟甲烷CHF3、八氟环丁烷C4F8、三氟化氮NF3等，但并不限于上述几种材料。所述湿法腐蚀方法使用的材料包括磷酸H3PO4、氢氟酸HF、缓冲氢氟酸BOE、硫酸H2SO4、硝酸HNO3、盐酸HCl、醋酸CH3COOH或双氧水H2O2，配制不同浓度的腐蚀液。
在接触孔171和172中填充接触金属并退火，形成接触部分113、122和152。接触部分113、122和152分别与p+接触区域112、n+源极区121和栅电极151形成电学耦合。所使用的金属层厚度从0.01～5μm，金属是钨、铬、铂、钛、银、金、铝、镍或铜及其合金或其复合结构，采用蒸发、溅射或电镀方式制作，但并不限于上述材料和制作方法。金属层形成后，通过退火与p+接触区域112、n+源极区121和栅电极151形成欧姆接触。退火工艺在300～1100℃进行，使用的气体包括氢气H2、氮气N2或氩气Ar，以及上述气体的混合气体，但并不限于上述几种气体。退火后接触部分113、122和152分别与p+接触区域112、n+源极区121和栅电极151形成欧姆接触。
9)如图10所示，碳化硅衬底101背面形成接触104。接触104通过淀积金属后退火与衬底接触区域103形成欧姆接触。接触104的厚度0.1～5μm，金属是钨、铬、铂、钛、银、金、铝、镍或铜及其合金或其复合结构。接触104的形成方法与接触122类似，此处不再重复说明。
10)所述碳化硅MOSFET功率器件的制造方法还包括其他工艺步骤如金属电极制作和钝化层制作(图中未示出)，划片和引线键合等步骤。在此不再赘述。
实施例2
1)如图11所示，提供具有第一导电类型的碳化硅衬底201，在衬底201的上表面外延形成漂移层202，外延层202具有与衬底201相同的导电类型。外延层202具有1×1014cm-3～1×1016cm-3的杂质浓度和10～200μm的厚度，根据所制造器件的电压等级不同进行选取。
碳化硅衬底201是4H-SiC、6H-SiC、3C-SiC或15R-SiC晶型的碳化硅，具有1×1018cm-3～1×1019cm-3的杂质浓度。衬底201的主表面是具有例如(11-20)晶面取向的面A。衬底201可以是n型或p型的，此处以制作垂直型N沟道MOSFET所需的n型衬底为例进行描述，如需制作垂直型P沟道MOSFET，只需将描述中导电类型的n型和p型互换。碳化硅衬底201可以是标准厚度的400～1000微米，也可以是经过减薄的厚度10～400微米。
2)如图12所示，在碳化硅外延层202上形成第二导电类型的碳化硅阱区211。碳化硅阱区211的制造方法包括：在外延层202上形成掩膜材料，利用光刻将掩膜材料图形化，去除将形成阱区211部分的掩膜材料，再从掩膜上将p型杂质(例如B或Al)离子注入到n型外延层202的上表面部分。去除掩膜后，在1500～2200℃温度下进行活化退火工艺，退火时间3～30分钟，从而形成p型阱区211。阱区211具有5×1015cm-3～5×1019cm-3的杂质浓度和0.3～1μm的深度。阱区211可以是非均匀掺杂的，在表面附近具有较低的杂质浓度，杂质浓度随深度增加先增大后减小，在0.3～0.8μm处具有最高的杂质浓度，再逐渐降低。
3)如图13所示，在阱区211的上表面外延形成n型沟道层231，再在阱区211的上表面形成n+型源极区221和p+型接触区域212，在衬底201背面形成n++型接触区域203。n+型源极区221距p型阱区211的边缘有一定的间距，即沟道区域。n型沟道层231采用外延生长的方法制作，掺杂浓度高于n型外延层202，具有5×1015cm-3～5×1016cm-3的杂质浓度和0.01～0.5μm的厚度。n+型源极区221和p+型接触区域212的制造方法与阱区211的制造方法类似，包括利用光刻形成图形化的掩膜材料、离子注入和活化退火工艺。n+型源极区221具有1×1019cm-3～5×1020cm-3的杂质浓度和0.1～0.4μm的厚度。p+型接触区域212具有1×1019cm-3～5×1020cm-3的杂质浓度和0.1～0.4μm的厚度。n+型源极区221和p+型接触区域212的杂质浓度和厚度不相同。n++型接触区域203采用离子注入和活化退火工艺制造，将n型杂质(例如N或P)离子注入到衬底201的背面，然后在1200～2000℃温度下进行活化退火工艺或采用激光活化退火工艺，退火时间3～30分钟，从而形成n++型接触区域203。接触区域203具有5×1019cm-3～5×1020cm-3的杂质浓度和0.1～0.3μm的深度。
4)如图14所示，在n+源极区221、p+接触区212和n型沟道层231的表面上形成栅介质缓冲层240。栅介质缓冲层240主要是氧化硅材料，可以含有N、P、B、Al、C等杂质元素，厚度1～100nm，采用将碳化硅氧化的方法制作，氧化温度600～1500℃，使用的气体包括氧气O2、氢气H2、水蒸气H2O、氮气N2、氯化氢HCl、三氯硅烷SiHCl3、一氧化氮NO、笑气N2O、氨气NH3或氩气Ar，以及上述气体的混合气体，但并不限于上述几种气体。
5)如图15所示，在栅介质缓冲层240上形成初始栅极241。初始栅极241可以是绝缘的或导电的，厚度为10～200nm或更小，可以是多晶硅、非晶硅或无定型硅材料，可以是非掺杂的或掺入O、N、P、B或Al元素，可以采用原子层沉积(atomiclayerdeposition，ALD)、低压化学气相沉积(lowpressurechemicalvapordeposition，LPCVD)、等离子增强化学气相沉积(plasmaenhancedchemicalvapordeposition，PECVD)或溅射方式制作，但并不限于上述材料和制作方法。
6)如图16所示，将初始栅极241氧化，形成所需厚度的栅极电介质层242。栅极电介质层242是绝缘的，主要是氧化硅材料，可以含有N、P、B、Al或C杂质元素，厚度20～400nm或更小。初始栅电极241的氧化在高温下进行，氧化温度600～1500℃，使用的气体包括氧气O2、氢气H2、水蒸气H2O、氮气N2、氯化氢HCl、三氯硅烷SiHCl3、一氧化氮NO、笑气N2O、氨气NH3或氩气Ar，以及上述气体的混合气体，但并不限于上述几种气体。
7)如图17所示，在栅极电介质层242上形成导电的栅电极251，并进行图形化，以便形成半导体元器件。栅电极251由多晶硅、Al、Ti、Ni、W或Pt材料制成，掺杂了n型或p型杂质以增强导电性。栅电极251具有0.1～5μm或更大的厚度。采用光刻和腐蚀或刻蚀的方法对栅电极251、栅极电介质层242及栅介质缓冲层240进行图形化制作。所述光刻步骤包括使用光刻胶等材料，采用紫外光、激光或电子束等方式，在需保留的栅电极251上制作出所需要的光刻胶图形，暴露出需去除的区域。所述刻蚀方法包括反应离子刻蚀(reactiveionetching，RIE)、电感耦合等离子(inductivecoupledplasma，ICP)刻蚀、激光烧蚀或离子铣等，使用的材料包括氩气Ar、氧气O2、氮气N2、氦气He、氯气Cl2、六氟化硫SF6、四氟化碳CF4、三氟甲烷CHF3、八氟环丁烷C4F8或三氟化氮NF3，但并不限于上述几种材料。所述湿法腐蚀方法使用的材料包括磷酸H3PO4、氢氟酸HF、缓冲氢氟酸BOE、硫酸H2SO4、硝酸HNO3、盐酸HCl、醋酸CH3COOH、双氧水H2O2、氢氧化钾KOH或四甲基氢氧化铵TMAH，配制不同浓度的腐蚀液。
8)如图18所示，在栅电极251和外延层202的上表面形成绝缘层261。绝缘层261将栅电极251完全覆盖，将栅电极251与外延层202及n+源极区221、p+接触区域212之间形成电学隔离。形成绝缘层261后，进行回流工艺，以将边缘部分圆角化，并提高绝缘层261的质量。绝缘层261具有0.5～10μm的厚度，可以是氧化硅、氮化硅、磷硅玻璃PSG、硼硅玻璃BSG、硼磷硅玻璃BPSG、多晶硅或含氧多晶硅材料或其复合结构，可以采用原子层沉积(atomiclayerdeposition，ALD)、低压化学气相沉积(lowpressurechemicalvapordeposition，LPCVD)、等离子增强化学气相沉积(plasmaenhancedchemicalvapordeposition，PECVD)或溅射方式制作，但并不限于上述材料和制作方法。绝缘层261的回流工艺，在500～1100℃进行，使用的气体包括氧气O2、氢气H2、水蒸气H2O、氮气N2、氯化氢HCl、三氯硅烷SiHCl3、一氧化氮NO、笑气N2O、氨气NH3或氩气Ar，以及上述气体的混合气体，但并不限于上述几种气体。回流工艺的同时也将栅电极251的边缘部分圆角化和氧化。
9)如图19所示，在绝缘层261上形成接触孔271和272，在n+源极区221暴露出的区域上表面形成接触222，在p+接触区域212暴露出的区域上表面形成接触213，在栅电极251暴露出的区域形成接触252。在绝缘层261上形成接触孔271和272采用光刻、腐蚀和/或刻蚀的方法，接触孔271和272可以是圆形、方形、长条形、六边形、八边形等形状。采用先腐蚀再刻蚀或先刻蚀再腐蚀的方法，接触孔271和272的侧壁会形成包括湿法腐蚀和干法刻蚀两级区域，通过调整腐蚀和刻蚀工艺参数和深度，可以获得不同侧壁倾角的接触孔，适用于小型元器件，并在侧壁边缘处形成钝角，便于后续金属电极的制造。所述光刻步骤包括使用光刻胶或聚酰亚胺等材料，采用紫外光、激光或电子束等方式，在需保留的绝缘层261区域制作出所需要的掩膜图形，暴露出接触孔的区域。所述刻蚀方法包括反应离子刻蚀(reactiveionetching，RIE)、电感耦合等离子(inductivecoupledplasma，ICP)刻蚀、激光烧蚀或离子铣等，使用的材料包括氩气Ar、氧气O2、氮气N2、氦气He、氯气Cl2、六氟化硫SF6、四氟化碳CF4、三氟甲烷CHF3、八氟环丁烷C4F8或三氟化氮NF3，但并不限于上述几种材料。所述湿法腐蚀方法使用的材料包括磷酸H3PO4、氢氟酸HF、缓冲氢氟酸BOE、硫酸H2SO4、硝酸HNO3、盐酸HCl、醋酸CH3COOH或双氧水H2O2，配制不同浓度的腐蚀液。
在接触孔271和272中填充接触金属并退火，形成接触部分213、222和252。接触部分213、222和252分别与p+接触区域212、n+源极区221和栅电极251形成电学耦合。所使用的金属层厚度为0.01～5μm，金属是钨、铬、铂、钛、银、金、铝、镍或铜及其合金或其复合结构，采用蒸发、溅射或电镀方式制作，但并不限于上述材料和制作方法。金属层形成后，通过退火与p+接触区域212、n+源极区221和栅电极251形成欧姆接触。退火工艺在300～1100℃进行，使用的气体包括氢气H2、氮气N2或氩气Ar，以及上述气体的混合气体，但并不限于上述几种气体。退火后接触部分213、222和252分别与p+接触区域212、n+源极区221和栅电极251形成欧姆接触。
10)如图20所示，碳化硅衬底201背面形成接触204。接触204通过淀积金属后退火与衬底接触区域203形成欧姆接触。接触204的厚度0.1～5μm，可以是钨、铬、铂、钛、银、金、铝、镍或铜及其合金或其复合结构。接触204的形成方法与接触222类似，此处不再重复说明。
11)所述碳化硅MOSFET功率器件的制造方法还包括其他工艺步骤如金属电极制作和钝化层制作(图中未示出)，划片和引线键合等步骤。在此不再赘述。
实施例3
1)如图21所示，提供具有第一导电类型的碳化硅衬底301，在衬底301的上表面外延形成漂移层302，外延层302具有与衬底301相同的导电类型。外延层302具有1×1014cm-3～1×1016cm-3的杂质浓度和10～200μm的厚度，根据所制造器件的电压等级不同进行选取。
碳化硅衬底301是4H-SiC、6H-SiC、3C-SiC或15R-SiC晶型的碳化硅，具有1×1018cm-3～1×1019cm-3的杂质浓度。衬底301的主表面是具有例如(11-20)晶面取向的面A。衬底301可以是n型或p型的，此处以制作垂直型N沟道MOSFET所需的n型衬底为例进行描述，如需制作垂直型P沟道MOSFET，只需将描述中导电类型的n型和p型互换。碳化硅衬底301可以是标准厚度400～1000微米，也可以是经过减薄的厚度10～400微米。
2)如图22所示，在碳化硅外延层302上形成第二导电类型的碳化硅阱区311。碳化硅阱区311的制造方法包括：在外延层302上形成掩膜材料，利用光刻将掩膜材料图形化，去除将形成阱区311部分的掩膜材料，再从掩膜上将p型杂质(例如B或Al)离子注入到n型外延层302的上表面部分。去除掩膜后，在1500～2200℃温度下进行活化退火工艺，退火时间为3～30分钟，从而形成p型阱区311。阱区311具有5×1015cm-3～5×1019cm-3的杂质浓度和0.3～1μm的深度。阱区311可以是非均匀掺杂的，在表面附近具有较低的杂质浓度，杂质浓度随深度增加先增大后减小，在0.3～0.8μm处具有最高的杂质浓度，再逐渐降低。
3)如图23所示，在阱区311的上表面形成n+型源极区321和p+型接触区域312，同时在阱区311的上表面形成场限环314及场截止环315和325。n+型源极区321距p型阱区311的边缘有一定的间距，即沟道区域。场限环314位于器件边缘，由若干个宽度和间距不等的环组成，场限环的数量为2～50，图中只示意性地画出了2个场限环的情况。场限环314与p+型接触区域312同时形成，具有相同的杂质浓度和厚度。场截止环315和325位于场限环314外侧，由两部分构成，上半部分场截止环325为n型掺杂，下半部分场截止环315为p型掺杂。n+型源极区321、p+型接触区域312、场限环314、场截止环315和325的制造方法与阱区311的制造方法类似，包括利用光刻形成图形化的掩膜材料、离子注入和活化退火工艺。n+型源极区321具有1×1019cm-3～5×1020cm-3的杂质浓度和0.1～0.4μm的厚度。p+型接触区域312和场限环314具有1×1019cm-3～5×1020cm-3的杂质浓度和0.1～0.4μm的厚度。场截止环315具有1×1018cm-3～5×1020cm-3的杂质浓度和0.1～0.8μm的厚度。场截止环325具有1×1018cm-3～5×1020cm-3的杂质浓度和0.1～0.4μm的厚度。n+型源极区321、p+型接触区域312的杂质浓度和厚度均不相同。
4)如图24所示，在n+源极区321和p+接触区312的表面上形成栅介质缓冲层340。栅介质缓冲层340主要是氧化硅材料，可以含有N、P、B、Al或C杂质元素，厚度1～100nm，采用将碳化硅氧化的方法制作，氧化温度为600～1500℃，使用的气体包括氧气O2、氢气H2、水蒸气H2O、氮气N2、氯化氢HCl、三氯硅烷SiHCl3、一氧化氮NO、笑气N2O、氨气NH3或氩气Ar，以及上述气体的混合气体，但并不限于上述几种气体。
5)如图25所示，在栅介质缓冲层340上形成初始栅极341。初始栅极341可以是绝缘的或导电的，厚度为10～200nm或更小，可以是多晶硅、非晶硅或无定型硅材料，可以是非掺杂的或掺入O、N、P、B或Al元素，采用原子层沉积(atomiclayerdeposition，ALD)、低压化学气相沉积(lowpressurechemicalvapordeposition，LPCVD)、等离子增强化学气相沉积(plasmaenhancedchemicalvapordeposition，PECVD)或溅射方式制作，但并不限于上述材料和制作方法。
6)如图26所示，将初始栅极341氧化，形成所需厚度的栅极电介质层342。栅极电介质层342是绝缘的，主要是氧化硅材料，可以含有N、P、B、Al或C杂质元素，厚度为20～400nm或更小。初始栅电极341的氧化在高温下进行，氧化温度为600～1500℃，使用的气体包括氧气O2、氢气H2、水蒸气H2O、氮气N2、氯化氢HCl、三氯硅烷SiHCl3、一氧化氮NO、笑气N2O、氨气NH3或氩气Ar，以及上述气体的混合气体，但并不限于上述几种气体。
7)如图27所示，在栅极电介质层342上形成导电的栅电极351，并进行图形化，以便形成半导体元器件。栅电极351由多晶硅、Al、Ti、Ni、W或Pt材料制成，掺杂了n型或p型杂质以增强导电性。栅电极351具有0.1～5μm或更大的厚度。采用光刻和腐蚀或刻蚀的方法对栅电极351、栅极电介质层342及栅介质缓冲层340进行图形化制作。所述光刻步骤包括使用光刻胶等材料，采用紫外光、激光或电子束等方式，在需保留的栅电极351上制作出所需要的光刻胶图形，暴露出需去除的区域。所述刻蚀方法包括反应离子刻蚀(reactiveionetching，RIE)、电感耦合等离子(inductivecoupledplasma，ICP)刻蚀、激光烧蚀或离子铣等，使用的材料包括氩气Ar、氧气O2、氮气N2、氦气He、氯气Cl2、六氟化硫SF6、四氟化碳CF4、三氟甲烷CHF3、八氟环丁烷C4F8或三氟化氮NF3，但并不限于上述几种材料。所述湿法腐蚀方法使用的材料包括磷酸H3PO4、氢氟酸HF、缓冲氢氟酸BOE、硫酸H2SO4、硝酸HNO3、盐酸HCl、醋酸CH3COOH、双氧水H2O2、氢氧化钾KOH或四甲基氢氧化铵TMAH，配制不同浓度的腐蚀液。
8)如图28所示，在栅电极351和外延层302的上表面形成绝缘层361。绝缘层361将栅电极351完全覆盖，将栅电极351与外延层302及n+源极区321、p+接触区域312之间形成电学隔离。形成绝缘层361后，进行回流工艺，以将边缘部分圆角化，并提高绝缘层361的质量。绝缘层361具有0.5～10μm的厚度，可以是氧化硅、氮化硅、磷硅玻璃PSG、硼硅玻璃BSG、硼磷硅玻璃BPSG、多晶硅或含氧多晶硅材料或其复合结构，采用原子层沉积(atomiclayerdeposition，ALD)、低压化学气相沉积(lowpressurechemicalvapordeposition，LPCVD)、等离子增强化学气相沉积(plasmaenhancedchemicalvapordeposition，PECVD)或溅射等方式制作，但并不限于上述材料和制作方法。绝缘层361的回流工艺，在500～1100℃进行，使用的气体包括氧气O2、氢气H2、水蒸气H2O、氮气N2、氯化氢HCl、三氯硅烷SiHCl3、一氧化氮NO、笑气N2O、氨气NH3或氩气Ar，以及上述气体的混合气体，但并不限于上述几种气体。回流工艺的同时也将栅电极351的边缘部分圆角化和氧化。
9)如图29所示，在绝缘层361上形成接触孔371和372，在n+源极区321暴露出的区域上表面形成接触322，在p+接触区域312暴露出的区域上表面形成接触313，在栅电极351暴露出的区域形成接触352。在绝缘层361上形成接触孔371和372采用光刻、腐蚀和/或刻蚀的方法，接触孔371和372可以是圆形、方形、长条形、六边形、八边形等形状。采用先腐蚀再刻蚀或先刻蚀再腐蚀的方法，接触孔371和372的侧壁会形成包括湿法腐蚀和干法刻蚀两级区域，通过调整腐蚀和刻蚀工艺参数和深度，可以获得不同侧壁倾角的接触孔，适用于小型元器件，并在侧壁边缘处形成钝角，便于后续金属电极的制造。所述光刻步骤包括使用光刻胶或聚酰亚胺等材料，采用紫外光、激光或电子束等方式，在需保留的绝缘层361区域制作出所需要的掩膜图形，暴露出接触孔的区域。所述刻蚀方法包括反应离子刻蚀(reactiveionetching，RIE)、电感耦合等离子(inductivecoupledplasma，ICP)刻蚀、激光烧蚀或离子铣等，使用的材料包括氩气Ar、氧气O2、氮气N2、氦气He、氯气Cl2、六氟化硫SF6、四氟化碳CF4、三氟甲烷CHF3、八氟环丁烷C4F8或三氟化氮NF3，但并不限于上述几种材料。所述湿法腐蚀方法使用的材料包括磷酸H3PO4、氢氟酸HF、缓冲氢氟酸BOE、硫酸H2SO4、硝酸HNO3、盐酸HCl、醋酸CH3COOH或双氧水H2O2，配制不同浓度的腐蚀液。
在接触孔371和372中填充接触金属并退火，形成接触部分313、322和352。接触部分313、322和352分别与p+接触区域312、n+源极区321和栅电极351形成电学耦合。所使用的金属层厚度为0.01～5μm，金属是钨、铬、铂、钛、银、金、铝、镍或铜及其合金或其复合结构，采用蒸发、溅射或电镀方式制作，但并不限于上述材料和制作方法。金属层形成后，通过退火与p+接触区域312、n+源极区321和栅电极351形成欧姆接触。退火工艺在300～1100℃进行，使用的气体包括氢气H2、氮气N2或氩气Ar，以及上述气体的混合气体，但并不限于上述几种气体。退火后接触部分313、322和352分别与p+接触区域312、n+源极区321和栅电极351形成欧姆接触。
10)如图30所示，碳化硅衬底301背面形成接触304。接触304通过淀积金属后退火与衬底301形成欧姆接触。接触304的厚度为0.1～5μm，金属是钨、铬、铂、钛、银、金、铝、镍或铜及其合金或其复合结构。接触304的形成方法与接触322类似，此处不再重复说明。
11)所述碳化硅MOSFET功率器件的制造方法还包括其他工艺步骤如金属电极制作和钝化层制作(图中未示出)，划片和引线键合等步骤。在此不再赘述。
以上实施例仅用以说明本发明的技术方案而非对其限制，所属领域的普通技术人员应当理解，参照上述实施例可以对本发明的具体实施方式进行修改或者等同替换，这些未脱离本发明精神和范围的任何修改或者等同替换均在申请待批的权利要求保护范围之内。

Claims (23)

1.一种碳化硅MOSFET功率器件的制造方法，其特征在于，所述方法包括如下步骤：
1)第一导电类型碳化硅衬底上生长外延层制备外延衬底；
2)所述外延衬底上制备包含碳化硅导电沟道区域的第二导电类型的碳化硅阱区；
3)于所述导电沟道区域的电流上行侧和下行侧分别形成第一和第二杂质区域；
4)分别于所述导电沟道区域的表面、所述第一杂质区域的部分表面和所述第二杂质区域的部分表面上形成初始栅极；
5)氧化初始栅极形成栅极电介质层；
6)于所述栅极电介质层上形成导电的栅电极；
7)于所述碳化硅阱区和第一杂质区域表面上形成第一接触，于所述栅电极上形成栅极接触；
8)于所述碳化硅衬底的背面形成第二接触。
2.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述步骤1)中所述外延层与所述衬底具有相同的导电类型，所述外延层的杂质浓度为1×1014cm-3～1×1016cm-3，厚度为10～200μm。
3.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述步骤2)中所述碳化硅阱区的杂质浓度5×1015cm-3～5×1019cm-3，深度为0.3～1μm。
4.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述步骤3)中所述第一杂质区的杂质浓度为1×1019cm-3～5×1020cm-3，厚度为0.1～0.4μm。
5.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述步骤3)中所述第二杂质区的杂质浓度为1×1019cm-3～5×1020cm-3，厚度为0.1～0.4μm。
6.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述步骤4)中所述初始栅极的制作方法包括原子层沉积、低压化学气相沉积、等离子增强化学气相沉积或溅射。
7.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述步骤4)中所述初始栅极为掺杂或非掺杂的多晶硅、非晶硅或无定型硅，厚度为10～200nm。
8.根据权利要求7所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述初始栅极的掺杂杂质为O、N、P、B或Al；所述掺杂是碳化硅衬底界面处浓度低和表面浓度高的非均匀掺杂。
9.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述步骤5)中所述氧化温度为600～1500℃，所述栅极电介质层的厚度为所述初始栅极的1.5～2.5倍。
10.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述步骤6)中所述栅电极与所述栅极电介质层间形成隔离层。
11.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述步骤6)中所述栅电极由掺杂了n型或p型杂质的多晶硅、Al、Ti、Ni、W和Pt制成，厚度为0.1～5μm。
12.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述步骤7)中所述第一接触和栅极接触的形成步骤包括：
1)于所述栅电极和外延层上形成绝缘层，所述绝缘层具有到达所述碳化硅阱区和第一杂质区域的第一接触孔和到达所述栅电极第二接触孔；
2)于所述第一接触孔内，所述碳化硅阱区和第一杂质区域表面上形成第一接触；于所述第二接触孔内，所述栅电极上形成栅极接触。
13.根据权利要求12所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述栅电极与所述绝缘层间形成隔离层。
14.根据权利要求12所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述绝缘层形成后，于500～1100℃下进行回流工艺，所用气体为选自O2、H2、水蒸气、N2、氯化氢、SiHCl3、NO、N2O、NH3和Ar中的一种或几种的混合气体。
15.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述步骤8)中所述的第二接触的厚度为0.1～5μm，所用金属为选自钨、铬、铂、钛、银、金、铝、镍和铜中的一种或几种的合金或复合。
16.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述方法包括：
所述碳化硅阱区形成后，于所述阱区表面外延形成n型沟道层。
17.根据权利要求16所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述沟道层的掺杂浓度为5×1015cm-3～5×1016cm-3，高于所述碳化硅外延层，厚度为0.01～0.5μm。
18.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述方法包括：
所述初始栅极的形成是于所述沟道区域表面、所述第一杂质区域的部分表面和所述第二杂质区域的部分表面上形成栅介质缓冲层，再于所述缓冲层上制作绝缘或导电的初始栅极。
19.根据权利要求18所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述栅介质缓冲层为包含N、P、B、Al或C杂质元素的氧化硅，厚度为1～100nm。
20.根据权利要求19所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述栅介质缓冲层是于600～1500℃下，氧化所述碳化硅外延层形成，所用气体为选自氧气、氢气、水蒸气、氮气、氯化氢、三氯硅烷、一氧化氮、笑气、氨气和氩气中的一种或几种的混合气体。
21.根据权利要求1所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述方法包括：
形成第二杂质区的同时，于所述外延衬底上形成第二导电类型的场限环；于所述场限环外侧形成场截止环。
22.根据权利要求21所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述场限环位于器件边缘，由2～50个宽度和间距不等的环组成，所述场限环与所述第二杂质区具有相同的掺杂浓度和深度。
23.根据权利要求21所述的碳化硅MOSFET功率器件的制造方法，其特征在于，所述场截止环由上下两部分构成，上部分场截止环为第一导电类型，掺杂浓度为1×1018cm-3～5×1020cm-3，厚度0.1～0.8μm，下部分场截止环为第二导电类型，掺杂浓度为1×1018cm-3～5×1020cm-3，厚度0.1～0.4μm。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231560A (zh) * 2016-12-09 2018-06-29 全球能源互联网研究院 一种控制电极制备方法及mosfet功率器件
CN108231559A (zh) * 2016-12-09 2018-06-29 全球能源互联网研究院 一种接触电极制备方法及mosfet功率器件
CN108257859A (zh) * 2016-12-28 2018-07-06 全球能源互联网研究院 一种栅氧化层的制备方法及mosfet功率器件
CN111192921A (zh) * 2019-08-14 2020-05-22 深圳方正微电子有限公司 碳化硅绝缘栅场效应晶体管栅氧化层的制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010001771A (ko) * 1999-06-08 2001-01-05 황인길 반도체 소자의 게이트 전극 제조 방법
JP2003243653A (ja) * 2002-02-19 2003-08-29 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法
CN101174569A (zh) * 2006-10-30 2008-05-07 株式会社电装 制造碳化硅半导体器件的方法
US20090221139A1 (en) * 2008-02-29 2009-09-03 Oki Semiconductor Co., Ltd. Method of producing semiconductor device
JP2012054505A (ja) * 2010-09-03 2012-03-15 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
CN203721733U (zh) * 2014-01-20 2014-07-16 张家港凯思半导体有限公司 平面型功率mos器件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010001771A (ko) * 1999-06-08 2001-01-05 황인길 반도체 소자의 게이트 전극 제조 방법
JP2003243653A (ja) * 2002-02-19 2003-08-29 Nissan Motor Co Ltd 炭化珪素半導体装置の製造方法
CN101174569A (zh) * 2006-10-30 2008-05-07 株式会社电装 制造碳化硅半导体器件的方法
US20090221139A1 (en) * 2008-02-29 2009-09-03 Oki Semiconductor Co., Ltd. Method of producing semiconductor device
JP2012054505A (ja) * 2010-09-03 2012-03-15 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
CN203721733U (zh) * 2014-01-20 2014-07-16 张家港凯思半导体有限公司 平面型功率mos器件

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108231560A (zh) * 2016-12-09 2018-06-29 全球能源互联网研究院 一种控制电极制备方法及mosfet功率器件
CN108231559A (zh) * 2016-12-09 2018-06-29 全球能源互联网研究院 一种接触电极制备方法及mosfet功率器件
CN108231560B (zh) * 2016-12-09 2022-02-15 全球能源互联网研究院 一种控制电极制备方法及mosfet功率器件
CN108257859A (zh) * 2016-12-28 2018-07-06 全球能源互联网研究院 一种栅氧化层的制备方法及mosfet功率器件
CN108257859B (zh) * 2016-12-28 2021-09-03 全球能源互联网研究院 一种栅氧化层的制备方法及mosfet功率器件
CN111192921A (zh) * 2019-08-14 2020-05-22 深圳方正微电子有限公司 碳化硅绝缘栅场效应晶体管栅氧化层的制备方法

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