KR100279951B1 - 상보형 모스 트랜지스터의 스플릿 게이트 산질화막 제조 방법 - Google Patents

상보형 모스 트랜지스터의 스플릿 게이트 산질화막 제조 방법 Download PDF

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Abstract

단지 1번의 열 산화에 의한 간단한 공정으로 스플릿 게이트 산화막을 제조하며, 특히 게이트 산화막을 산질화막으로 형성하여 P 모스에서의 붕산 도펀트의 확산에 의한 게이트 페너트레이션을 억제시켜 극박 게이트의 신뢰성을 향상시키기 위한 것으로, 실리콘웨이퍼에 정의된 상보형 모스 트랜지스터의 각 모스 트랜지스터 영역에 희생 산화막을 통해 선택적으로 임계 전압 조절, 펀치 스루 방지, 채널 스톱 형성, 웰 형성 등을 위한 이온 주입 공정을 한 후, 질소가 함유된 가스 분위기에서 급속 열처리하여 각 모스 트랜지스터 영역의 실리콘웨이퍼에 질소를 도핑한 다음, 저전압 구동의 모스 트랜지스터 영역만 드러나도록 마스킹 한 다음, 습식 세정에 의해 저전압 구동 모스 트랜지스터 영역의 희생 산화막을 선택적으로 제거한다. 그리고, 실리콘웨이퍼를 질소 가스 분위기에서 급속 열처리하여 이온 주입 공정에 의한 실리콘웨이퍼의 손상을 회복시키며, 습식 세정하여 고전압 구동 트랜지스터 영역의 희생 산화막을 제거한 다음, 열 산화하여 상기 저전압 및 저전압 구동 트랜지스터에 서로 두께가 다른 게이트 산질화막을 형성한다.

Description

상보형 모스 트랜지스터의 스플릿 게이트 산질화막 제조 방법{METHOD FOR MANUFACTURING SPLIT GATE OXYNITRIDE OF CMOS TRANSISTOR}
본 발명은 상보형 모스 트랜지스터의 스플릿 게이트 산화막 제조 방법에 관한 것으로, 더욱 상세하게는 상보형 모스 트랜지스터의 P 모스와 N 모스에 두께가 다른 게이트 산화막을 형성하여 각 트랜지스터가 고전압과 저전압에 의해 각기 다르게 구동되도록 한 상보형 모스 트랜지스터의 스플릿 게이트 산화막 제조 방법에 관한 것이다.
현재 및 장래의 반도체 산업은 서브 미크론(sub micron)에로의 소자 사이즈의 축소가 진행되고 있으며, 이에 대응하여 전계 효과 트랜지스터(FET) 구동을 위한 게이트 산화막의 두께도 수십 Å정도로 얇아지고 있다. 그러나, 게이트 산화막 의 두께가 얇아짐에 따라 P 모스 폴리 전극으로부터 붕산 도펀트(dopant)()의 확산에 의해 게이트 페너트레이션(penetration)이 발생하여 전계 효과 트랜지스터의 전류 누설(leakage)을 초래한다. 따라서, 이러한 극박 게이트 산화막의 문제점을 해결하기 위하여 게이트 산화막을 산질화막(oxynitride)으로 형성하는 것이 주류로 되고 있다.
또한, 최근에는 상보형 모스 구조의 논리 소자의 저전력화 및 다기능 효율을 고려하여 상보형 모스 트랜지스터의 N 모스와 P 모스에 있어서, 서로 다른 두께의 게이트 산화막을 형성하여 고전압과 저전압으로 각각 다르게 구동되도록 한 스플릿 게이트 산화막이 주류로 되고 있다.
그러면, 이러한 스플릿 게이트 산화막을 제조하는 종래의 방법을 첨부된 도 1a 내지 도 1c를 참조하여 설명한다.
먼저, 도 1a에 도시한 바와 같이, 실리콘웨이퍼(1) 상에 선택적 산화법(LOCOS ; local oxidation of silicon)에 의한 필드 산화막이나 트렌치에 의해 소자 분리 영역(2)을 형성하여 모스 트랜지스터 영역을 정의한 다음, N, P 모스 영역에 관계없이 저전압 구동 영역과 고전압 구동 영역의 희생 산화막(3)을 통해 선택적으로 임계 전압 조절, 펀치 스루(punch-through) 방지, 채널 스톱(channel stop) 형성, 웰 형성 등을 위한 이온 주입(4,5)을 각각 실시한 후, 실리콘웨이퍼(1)를 표면 세정하여 모스 트랜지스터 영역 상부에 형성된 희생 산화막(3)을 제거한다.
그 다음 도 1b에 도시한 바와 같이, 실리콘웨이퍼(1)를 퍼니스(furnace)에서 열 산화시켜 실리콘웨이퍼의 P 모스 영역과 N 모스 영역 상부에 동일한 두께의 게이트 산화막(6)을 열 성장시킨다. 그리고, 포토리소그래피(photolithography) 공정에 의해 실리콘웨이퍼(1)의 저전압 구동 영역만 드러나도록 감광막 패턴(7)을 형성한 후, 감광막 패턴(7)을 레지스터로 드러난 저전압 구동 영역의 게이트 산화막을 식각하여 제거한다.
그 다음 도 1c에 도시한 바와 같이, 실리콘웨이퍼(1) 상부에 형성된 감광막 패턴(7)을 제거하고, 고전압 구동 영역에만 게이트 산화막(6)이 형성된 실리콘웨이퍼(1)를 재차 퍼니스에서 열 산화시켜 게이트 산화막(8)을 열 성장시킨다. 그러면, 고전압 구동 영역의 게이트 산화막(6,8)은 2번의 열 산화 공정에 의해 성장된 두께로 형성되며, 저전압 구동 영역의 게이트 산화막(8)은 2번째의 열 산화 공장에 의해 성장된 두께가 되므로, N, P 모스에서 서로 다른 구동 전압에 의해 동작되는 스플릿 게이트 산화막이 형성된다.
이와 같이 종래의 스플릿 게이트 산화막을 제조하는 방법은 퍼니스에 의한 1차 열 산화로 각 모스 트랜지스터 영역에 동일한 두께의 게이트 산화막을 형성하고, 게이트 산화막을 선택적 식각한 다음, 재차 퍼니스에 의한 2차 열 산화로 목적하는 게이트 산화막의 두께를 조절하여 스플릿 게이트를 형성하는 것으로, 2번의 열 산화 공정을 하여야 하므로 공정이 복잡할 뿐만 아니라 재 산화에 의한 게이트 산화막 두께의 정확한 조절이 어려우며, 게이트 산화막의 선택적 식각을 위하여 감광막에 의해 마스킹되는 고전압 구동 영역의 게이트 산화막은 2차 열 산화 공정시 감광막 오염 등에 의한 결함이 생성되어 전류 누설 등이 발생하여 취약하게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 그 목적은 단지 1번의 열 산화에 의한 간단한 공정으로 스플릿 게이트 산화막을 제조하며, 특히 게이트 산화막을 산질화막으로 형성하여 P 모스에서의 붕산 도펀트의 확산에 의한 게이트 페너트레이션을 억제시켜 극박 게이트의 신뢰성을 향상시키는 데 있다.
도 1a 내지 도 1c는 상보형 모스 트랜지스터의 스플릿 게이트 산화막을 제조하는 종래의 방법을 도시한 공정도이고,
도 2a 내지 도 2f는 본 발명에 따른 상보형 모스 트랜지스터의 스플릿 게이트 산질화막을 제조하는 방법을 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 상보형 모스 트랜지스터의 각 모스 트랜지스터 영역이 정의된 실리콘웨이퍼에 질소를 도핑하고, 저전압 구동 영역의 실리콘웨이퍼 표면에 잔류하는 질소량이 고전압 구동 영역의 실리콘웨이퍼 표면에 잔류하는 질소량보다 많게 한 다음, 실리콘웨이퍼를 열 산화하여 저전압 구동 영역의 게이트 산질화막 두께가 고전압 구동 영역의 게이트 산질화막 두께보다 얇게 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 1a 내지 도 1f는 본 발명에 따른 상보형 모스 트랜지스터의 스플릿 게이트 산질화막을 제조하는 방법을 도시한 공정도이다.
먼저, 도 2a에 도시한 바와 같이, 실리콘웨이퍼(11) 상에 선택적 산화법에 의한 필드 산화막이나 트렌치에 의해 소자 분리 영역(12)을 형성하여 모스 트랜지스터 영역을 정의한 다음, 저전압 구동 영역과 고전압 구동 영역의 희생 산화막(13)을 통해 선택적으로 임계 전압 조절, 펀치 스루 방지, 채널 스톱 형성, 웰 형성 등을 위한 이온 주입(I11,I12)을 각각 실시한다.
그 다음 도 2b에 도시한 바와 같이, 질소 성분이 함유된 가스, 바람직하게는가스 분위기에서 급속 열처리 공정(RTA ; rapid thermal annealing)(T11)을 실시한다. 이때, 급속 열처리 공정(T11)은 온도 900℃ 내지 950℃ 이내, 압력 700Torr 내지 760Torr 이내, 시간 5초 내지 20초 이내에서 실시한다. 그러면, 임계 전압 조절, 펀치 스루 방지, 채널 스톱 형성, 웰 형성 등을 위한 이온 주입 공정에 의해 실리콘웨이퍼(11) 내부의 실리콘 결합이 깨어져 있으므로, 고온의가스 분위기에서 해리된 질소(N)(14)가 실리콘웨이퍼(11) 내부로 쉽게 확산 침투되어 도핑(doping)된다.
그 다음 도 2c에 도시한 바와 같이, 포토리소그래피 공정에 의해 저전압 구동 영역만 드러나도록 실리콘웨이퍼(11) 상부에 감광막 패턴(15)을 형성한 후, 감광막 패턴(15)을 레지스터로 실리콘웨이퍼(11)를 습식 세정한다. 그러면, 드러난 저전압 구동 영역의 희생 산화막이 선택적으로 제거된다.
그 다음 도 2d에 도시한 바와 같이, 실리콘웨이퍼(11) 상부의 감광막 패턴을 제거하고, 임계 전압 조절, 펀치 스루 방지, 채널 스톱 형성, 웰 형성 등을 위한 이온 주입 공정에 의해 발생된 실리콘웨이퍼(11)의 손상 회복을 위해 질소() 가스 분위기에서 급속 열처리 공정(T12)을 실시한다. 이때, 급속 열처리 공정(T12)은 온도 1000℃ 내지 1100℃, 압력 700Torr 내지 760Torr, 시간 10초 내지 30초 이내에서 실시한다. 그러면, 이온 주입 공정에 의해 발생된 실리콘웨이퍼(11)의 손상이 회복되어 실리콘은 재결합된다. 이때, 실리콘과 결합되지 않은 실리콘웨이퍼(11) 내의 도핑된 질소(N)(14)는 실리콘웨이퍼(11)의 표면으로 파일 업(pile up)된다. 따라서, 고전압 구동 영역에서 실리콘웨이퍼(11)의 도핑된 질소(N)(14)는 대부분 희생 산화막(13) 내부로 확산 결합하게 되나, 저전압 구동 영역에서는 실리콘웨이퍼(11)의 표면에 파일 업된다. 이것은 저전압 구동 영역 실리콘웨이퍼(11) 표면의 자연 산화막층이 베리어(barrier) 역할을 함으로써 도핑된 질소(N)가 실리콘웨이퍼(11) 내부에서 달아나지 못하고 파일 업되기 때문이다.
그 다음 도 2e에 도시한 바와 같이, 실리콘웨이퍼(11)를 습식 세정하여 고전압 구동 영역의 희생 산화막을 제거하며, 실리콘웨이퍼(11) 전면에 형성된 자연 산화막을 제거한다. 그러면, 저전압 구동 영역의 실리콘웨이퍼(11) 표면에서는 도핑된 질소(N)(14)가 잔류하게 되나, 고전압 구동 영역의 실리콘웨이퍼(11) 표면에서는 도핑된 질소(N)가 희생 산화막에 소모되어 거의 잔류하지 않게 되거나 저전압 구동 영역의 실리콘웨이퍼(11) 표면에 비해 잔류량이 작게 된다.
그 다음 도 2f에 도시한 바와 같이, 퍼니스를 이용하여 실리콘웨이퍼(11)를 열 산화함으로써 P 모스 및 N 모스의 게이트 산화막을 열성장시킨다. 이때, 질소(N)가 실리콘웨이퍼(11) 내부에 존재하면 열 산화 속도가 저하되어 결과적으로 산질화막이 형성되며 두께가 얇아진다. 따라서, 저전압 구동 영역과 고전압 구동 영역의 실리콘웨이퍼(11) 표면에 잔류하는 질소(N) 량이 서로 다르므로 각 모스 영역에서의 열 산화 속도 차이에 따라 두께가 서로 다른 스플릿 게이트 산질화막이 형성된다. 즉, 고전압 구동 영역에 비해 실리콘웨이퍼 표면에 잔류하는 질소(N) 량 이 많은 저전압 구동 영역에서는 고전압 구동 영역에 비해 산화 속도가 느리므로 극박의 산질화막(16)이 형성되며, 저전압 구동 영역에 비해 잔류 질소(N) 량이 적은 고전압 구동 영역에서는 저전압 구동 영역에 비해 두꺼운 산질화막(17)이 형성되므로 자연적으로 목적하는 두께가 다른 스플릿 게이트 산질화막이 완성된다. 이때, 스플릿 게이트 산질화막의 각 두께 조정은 각 모스 영역 실리콘 표면에 잔류하는 질소(N) 량의 조절에 의해 쉽게 이루어질 수 있다. 그리고, 각 모스 영역의 게이트 산화막이 산질화막으로 형성되므로, P 모스에서 붕산 도펀트의 확산에 따른 게이트 페너트레이션을 방지할 수 있어 극박 게이트 산화막의 신뢰성을 향상시키게 된다.
이와 같이 본 발명은 고전압 및 저전압 구동 영역의 실리콘웨이퍼 표면에 잔류하는 질소(N) 량을 각각 다르게 하여 열 산화 속도를 조절함으로써, 단지 1번의 열 산화에 의한 간단한 공정으로 각 구동 영역의 게이트 산화막 두께가 다른 스플릿 게이트 산화막을 제조할 수 있을 뿐만 아니라, 표면에 질소(N)가 잔류하는 실리콘웨이퍼를 열 산화하여 게이트 산화막을 산질화막으로 형성하므로 P 모스에서 붕산 도펀트의 확산에 따른 게이트 페너트레이션을 방지할 수 있어 극박 게이트 산화막의 신뢰성을 향상시킬 수 있다.

Claims (5)

  1. 상보형 모스 트랜지스터의 각 모스 트랜지스터 영역이 정의된 실리콘웨이퍼에 질소를 도핑하고, 저전압 구동 영역의 실리콘웨이퍼 표면에 잔류하는 질소량이 고전압 구동 영역의 실리콘웨이퍼 표면에 잔류하는 질소량보다 많게 한 다음, 실리콘웨이퍼를 열 산화하여 저전압 구동 영역의 게이트 산질화막 두께가 고전압 구동 영역의 게이트 산질화막 두께보다 얇게 형성하는 것을 특징으로 하는 상보형 모스 트랜지스터의 스플릿 게이트 산질화막 제조 방법.
  2. 실리콘웨이퍼에 정의된 상보형 모스 트랜지스터의 각 모스 트랜지스터 영역에 희생 산화막을 통해 선택적으로 임계 전압 조절, 펀치 스루 방지, 채널 스톱 형성, 웰 형성 등을 위한 이온 주입 공정을 한 후, 질소가 함유된 가스 분위기에서 급속 열처리하여 각 모스 트랜지스터 영역의 실리콘웨이퍼에 질소를 도핑하는 단계와;
    상기 각 모스 트랜지스터 영역중 저전압 구동의 모스 트랜지스터 영역만 드러나도록 마스킹 한 다음, 습식 세정에 의해 상기 저전압 구동 모스 트랜지스터 영역의 희생 산화막을 선택적으로 제거하는 단계와;
    상기 저전압 구동 트랜지스터 영역만 희생 산화막이 제거된 실리콘웨이퍼를 질소 가스 분위기에서 급속 열처리하여 상기 이온 주입 공정에 의한 실리콘웨이퍼의 손상을 회복시키는 단계와;
    상기 실리콘웨이퍼를 습식 세정하여 고전압 구동 트랜지스터 영역의 희생 산화막을 제거하는 단계와;
    상기 실리콘웨이퍼를 열 산화하여 상기 저전압 및 저전압 구동 트랜지스터에 서로 두께가 다른 게이트 산질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 상보형 모스 트랜지스터의 스플릿 게이트 산질화막 제조 방법.
  3. 제 2 항에 있어서, 상기 질소가 함유된 가스 분위기에서 급속 열처리하여 실리콘웨이퍼에 질소를 도핑하는 단계에서, 상기 가스는가스를 이용하는 것을 특징으로 하는 상보형 모스 트랜지스터의 스플릿 게이트 산질화막 제조 방법.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 질소가 함유된 가스 분위기에서 급속 열처리하여 실리콘웨이퍼에 질소를 도핑하는 단계에서, 상기 급속 열처리는 온도 900℃ 내지 950℃ 이내, 압력 700Torr 내지 760Torr 이내, 시간 5초 내지 20초 이내에서 실시하는 것을 특징으로 하는 상보형 모스 트랜지스터의 스플릿 게이트 산질화막 제조 방법.
  5. 제 4 항에 있어서, 상기 질소 가스 분위기에서 급속 열처리하여 상기 이온 주입 공정에 의한 실리콘웨이퍼의 손상을 회복시키는 단계에서, 상기 급속 열처리는 온도 1000℃ 내지 1100℃ 이내, 압력 700Torr 내지 760Torr 이내, 시간 10초 내지 30초 이내에서 실시하는 것을 특징으로 하는 상보형 모스 트랜지스터의 스플릿 게이트 산질화막 제조 방법.
KR1019990002271A 1999-01-25 1999-01-25 상보형 모스 트랜지스터의 스플릿 게이트 산질화막 제조 방법 KR100279951B1 (ko)

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