KR100567875B1 - 반도체소자의 게이트 유전체 및 그 형성 방법 - Google Patents

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Abstract

게이트 유전체를 통하여 불순물 및 캐리어의 확산이 이루어지는 것을 방지한 게이트 유전체 및 그 형성 방법이 개시되어 있는 바, 본 발명의 게이트 유전체는 실리콘기판 상에 순서적으로 형성된 실리콘옥시나이트라이드막과 산화막을 포함하며, 실리콘옥시나이트라이드막은 불순물 및 캐리어의 확산을 방지하는 배리어 기능을 한다. 또한, 본 발명에 따른 게이트 유전체 형성 방법은, 실리콘기판에 질소 이온주입을 실시하는 단계와, 질소 이온 주입된 실리콘기판 상에 산화막을 형성하는 단계와, 산화막이 형성된 기판을 어닐링하여 질소 이온 주입된 영역에 실리콘옥시나이트라이드막을 형성하는 단계를 포함한다.
반도체 소자, 질소 이온주입, 실리콘옥시나이트라이드막, 게이트, 유전체

Description

반도체소자의 게이트 유전체 및 그 형성 방법{METHOD FOR FORMING GATE DIELECTRIC IN SEMICONDUCTOR DEVICE}
도 1 내지 도 4는 본 발명에 따른 게이트 유전체 형성 방법을 설명하기 위한 공정 단면도.
＜도면의 주요부분에 대한 부호의 설명＞
201 : 실리콘기판 202 : 소자분리막
203 : 희생 산화막 204 : 실리콘옥시나이트라이드막
205 : 열 산화막
본 발명은 반도체 소자의 소자분리 기술에 관한 것으로, 특히 게이트 유전체 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 통상적인 반도체 집적회로 제조 공정은 MOSFET를 형성함에 있어서 게이트 전극과 실리콘기판 사이에 게이트 유전체를 개재시킨다.
게이트 유전체로는 고 신뢰성의 유전체를 요구하게 되는데, 통상적으로 열 산화(thermal oxidation)에 의한 열산화막이 이용되고 있다.
그런데, MOSFET 제조에서는 게이트 형성 후에 여러 종류의 불순물 이온주입이 실시되고 불순물 도핑 후 고온에서 진행되는 어닐링과 소자 완성 후에 사용되는 인가전압에 의해 게이트 산화막을 통하여 불순물 및 캐리어(carrier)의 확산이 이루어져 소자의 GOI 특성이 저하된다.
특히 P채널 MOSFET의 게이트에는 보론(B)이 도핑되게 되는데, 이 보론이 게이트 산화막을 통과하여 트랜지스터의 채널영역으로 침투함으로써 소자 특성이 크게 저하된다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 게이트 유전체를 통하여 불순물 및 캐리어의 확산이 이루어지는 것을 억제할 수 있는 반도체소자의 게이트 유전체 및 그 형성 방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 실리콘기판에 질소 이온주입을 실시하는 단계와, 상기 질소 이온 주입된 실리콘기판 상에 산화막을 형성하는 단계와, 상기 산화막이 형성된 기판을 어닐링하여 상기 질소 이온 주입된 영역에 실리콘옥시나이트라이드막을 형성하는 단계를 포함한다.
삭제
바람직하게, 상기 질소 이온주입은 상기 실리콘기판 상에 희생 산화막이 형 성된 상태에서 실시하여 실리콘 기판의 손상을 방지하는 것이 좋다.
또한, 상기 질소 이온주입은 상기 산화막 하부에 얇은 실리콘옥시나이트라이드막이 형성되도록 실시하고, 상기 어닐링은 예컨대 N2와 같이 질소를 포함하는 가스 분위기에서 실시한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시 예를 도면을 참조하여 설명하기로 한다.
도 1 내지 도 4는 본 발명에 따른 게이트 유전체 형성 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1을 참조하면, 실리콘기판(201)에 소자분리 절연막(202)을 형성하고 희생 산화막(203)을 형성한다.
소자분리 절연막(202)은 널리 알려진 로코스(Local Oxidation of Silicon; LOCOS) 기술과, STI(Shallow Trench Isolation) 등의 방법을 이용한다.
희생 산화막(203)은 열 산화 공정에 의해 얇게 형성하며, 희생 산화막(203)은 후속 진행되는 저에너지 질소 이온 주입시 실리콘기판(201) 표면의 손상을 방지하기 위한 버퍼층이며, 통상적으로 게이트 산화막 형성 전에 실시되는 문턱전압 조절을 위한 이온주입, 웰 이온주입 등을 위한 버퍼층이기도 하다.
이어서, 도 2는 저 에너지 질소 이온주입을 실시하는 과정을 보여준다. 저 에너지로 실시하는 이유는 후속 어닐링에서 실리콘기판(201) 표면에 매우 얇게 옥 시나이트라이드막이 형성되도록 하기 위함이다.
이어서, 도 3과 같이 희생 산화막(203)과 유기물, 파티클을 제거하는 전세정(Pre-cleaning)을 실시한다.
게이트 산화전 전 세정 방법은 여러 가지 방법이 있으며, 예컨대 DHF 및 O3 순수를 이용하여 전 세정을 실시한다.
이어서, 도 4와 같이 열 산화에 의해 열산화막(205)을 성장시키고, 예컨대 N2 가스와 같은 질소를 포함하는 가스 분위기에서 어닐링하여 열산화막 하부의 질소가 이온 주입된 실리콘기판(201) 표면에 실리콘옥시나이트라이드막(204)을 형성한다.
이후, 게이트 도전층 증착, 불순물 도핑 등 일련의 MOSFET 제조 공정을 진행한다.
실리콘옥시나이트라이드막(204)는 pMOSFET의 게이트에 도핑된 보론(B)의 투과(penetration) 현상 등 불순물 확산을 방지하고, 캐리어(carrier)의 확산을 방지하는 배리어 역할을 한다.
그리고, 실리콘옥시나이트라이드막(204)과 열산화막(205)은 게이트 유전체로서 기능을 한다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사 상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명은 반도체기판 상에 순서적으로 형성된 실리콘옥시나이트라이드막(204)과 열산화막(205)을 게이트 유전체로서 형성하여, 실리콘옥시나이트라이드막(204)이 불순물 및 캐리어의 확산을 방지하도록 하여 소자의 GOI 특성을 개선하는 효과가 있다.

Claims (7)

  1. 삭제
  2. 실리콘기판에 질소 이온주입을 실시하는 단계와,
    상기 질소 이온 주입된 실리콘기판 상에 산화막을 형성하는 단계와,
    상기 산화막이 형성된 기판을 어닐링하여 상기 질소 이온 주입된 영역에 실리콘옥시나이트라이드막을 형성하는 단계
    를 포함하는 반도체소자의 게이트 유전체 형성 방법.
  3. 제 2 항에 있어서,
    상기 질소 이온주입은 상기 산화막 하부에 얇은 실리콘옥시나이트라이드막이 형성되도록 실시하는 것을 특징으로 하는 게이트 유전체 형성 방법.
  4. 제 2 항에 있어서,
    상기 산화막을 열 산화에 의해 형성되는 것을 특징으로 하는 게이트 유전체 형성 방법.
  5. 제 2 항에 있어서,
    상기 어닐링은 질소를 포함하는 가스 분위기에서 실시하는 것을 특징으로 하는 게이트 유전체 형성 방법.
  6. 제 5 항에 있어서,
    상기 질소를 포함하는 가스는 N2 가스인 것을 특징으로 하는 게이트 유전체 형성 방법.
  7. 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 질소 이온 주입은 상기 실리콘기판 상에 희생 산화막이 형성된 상태에서 실시하는 것을 특징으로 하는 게이트 유전체 형성 방법.
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