KR100894751B1 - 반도체 소자의 트랜지스터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 본 발명은 반도체 기판에 실리콘 질화막을 형성한 후 실리콘 질화막과 반도체 기판의 계면에 질화 산화막을 형성하여 게이트 산화막을 질화 산화막과 실리콘 질화막의 적층 구조로 형성함으로써, 핫 캐리어 이펙트에 대한 저항성을 향상시키고 게이트 전극에 주입된 보론이 채널 영역을 침투하는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법이 개시된다.
게이트 산화막, 핫 캐리어, 실리콘 질화막, 질화 산화막

Description

반도체 소자의 트랜지스터 및 그 제조 방법{Transistor in a semiconductor device and method of manufacturing the same}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 트랜지스터의 그 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102 , 202 : 소자 분리막
103a, 203a : p웰 103b, 203a : n웰
204 : 실리콘 질화막 205 : 질화 산화막
104, 245 : 게이트 산화막 105, 206 : 폴리실리콘층
106a, 106b, 207a, 207b : 게이트 전극
107a, 107b, 208a, 208b : 저농도 불순물 영역
108, 209 : 버퍼 산화막 109, 210 : 질화막
110, 211 : 절연막 스페이서
111a, 111b, 212a, 212b : 고농도 불순물 영역
112a, 112b, 213a, 213b : 소오스/드레인
113, 214 : 실리사이드층
본 발명은 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 핫 캐리어 이펙트와 게이트 절연막에서의 누설 전류 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 트랜지스터는 게이트 전극과, 게이트 전극 양 가장자리의 반도체 기판에 형성된 소오스/드레인으로 이루어지며, 게이트 전극과 반도체 기판 사이에는 게이트 산화막이 형성된다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, nMOS 트랜지스터가 형성될 nMOS 영역과 pMOS 트랜지스터가 형성될 pMOS 영역이 각각 정의된 반도체 기판(101)의 소자 분리 영역에 소자 분리막(102)을 형성한 후 이온 주입 공정으로 nMOS 영역의 반도체 기판(101)에는 p웰(103a)을 형성하고, pMOS 영역의 반도체 기판(101)에는 n웰(103b)을 각각 형성 한다.
도 1b를 참조하면, nMOS 영역과 pMOS 영역을 포함한 전체 구조 상부에 게이트 산화막(104) 및 폴리실리콘층(105)을 순차적으로 형성한다.
도 1c를 참조하면, 패터닝 공정을 통해 게이트 산화막(도 1b의 104) 및 폴리실리콘층(도 1b의 105)을 패터닝하여 nMOS 영역과 pMOS 영역에 각각 게이트 산화막(104) 및 게이트 전극(106a 및 106b)을 형성한다.
이후, LDD 구조의 소오스/드레인을 형성하기 위하여 nMOS 영역과 pMOS 영역에 소정의 패턴으로 형성된 게이트 전극(106a 및 106b) 양 가장자리의 반도체 기판(101)에 저농도 이온 주입 공정으로 저농도 불순물 영역(107a 및 107b)을 각각 형성한다. 여기서, nMOS 영역에는 n타입 불순물을 주입하여 저농도 불순물 영역(107a)을 형성하고, pMOS 영역에는 p타입 불순물을 주입하여 저농도 불순물 영역(107b)을 형성한다.
도 1d를 참조하면, 게이트 전극(106a 및 106b)의 양 측면에 절연막 스페이서를 형성하기 위한 제1 절연막(108) 및 제2 절연막(109)을 전체 상부에 순차적으로 형성한다. 이후, 전면 식각 공정으로 제1 및 제2 절연막(108 및 109)을 게이트 전극(106a 및 106b)의 양 측면에만 잔류시켜 제1 및 제2 절연막(108 및 109)으로 이루어진 절연막 스페이서(110)를 형성한다.
상기에서, 제1 절연막(108)은 저압 실리콘 산화물(LP-TEOS)로 형성하며, 제2 절연막(109)은 실리콘 질화물(Si3N4)로 형성한다. 이때, 제1 절연막(108)은 폴실리 콘층으로 이루어진 게이트 전극(106a 및 106b)과 실리콘 질화물로 이루어진 제2 절연막(109)이 직접 접촉할 경우 스트레스가 발생되는 것을 방지해주는 버퍼 산화막의 역할을 한다.
이후, 소오스/드레인을 형성하기 위하여 게이트 전극(106a 및 106b)의 양측면에 형성된 절연막 스페이서(110) 가장자리의 반도체 기판(101)에 고농도 이온 주입 공정으로 고농도 불순물 영역(111a 및 111b)을 저농도 불순물 영역(107a 및 107b)보다 깊게 형성한다. 여기서, nMOS 영역에는 n타입 불순물을 주입하여 고농도 불순물 영역(11a)을 형성하고, pMOS 영역에는 p타입 불순물을 주입하여 고농도 불순물 영역(111b)을 각각 형성한다. 이로써, 저농도 불순물 영역(107a 및 107b)과 고농도 불순물 영역(111a 및 111b)으로 이루어진 LDD 구조의 소오스/드레인(112a 및 112b)이 nMOS 영역과 pMOS 영역에 각각 형성된다.
도 1e를 참조하면, 게이트 전극(106a 및 106b) 및 소오스/드레인(112a 및 112b)의 상부 표면에 실리사이드층(113)을 형성한다. 이로써, 일반적은 트랜지스터가 제조된다.
상기의 방법을 통해 제조되는 트랜지스터에서는 집적도를 높이고 동작 전압을 낮추기 위하여 게이트 산화막의 두께를 감소시켜야 하지만, 게이트 산화막의 두께가 30Å보다 얇아지면 게이트 산화막을 통과하여 전자의 다이렉트 터널링(Direct tunneling)이 발생되어 누설 전류가 증가하는 문제점이 발생된다.
또한, 저농도 불순물 영역과 고농도 불순물 영역을 형성하면서 폴리실리콘층으로 이루어진 게이트 전극에 전도성을 부여하기 위하여 pMOS 영영에 주입되는 보 론이 후속 열처리 공정에서 게이트 산화막을 통과하여 채널 영역인 게이트 전극 하부의 반도체 기판 표면으로 확산된다. 보론이 채널 영역까지 확산되면 트랜지스터의 문턱 전압이 변하여 소자의 신뢰성이 저하된다.
따라서, 높은 온도에서 후속 열처리 공정을 실시하는데 어려움이 있으며, 낮은 온도에서 후속 열처리를 실시하면 접합 깊이가 낮아져 누설 전류가 증가하고, 게이트 전극에 주입된 불순물을 충분하게 활성화시킬 수 없어 게이트 전극 내부에 불순물 농도가 감소하여 절연 영역이 발생될 수 있다. 이로 인하여, 원하지 않는 전기적 게이트 산화막 두께가 증가되어 문턱 전압이 높아지는 문제점이 발생된다.
한편, nMOS 트랜지스터의 경우에는 소오스에서 드레인으로 이동하는 전자/정공이 주위 온도에 의해 얻을 수 있는 운동 에너지보다 게이트에 가해지는 높은 전계에 의해 반도체 기판과 게이트 산화막 계면의 에너지 장벽보다 높은 에너지를 얻어 게이트 산화막 내로 유입되는 핫 캐리어 이펙트에 의해 문턱 전압이 감소하는 문제점이 발생할 수 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 본 발명은 반도체 기판에 실리콘 질화막을 형성한 후 실리콘 질화막과 반도체 기판의 계면에 질화 산화막을 형성하여 게이트 산화막을 질화 산화막과 실리콘 질화막의 적층 구조로 형성함으로써, 핫 캐리어 이펙트에 대한 저항성을 향상시키고 게이트 전극에 주입된 보론이 채널 영역을 침투하는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 트랜지스터는 반도체 기판 상부에 소정의 패턴으로 형성된 게이트 전극과, 게이트 전극 양 가장자리의 반도체 기판에 형성된 소오스/드레인과, 게이트 전극 및 반도체 기판 사이에 형성되며 실리콘 질화막 및 질화 산화막의 적층 구조로 이루어진 게이트 산화막을 포함하는 것을 특징으로 한다.
상기에서, 실리콘 질화막의 두께는 10 내지 30Å이며, 질화 산화막의 두께는 2 내지 5Å인 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 트랜지스터의 제조 방법은 반도체 기판 상부에 실리콘 질화막을 형성하는 단계와, 실리콘 질화막 상부에 폴리실리콘층을 형성하는 단계와, 식각 공정으로 폴리실리콘층, 실리콘 질화막 및 질화 산화막을 패터닝하여 폴리실리콘층으로 이루어진 게이트 전극과, 질화 산화막으로 이루어진 게이트 산화막을 형성하는 단계와, 게이트 전극 양 가장자리의 반도체 기판에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기에서, 실리콘 질화막은 10 내지 30Å의 두께로 형성하는 것을 특징으로 하며, 저압 급속 열처리 장치에서 산소 성분을 저압 펌핑으로 제거한 후 600 내지 900℃의 온도에서 암모니아 가스를 10 내지 90초 동안 공급하여 형성하는 것을 특징으로 한다.
한편, 실리콘 질화막을 형성한 후 폴리실리콘층을 형성하기 전에, 실리콘 질화막 및 반도체 기판의 계면에 질화 산화막을 형성하는 단계를 더 포함하며, 질화 산화막은 식각 공정 시 실리콘 질화막과 같이 패터닝되어 게이트 산화막을 질화 산화막 및 실리콘 질화막의 적층 구조로 형성하는 것을 특징으로 한다,
질화 산화막은 2 내지 5Å의 두께로 형성하는 것을 특징으로 하며, 저압 급속 열처리 장치에서 온도를 750 내지 1050℃로 상승시킨 후 NO 또는 N2O 가스를 10 내지 150초 동안 공급하여 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 트랜지스터의 그 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, nMOS 트랜지스터가 형성될 nMOS 영역과 pMOS 트랜지스터가 형성될 pMOS 영역이 각각 정의된 반도체 기판(201)의 소자 분리 영역에 소자 분 리막(202)을 형성한 후 이온 주입 공정으로 nMOS 영역의 반도체 기판(201)에는 p웰(203a)을 형성하고, pMOS 영역의 반도체 기판(201)에는 n웰(203b)을 각각 형성한다.
도 2b를 참조하면, 반도체 기판(201)의 표면에 형성된 자연 산화막(도시되지 않음)을 불산 용액으로 제거한 후 nMOS 영역과 pMOS 영역을 포함한 전체 구조 상부에 실리콘 질화막(204)을 형성한다.
실리콘 질화막(204)은 저압 급속 열처리 장치에서 산소 성분을 저압 펌핑으로 제거한 후 600 내지 900℃의 온도에서 암모니아 가스를 10 내지 90초 동안 공급하여 10 내지 30Å의 두께로 형성한다.
도 2c를 참조하면, 실리콘 질화막(204) 및 반도체 기판(201)의 계면에 질화 산화막(205)을 형성한다.
질화 산화막(205)은 실리콘 질화막(204)을 형성한 저압 급속 열처리 장치에서 온도를 750 내지 1050℃로 상승시킨 후 NO 또는 N2O 가스를 10 내지 150초 동안 공급하여 2 내지 5Å의 두께로 형성한다.
상기의 질화 산화막(205)은 NO 또는 O 성분이 실리콘 질화막(204)을 통과하여 반도체 기판(201)의 실리콘 성분과 결합하면서 형성되므로 신뢰성이 우수하며, 실리콘 질화막(204)은 산소 성분 등에 대한 침투 저항성이 있기 때문에 질화 산화막(205)의 두께를 용이하게 조절할 수 있다.
도 2d를 참조하면, nMOS 영역과 pMOS 영역을 포함한 전체 구조 상부에 폴리 실리콘층(206)을 형성한다.
도 2e를 참조하면, 게이트 마스크를 이용한 패터닝 공정을 통해 폴리실리콘층(도 2d의 206), 실리콘 질화막(도 2d의 205) 및 질화 산화막(도 2d의 204)을 패터닝하여 질화 산화막(204) 및 실리콘 질화막(205)이 적층된 게이트 산화막(245)과 폴리실리콘층(도 2d의 206)으로 이루어진 게이트 전극(207a 및 207b)을 nMOS 영역과 pMOS 영역에 각각 형성한다.
이때, HBr 가스가 포함된 식각 가스를 이용한 건식 식각 방법으로 폴리실리콘층(도 2d의 206)을 패터닝하여 게이트 전극(207a 및 207b)을 형성하며, 게이트 전극(207a 및 207b)을 형성한 후에 산소 분위기에서 열처리 공정을 실시하여 패터닝 공정 시 발생된 플라즈마 손상 등을 제거한다.
이후, LDD 구조의 소오스/드레인을 형성하기 위하여 nMOS 영역과 pMOS 영역에 소정의 패턴으로 형성된 게이트 전극(207a 및 207b) 양 가장자리의 반도체 기판(201)에 저농도 이온 주입 공정으로 저농도 불순물 영역(208a 및 208b)을 각각 형성한다. 여기서, nMOS 영역에는 n타입 불순물을 주입하여 저농도 불순물 영역(208a)을 형성하고, pMOS 영역에는 p타입 불순물을 주입하여 저농도 불순물 영역(208b)을 형성한다.
도 2f를 참조하면, 게이트 전극(207a 및 207b)의 양 측면에 절연막 스페이서를 형성하기 위한 제1 절연막(209) 및 제2 절연막(210)을 전체 상부에 순차적으로 형성한다. 이후, 전면 식각 공정으로 제1 및 제2 절연막(209 및 210)을 게이트 전극(207a 및 207b)의 양 측면에만 잔류시켜 제1 및 제2 절연막(209 및 210)으로 이 루어진 절연막 스페이서(211)를 형성한다.
상기에서, 제1 절연막(209)은 저압 실리콘 산화물(LP-TEOS)로 형성하며, 제2 절연막(210)은 실리콘 질화물(Si3N4)로 형성한다. 이때, 제1 절연막(209)은 폴실리콘층으로 이루어진 게이트 전극(207a 및 207b)과 실리콘 질화물로 이루어진 제2 절연막(210)이 직접 접촉할 경우 스트레스가 발생되는 것을 방지해주는 버퍼 산화막의 역할을 한다.
이후, 소오스/드레인을 형성하기 위하여 게이트 전극(207a 및 207b)의 양측면에 형성된 절연막 스페이서(211) 가장자리의 반도체 기판(201)에 고농도 이온 주입 공정으로 고농도 불순물 영역(212a 및 212b)을 저농도 불순물 영역(208a 및 208b)보다 깊게 형성한다. 여기서, nMOS 영역에는 n타입 불순물을 주입하여 고농도 불순물 영역(212a)을 형성하고, pMOS 영역에는 p타입 불순물을 주입하여 고농도 불순물 영역(212b)을 각각 형성한다. 이로써, 저농도 불순물 영역(208a 및 208b)과 고농도 불순물 영역(212a 및 212b)으로 이루어진 LDD 구조의 소오스/드레인(213a 및 213b)이 nMOS 영역과 pMOS 영역에 각각 형성된다.
한편, 게이트 전극(207a 및 207b) 및 소오스/드레인(213a 및 213b)과 후속 공정에서 형성될 콘택 플러그의 접촉 저항을 낮추기 위하여 게이트 전극(207a 및 207b) 및 소오스/드레인(213a 및 213b)의 상부 표면에 실리사이드층(214)을 형성한다.
실리사이드층(214)을 형성하는 방법을 설명하면 다음과 같다. 먼저, 게이트 전극(207a 및 207b) 및 소오스/드레인(213a 및 213b) 표면의 잔존 산화막을 제거하고 전체 상부에 금속층(도시되지 않음) 및 캡핑층(도시되지 않음)을 순차적으로 형성한 후 1차 열처리 공정으로 게이트 전극(207a 및 207b) 및 소오스/드레인(213a 및 213b)의 실리콘 성분과 금속층의 금속 성분을 반응시켜 실리사이드층(214)을 형성한다. 이후, 캡핑층과 미반응 금속층을 제거한 후 2차 열처리 공정을 실시하여 실리사이드층(214)의 막질을 향상시킨다.
상술한 바와 같이, 본 발명은 반도체 기판에 실리콘 질화막을 형성한 후 실리콘 질화막과 반도체 기판의 계면에 질화 산화막을 형성하여 게이트 산화막을 질화 산화막과 실리콘 질화막의 적층 구조로 형성함으로써, 다음과 같은 효과를 얻을 수 있다.
첫째, 게이트 산화막의 유전 상수를 6.5 내지 7정도로 증가시킬 수 있기 때문에, 전기적인 게이트 산화막의 두께를 종래의 산화막보다 약 2배 이상 줄일 수 있으며, 이로 인해 게이트 절연막의 물리적이 두께를 증가시킬 수 있어 게이트 산화막을 통한 누설 전류를 감소시킬 수 있다.
둘째, nMOS 트랜지스터의 핫 캐리어 면역 특성을 증가시켜 소자의 문턱 전압 변화를 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
셋째, pMOS 트랜지스터에서 보론이 채널 영역으로 침투하는 것을 방지하여 문턱 전압이 감소하는 것을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
넷째, 게이트 산화막을 질화 산화막과 실리콘 질화막의 적층 구조로 형성하므로 후속 열공정에 대한 열부담을 줄여 공정 마진을 확보할 있기 때문에, 후속 열공정을 고온에서 실시하여 게이트 전극이나 소오스/드레인에 주입된 불순물을 충분하게 활성화시켜 활성화된 이온 감소에 의한 게이트 산화막의 두께가 증가하는 것을 방지할 수 있다.
다섯째, 종래에는 할로겐류를 사용한 건식 식각 방법으로 폴리실리콘층을 패터닝하는 과정에서 기판 표면에 손상이 발생되지만, 본 발명은 질화 산화막을 남긴 상태에서 HBr류를 사용한 건식 식각 방법으로 폴리실리콘층을 패터닝함으로써, 기판에 발생되는 플라즈마 손상을 최소화하여 소자의 신뢰성을 향상시킬 수 있다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 기판 상부에 실리콘 질화막을 형성하는 단계;
    상기 실리콘 질화막 및 상기 반도체 기판의 계면에 질화 산화막을 형성하는 단계;
    상기 실리콘 질화막 상부에 폴리실리콘층을 형성하는 단계;
    식각 공정으로 상기 폴리실리콘층, 상기 실리콘 질화막 및 상기 질화 산화막을 패터닝하여 상기 폴리실리콘층으로 이루어진 게이트 전극과, 상기 질화 산화막 및 상기 실리콘 질화막으로 이루어진 게이트 산화막을 형성하는 단계; 및
    상기 게이트 전극 양 가장자리의 상기 반도체 기판에 소오스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  5. 제 4 항에 있어서,
    상기 실리콘 질화막은 10 내지 30Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 실리콘 질화막은 저압 급속 열처리 장치에서 산소 성분을 저압 펌핑으로 제거한 후 600 내지 900℃의 온도에서 암모니아 가스를 10 내지 90초 동안 공급하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  7. 삭제
  8. 제 4 항에 있어서,
    상기 질화 산화막은 2 내지 5Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  9. 제 4 항 또는 제 8 항에 있어서,
    상기 질화 산화막은 저압 급속 열처리 장치에서 온도를 750 내지 1050℃로 상승시킨 후 NO 또는 N2O 가스를 10 내지 150초 동안 공급하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
  10. 제 4 항에 있어서,
    상기 식각 공정은 HBr 가스가 포함된 식각 가스를 이용한 건식 식각 방법으로 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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* Cited by examiner, † Cited by third party
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JPH06151829A (ja) * 1992-11-02 1994-05-31 Kawasaki Steel Corp 半導体装置の製造方法
JP2000049159A (ja) * 1998-05-29 2000-02-18 Toshiba Corp 半導体装置およびその製造方法
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* Cited by examiner, † Cited by third party
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JPH06151829A (ja) * 1992-11-02 1994-05-31 Kawasaki Steel Corp 半導体装置の製造方法
JP2000049159A (ja) * 1998-05-29 2000-02-18 Toshiba Corp 半導体装置およびその製造方法
US20020052124A1 (en) * 1999-12-23 2002-05-02 Ivo Raaijmakers In situ dielectric stacks

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