KR101088712B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 게이트가 형성된 반도체 기판 상부에 게이트 스페이서의 형성을 위해 제 1 절연막을 형성하는 단계와, 제 1 절연막 상부에 게이트 스페이서의 형성을 위해 제 2 절연막을 형성하되 제 2 절연막에 질소를 함유시켜 인장 응력을 갖도록 하는 단계와, 제 1 절연막 및 제 2 절연막을 식각하여 게이트의 측벽에 제 1 절연막과 제 2 절연막을 포함하여 구성되는 게이트 스페이서를 형성하는 단계를 포함하며, 게이트 스페이서에 질소를 함유시켜 인장 응력을 갖도록 함으로써 소자의 종류에 상관없이 온 전류를 향상시켜 신뢰도를 향상시키는 이점이 있다.
트랜지스터, 게이트 스페이서, 인장 응력, 온 전류
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도,
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
본 발명은 반도체 소자의 제조에 관한 것으로, 더욱 상세하게는 게이트 스페이서에 질소(Nitrogen)를 함유시켜 인장 응력을 갖도록 한 트랜지스터 제조방법에 관한 것이다.
이하, 종래 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기로 한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 반도체 기판(11)의 소자 분리 영역에 소자간 격리를 위한 소자 분리막(12)을 형성한다. 여기서, 소자 분리막(12)은 STI(Shallow Trench Isolation) 구조로 형성한다. 이어서, 트랜지스터의 채널 타입에 따라 활성 영역에 n웰 및 p웰(도시 생략됨)을 각각 형성하고, 트랜지스터의 문턱 전압 조절을 위하여 채널 이온 주입 공정을 통해 선택적으로 p형과 n형 불순물을 주입하여 웰의 소정 깊이에 채널 이온 주입층(도시 생략됨)을 형성한다. 이러한 공정을 통해 n웰, p웰 및 채널 이온 주입층을 형성한 후 주입된 불순물을 활성화시키기 위하여 열처리를 실시한다.
이후, 반도체 기판(11) 상에 산화막(13a) 및 폴리실리콘층(14a)을 순차적으로 형성한다. 여기서, 소자가 고집적화 될수록 산화막(13a)을 얇은 두께로 형성하여야 함에 따라 발생하는 누설 등의 문제를 억제하기 위하여 산화막(13a)에 질소(Nitrogen)를 주입하여 전기적 두께를 낮추고 물리적 두께를 증가시킨다.
도 1b를 참조하면, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘층(14a) 및 산화막(13a)을 패터닝하여 게이트 산화막(13) 및 폴리실리콘층(14a)으로 이루어진 게이트(14)를 형성한다. 그리고 이후 형성될 소오스/드레인 영역의 공핍층 증가 방지를 위하여 포켓 이온 주입 공정을 통해 포켓 영역(15)을 형성한다. 여기서 포켓 이온 주입 공정을 수행하기 전에 게이트(14)가 형성된 반도체 기판(11) 상에 열 산화 공정을 통해 버퍼산화막(도시 생략됨)을 균일한 두께를 갖도록 형성하여 이온 주입에 의한 데미지로부터 소자를 보호할 수 있다.
다음으로, 게이트(14)를 이온 주입 마스크로 이용하는 저농도 이온 주입 공정을 실시하여 게이트(14)의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD(Lightly Doped Drain) 이온 주입층(16a)을 형성한다.
도 1c를 참조하면, 전체 상부에 절연물질인 TEOS(tetra-ethyl-orthosilicate)를 소정 두께로 증착하여 버퍼막(17)을 형성하고, 그 상부에 더블 스페이서의 형성을 위해 실리콘 질화막(18)과 TEOS 산화막(19)을 순차적으로 형성한다. 여기서 각각의 절연막은 버퍼막(17)을 두께 200Å, 실리콘 질화막(18)을 두께 200Å, TEOS 산화막(19)을 두께 800Å으로 형성하거나, 순차적으로 100Å, 100Å, 800Å의 두께로 형성한다.
도 1d를 참조하면, 전면 식각 공정으로 TEOS 산화막(19) 및 실리콘 질화막(18)을 식각하여 게이트(14)의 측벽에 게이트 스페이서(18, 19)를 형성한다. 게이트(14) 및 게이트 스페이서(18, 19)를 이온 주입 마스크로 이용하는 고농도 이온 주입 공정을 실시하여 게이트 스페이서(18, 19)의 측부에 고농도 이온주입층(16b)을 형성하고 열처리를 실시하여 주입된 불순물을 활성화시킨다. 이로써 LDD 이온주입층(16a) 및 고농도 이온주입층(16b)으로 이루어진 소오스/드레인(16)이 형성된다.
도 1e를 참조하면, 접촉 저항을 낮추기 위하여 게이트(14) 및 소오스/드레인(16) 상부에 실리사이드층(20)을 형성한다. 이로써, 트랜지스터가 제조된다.
그러나, 전술한 바와 같은 종래의 트랜지스터 제조방법에 의하면 누설 등의 문제를 억제하기 위하여 게이트 산화막에 질소를 주입하고 있으나, 질소의 농도가 증가하면 PMOS 트랜지스터에는 긍정적인 역할을 하나 NMOS 트랜지스터에서는 소오스에서 드레인으로 이동하는 전자의 이동성이 감소하여 전류가 작아진다. 이는 NMOS 트랜지스터의 캐리어인 전자는 인장 응력(Tensile stress) 하에서 더 큰 이동성을 갖기 때문이다.
또한, 게이트 스페이서를 구성하는 실리콘 질화막은 인장 응력(1×1010 dynes/cm2)을 갖고 있으나 TEOS 산화막은 인장 응력이 거의 없으며, 게이트 스페이서의 전체 두께 중에서 TEOS 산화막이 차지하는 두께가 주를 이루므로 게이트 스페이서의 전체 인장 응력이 거의 없는 것과 마찬가지여서 온 전류(ON Current)의 향상에 장애가 되는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 게이트 스페이서에 질소(Nitrogen)를 함유시켜 인장 응력을 갖도록 함으로써 트랜지스터의 종류에 상관없이 온 전류를 향상시켜 소자의 신뢰도를 향상시키는 데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 게이트가 형성된 반도체 기판 상부에 게이트 스페이서의 형성을 위해 제 1 절연막을 형성하는 단계와, 제 1 절연막 상부에 게이트 스페이서의 형성을 위해 제 2 절연막을 형성하되 제 2 절연막에 질소를 함유시켜 인장 응력을 갖도록 하는 단계와, 제 1 절연막 및 제 2 절연막을 식각하여 게이트의 측벽에 제 1 절연막과 제 2 절연막을 포함하여 구성되는 게이트 스페이서를 형성하는 단계를 포함한다.
이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해 본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다. 그러나 본 발명은 이러한 실시예로 제한되는 것은 아니다.
도 2a 내지 도 2e는 본 발명에 따른 트랜지스터 제조방법을 설명하기 위한 공정 단면도이다.
도 2a를 참조하면, 반도체 기판(101)의 소자 분리 영역에 소자간 격리를 위한 소자 분리막(102)을 형성한다. 여기서, 소자 분리막(102)은 STI 구조로 형성한다. 이어서, 트랜지스터의 채널 타입에 따라 활성 영역에 n웰 및 p웰(도시 생략됨)을 각각 형성하고, 트랜지스터의 문턱 전압 조절을 위하여 채널 이온 주입 공정을 통해 선택적으로 p형과 n형 불순물을 주입하여 웰의 소정 깊이에 채널 이온 주입층(도시 생략됨)을 형성한다. 이러한 공정을 통해 n웰, p웰 및 채널 이온 주입층을 형성한 후 주입된 불순물을 활성화시키기 위하여 열처리를 실시한다.
이후, 반도체 기판(101) 상에 산화막(103a) 및 폴리실리콘층(104a)을 순차적으로 형성한다. 여기서, 산화막(103a)은 800℃ 내지 900℃의 온도에서 수소와 산소 가스, 또는 산소 가스만을 사용하여 얇게 형성한다.
도 2b를 참조하면, 게이트 마스크를 이용한 식각 공정으로 폴리실리콘층(104a) 및 산화막(103a)을 패터닝하여 게이트 산화막(103) 및 폴리실리콘층(104a)으로 이루어진 게이트(104)를 형성한다. 그리고 이후 형성될 소오스/드레인 영역의 공핍층 증가 방지를 위하여 포켓 이온 주입 공정을 통해 포켓 영역(105)을 형성한다. 여기서 포켓 이온 주입 공정을 수행하기 전에 게이트(104) 가 형성된 반도체 기판(101) 상에 열 산화 공정을 통해 버퍼산화막(도시 생략됨)을 균일한 두께를 갖도록 형성하여 이온 주입에 의한 데미지로부터 소자를 보호할 수 있다.
다음으로, 게이트(104)를 이온 주입 마스크로 이용하는 저농도 이온 주입 공정을 실시하여 게이트(104)의 양측 기판 내에 소오스/드레인을 형성하기 위한 LDD 이온 주입층(106a)을 형성한다.
도 2ca 또는 도 2cb를 참조하면, 전체 상부에 절연물질인 TEOS를 소정 두께로 증착하여 버퍼막(107)을 형성하고, 그 상부에 더블 스페이서의 형성을 위해 실리콘 질화막(108)과 TEOS 산화막(109)을 순차적으로 형성한다. 여기서 각각의 절연막은 버퍼막(107)을 두께 100Å 내지 200Å, 실리콘 질화막(108)을 두께 100Å 내지 200Å, TEOS 산화막(109)을 두께 500Å 내지 1000Å으로 형성한다.
여기서, TEOS 산화막(109)이 인장 응력을 갖도록 하기 위하여 TEOS 산화막(109)에 질소(Nitrogen)를 함유시키는 데, 이를 위한 함유 방법으로는 도 2ca에 나타낸 방법과 도 2cb에 나타낸 방법 중 어느 하나의 방법으로 수행한다.
도 2ca를 참조하면, TEOS 산화막(109)을 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD) 공정으로 증착시 챔버 내에 암모니아 가스를 흘려서 산화실리콘(SiO2) 내에 질소가 도입되도록 한다.
도 2cb를 참조하면, TEOS 산화막(109)을 증착한 후 이온 주입 공정을 실시하여 질소를 TEOS 산화막(109) 내에 침투시키며, RTA(Rapid Thermal Annealing) 장비 를 이용해 700℃ 내지 800℃에서 8초 내지 12초간 열처리를 실시하여 주입된 질소를 활성화시킨다. 바람직하게는 750℃에서 10초간 열처리를 실시한다.
도 2d를 참조하면, 전면 식각 공정으로 TEOS 산화막(109) 및 실리콘 질화막(108)을 식각하여 게이트(104)의 측벽에 게이트 스페이서(108, 109)를 형성한다. 게이트(104) 및 게이트 스페이서(108, 109)를 이온 주입 마스크로 이용하는 고농도 이온 주입 공정을 실시하여 게이트 스페이서(108, 109)의 측부에 고농도 이온주입층(106b)을 형성하고 열처리를 실시하여 주입된 불순물을 활성화시킨다. 이로써 LDD 이온주입층(106a) 및 고농도 이온주입층(106b)으로 이루어진 소오스/드레인(106)이 형성된다.
도 2e를 참조하면, 접촉 저항을 낮추기 위하여 게이트(104) 및 소오스/드레인(106) 상부에 실리사이드층(110)을 형성한다. 실리사이드층(110)은 전체 상부에 금속 물질로 코발트를 증착하고, 1차 열처리 실시하며, 미반응 금속 물질을 제거한 후 2차 열처리를 실시하는 과정을 통해 형성된다. 이로써, 트랜지스터가 제조된다.
상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
전술한 바와 같은 본 발명은 게이트 스페이서에 질소를 함유시켜 인장 응력을 갖도록 함으로써 트랜지스터의 종류에 상관없이 온 전류를 약 20%정도 향상시켜 소자의 신뢰도를 향상시키는 효과가 있다.
Claims (7)
- 삭제
- 게이트가 형성된 반도체 기판 상부에 절연물질을 증착하여 버퍼막을 형성한 후에 게이트 스페이서의 형성을 위해 제 1 절연막을 형성하는 단계와,상기 제 1 절연막 상부에 상기 게이트 스페이서의 형성을 위해 제 2 절연막을 형성하되 상기 제 2 절연막에 질소를 함유시켜 인장 응력을 갖도록 하는 단계와,상기 제 1 절연막 및 제 2 절연막을 식각하여 상기 게이트의 측벽에 상기 제 1 절연막과 제 2 절연막을 포함하여 구성되는 상기 게이트 스페이서를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 2 항에 있어서,상기 버퍼막을 두께 100Å 내지 200Å, 상기 제 1 절연막을 두께 100Å 내지 200Å, 상기 제 2 절연막을 두께 500Å 내지 1000Å으로 형성하는 것을 특징으로 한 반도체 소자의 제조방법.
- 게이트가 형성된 반도체 기판 상부에 게이트 스페이서의 형성을 위해 제 1 절연막을 형성하는 단계와,상기 제 1 절연막 상부에 상기 게이트 스페이서의 형성을 위해 제 2 절연막을 형성하되 상기 제 2 절연막에 질소를 함유시켜 인장 응력을 갖도록 하는 단계와,상기 제 1 절연막 및 제 2 절연막을 식각하여 상기 게이트의 측벽에 상기 제 1 절연막과 제 2 절연막을 포함하여 구성되는 상기 게이트 스페이서를 형성하는 단계를 포함하며,상기 제 2 절연막은 저압 화학기상증착(LPCVD) 공정으로 절연물질을 증착하여 형성하되 증착시 암모니아 가스를 흘려서 산화실리콘 내에 상기 질소가 도입되도록 하는 것을 특징으로 한 반도체 소자의 제조방법.
- 게이트가 형성된 반도체 기판 상부에 게이트 스페이서의 형성을 위해 제 1 절연막을 형성하는 단계와,상기 제 1 절연막 상부에 상기 게이트 스페이서의 형성을 위해 제 2 절연막을 형성하되 상기 제 2 절연막에 질소를 함유시켜 인장 응력을 갖도록 하는 단계와,상기 제 1 절연막 및 제 2 절연막을 식각하여 상기 게이트의 측벽에 상기 제 1 절연막과 제 2 절연막을 포함하여 구성되는 상기 게이트 스페이서를 형성하는 단계를 포함하며,상기 제 2 절연막은 절연물질을 증착하여 형성한 후 이온 주입 공정을 실시하여 질소를 상기 제 2 절연막 내에 침투시킨 후 열처리를 실시하는 것을 특징으로 한 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 열처리는 RTA 장비를 이용해 700℃ 내지 800℃에서 8초 내지 12초간 실시하는 것을 특징으로 한 반도체 소자의 제조방법.
- 제 2 항 내지 제 5 항 중 어느 하나에 있어서,상기 제 2 절연막은 TEOS 산화막인 것을 특징으로 한 반도체 소자의 제조방법.
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