KR100519170B1 - 반도체 소자의 패시베이션막 형성방법 및 반도체 소자의패시베이션막 구조 - Google Patents

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Abstract

본 발명은, 반도체 기판 상에 금속 배선을 형성하는 단계와, 상기 금속 배선 상에 플라즈마에 의한 손상을 완충할 수 있는 제1 패시베이션막인 버퍼 산화막을 형성하는 단계와, 상기 버퍼 산화막 상에 제2 패시베이션막인 고밀도 플라즈마(HDP)막을 형성하는 단계와, 상기 제2 패시베이션막 상에 제3 패시베이션막을 형성하는 단계를 포함하는 반도체 소자의 패시베이션막 형성방법 및 그 반도체 소자의 패시베이션막 구조에 관한 것이다. 본 발명에 의하면, 선택 소오스 라인과 공통 소오스 라인 사이의 누설 전류를 현저하게 감소시킬 수 있다.

Description

반도체 소자의 패시베이션막 형성방법 및 반도체 소자의 패시베이션막 구조{Method for forming passivation layer of semiconductor device and structure of passivation layer of semiconductor device}
본 발명은 반도체 소자의 제조방법 및 반도체 소자의 구조에 관한 것으로, 더욱 상세하게는 선택 소오스 라인과 공통 소오스 라인 사이의 누설 전류를 현저하게 감소시킬 수 있는 반도체 소자의 패시베이션막 형성방법 및 반도체 소자의 패시베이션막 구조에 관한 것이다.
반도체 메모리 소자는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory) 소자와 전기의 공급이 중단되더라도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory) 소자로 구별된다. 비휘발성 메모리 소자에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically Erasable Programmable Read Only Memory), 플래쉬 메모리(Flash Memory) 등이 있다.
플래쉬 메모리 소자는 셀(cell) 구성에 따라 노아(NOR)형과 낸드(NAND)형으로 구분된다. 낸드형 플래시 메모리의 셀 어레이 영역은 복수개의 스트링으로 구성되며, 하나의 스트링(string)에 16개 또는 32개의 셀이 연결된다. 각 스트링은 직렬 연결된 스트링 선택 트랜지스터, 복수개의 셀 트랜지스터 및 접지 선택 트랜지스터로 구성된다. 스트링 선택 트랜지스터의 드레인 영역은 비트라인과 접속되고, 접지 선택 트랜지스터의 소오스 영역은 공통 소오스 라인과 접속된다.
이와 같은 낸드형 플래쉬 메모리 소자에서 패시베이션막(passivation layer)으로 고밀도 플라즈마(High Density Plasma; 이하 'HDP'라 함)막을 사용하고 있다. 상기 HDP막은 화학기상증착(Chemical Vapor Deposition)법으로 형성하여 금속 배선 사이를 절연하고 있다. 그러나, HDP막을 화학기상증착법으로 증착할 때 플라즈마 전하(plasma charge)가 금속 배선을 통해 반도체 소자 내부로 침투하게 되고, 이는 결국 선택 소오스 라인(Selective Source Line)과 공통 소오스 라인(Common Source line) 사이의 누설(leakage) 전류를 기준치(예컨대, 5×10-12A) 이상 발생시키는 원인이 되고 있다. 선택 소오스 라인과 공통 소오스 라인 사이는 절연막으로 분리되어 있기 때문에 기준치 이상의 누설 전류가 발생하지 않아야 한다. 그러나, 실제로 금속 배선 공정까지 진행한 웨이퍼에서는 기준치 이상의 누설 전류가 발생하지 않으나, HDP막 형성 공정을 진행한 이후에는 누설 전류가 다량으로 발생하고 있다.
본 발명이 이루고자 하는 기술적 과제는 선택 소오스 라인과 공통 소오스 라인 사이의 누설 전류를 현저하게 감소시킬 수 있는 반도체 소자의 패시베이션막 형성방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 선택 소오스 라인과 공통 소오스 라인 사이의 누설 전류를 현저하게 감소시킬 수 있는 반도체 소자의 패시베이션막 구조를 제공함에 있다.
본 발명은, 반도체 기판 상에 금속 배선을 형성하는 단계와, 상기 금속 배선 상에 플라즈마에 의한 손상을 완충할 수 있는 제1 패시베이션막인 버퍼 산화막을 형성하는 단계와, 상기 버퍼 산화막 상에 제2 패시베이션막인 고밀도 플라즈마(HDP)막을 형성하는 단계와, 상기 제2 패시베이션막 상에 제3 패시베이션막을 형성하는 단계를 포함하는 반도체 소자의 패시베이션막 형성방법을 제공한다.
상기 버퍼 산화막 및 상기 고밀도 플라즈마막은 동일한 챔버에서 인-시츄로 형성하는 것이 바람직하다.
상기 버퍼 산화막은 플라즈마 상태의 이온들이 물리적으로 상기 반도체 기판과 충돌하지 않고 화학적인 반응을 통하여 형성되도록 바이어스 파워를 인가하지 않거나 1000W 보다는 낮은 바이어스 파워를 인가하여 형성한다.
상기 버퍼 산화막은 실리콘 산화막으로 형성하고, 실리콘 소스 가스로 실란(SiH4) 가스를 사용하며 산소 소스 가스로 산소(O2)를 사용하는 형성할 수 있다.
상기 버퍼 산화막은 실리콘 소스 가스와 산소 소스 가스를 주입하여 250∼400℃의 온도와 1∼15mTorr의 압력에서 1000∼5000W의 소스 파워와 0∼1000W의 바이어스 파워를 인가하여 형성할 수 있다. 상기 실리콘 소스 가스는 실란 가스이고, 상기 산소 소스 가스는 산소 가스이며, 상기 실리콘 소스 가스는 10∼100sccm의 유량으로 주입하고, 상기 산소 소스 가스는 15∼200sccm의 유량으로 주입하여 상기 버퍼 산화막을 형성할 수 있다.
상기 버퍼 산화막은 상기 고밀도 플라즈마막 형성시 플라즈마 전하가 상기 금속 배선으로 침투되는 것을 충분히 막아줄 수 있는 정도의 두께로 형성한다.
상기 고밀도 플라즈마막은 실란 가스와 산소 가스를 주입하여 250∼400℃의 온도와 1∼15mTorr의 압력에서 1000∼5000W의 소스 파워와 1000∼4000W의 바이어스 파워를 인가하여 형성할 수 있다. 상기 실란 가스는 30∼150sccm의 유량으로 주입하고, 상기 산소 가스는 40∼300sccm의 유량으로 주입하여 상기 고밀도 플라즈마막을 형성할 수 있다.
상기 제3 패시베이션막은 실리콘 질화막으로 형성할 수 있다. 상기 실리콘 질화막은 플라즈마 강화-화학기상증착(Plasma Enhanced-Chemical Vapor Deposition)법으로 형성하며, 실리콘 소스 가스와 질소 소스 가스를 주입하여 300∼400℃의 온도와 1∼20Torr의 압력에서 300∼2000W의 고주파 파워를 인가하여 형성할 수 있다.
또한, 본 발명은, 금속 배선이 형성된 반도체 기판 상에 상기 금속 배선에 의해 발생된 단차를 따라 형성되고, 플라즈마에 의한 손상을 완충할 수 있도록 구비된 버퍼 산화막과, 상기 버퍼 산화막 상에 상기 금속 배선 사이의 갭을 매립하는 정도의 두께로 형성된 고밀도 플라즈마(HDP)막 및 상기 고밀도 플라즈마막 상에 구비되고, 외부로부터 수분이 침투하는 것을 막는 역할을 하는 질화막을 포함하며, 상기 버퍼 산화막, 상기 고밀도 플라즈마막 및 상기 질화막으로 이루어진 3층의 구조를 갖는 반도체 소자의 패시베이션막 구조를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
금속 배선을 형성한 후에 누설 전류를 측정하였을 때에는 누설 전류 특성이 정상인데 반해, 패시베이션막을 형성한 후에는 누설 전류가 급격히 증가함을 볼 수 있다. 이는 고밀도 플라즈마(HDP)막을 증착할 때 발생하는 플라즈마 전하가 누설 전류 특성에 악영향을 미치기 때문이다. 제2 패시베이션막인 HDP막을 증착할 때, 금속 배선을 매립하기 위하여 높은 바이어스 파워(Bias Power)를 이용하여 증착하였는데, 이에 따라 누설 전류 특성이 나빠지게 되는 것으로 실험 결과가 나왔다. 이를 해결하기 위하여는 제2 패시베이션막인 HDP막을 증착하기 전에 플라즈마에 의한 손상을 막아줄 수 있는 버퍼(buffer) 산화막을 사용하는 것이 필요하다.
버퍼 산화막은 HDP막 증착 공정에서 인-시츄로 증착한다. 즉, HDP막 증착 초기 단계에서 버퍼 산화막을 형성한 뒤, 후속 공정에서 금속 배선 사이의 갭을 매립할 수 있는 HDP막 증착 공정을 수행한다. 이를 위하여는 버퍼 산화막을 형성하는 단계에서는 기판에 가해주는 바이어스 파워를 최소화시켜야 한다. 즉, 바이어스 파워를 최소화하거나 사용하지 않음으로써 플라즈마 상태의 이온들이 물리적으로 반도체 기판과 충돌하지 않고 화학적인 반응을 통하여 산화막이 형성되도록 하여야 한다. 이 원리를 이용하면 버퍼 산화막 증착시 금속 배선이 받는 물리적인 손상을 최대한 억제할 수 있고, 선택 소오스 라인(Selective Source Line)과 공통 소오스 라인(Common Source line) 사이에 누설(leakage) 전류가 발생하는 현상을 억제할 수 있다.
도 1은 낸드형 플래쉬 메모리 소자의 셀 어레이 영역의 일부분에 대한 등가회로도이다.
도 1을 참조하면, 낸드형 플래시 메모리의 셀 어레이 영역은 복수개의 스트링, 예컨대 제1 내지 제4 스트링(S1, S2, S3, S4)으로 구성되며, 하나의 스트링(string)에 16개 또는 32개의 셀이 연결된다. 각 스트링은 스트링 선택 트랜지스터(SST), 복수개의 셀 트랜지스터(C1, …, Cn) 및 접지 선택 트랜지스터(GST)로 구성된다. 스트링 선택 트랜지스터(SST)들의 게이트 전극들은 하나의 스트링 선택라인(DSL)과 접속된다. 접지 선택 트랜지스터(GST)의 게이트 전극들은 하나의 선택 소오스 라인(SSL)과 접속된다. 각 스트링들의 제1 셀 트랜지스터의 콘트롤게이트 전극은 제1 워드라인(WL1)에 접속되고, 각 스트링들의 n번째 셀 트랜지스터(Cn)의 콘트롤게이트 전극은 n번째 워드라인(WLn)과 접속된다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트라인(B/L)과 접속되고, 접지 선택 트랜지스터(GST)의 소오스 영역은 공통 소오스 라인(CSL)과 접속된다. 복수개의 비트라인(B/L)들은 복수개의 워드라인들(WL1, …, WLn)을 가로지르는 방향으로 배치된다. 공통 소오스라인(CSL)은 선택 소오스 라인(SSL)과 평행한 방향으로 배치된다. 공통 소오스라인(CSL)은 비트라인(B/L)들과 평행한 금속배선(M/L)과 접속된다. 상기 금속배선(M/L)은 공통 소오스라인(CSL)을 주변회로 영역(미도시)과 연결시키기 위한 배선이다.
이하에서 본 발명의 바람직한 실시예에 따른 반도체 소자의 패시베이션막 형성방법을 설명한다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패시베이션막 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(100) 상에 금속 배선(110)을 형성한다. 상기 금속 배선(110)은 다층의 금속 배선일 수 있다. 반도체 기판(100)에는 도시하지는 않았지만 도 1을 참조하여 설명한 스트링 선택 트랜지스터, 셀 트랜지스터, 접지 선택 트랜지스터, 선택 소오스 라인, 워드라인, 스트링 선택 라인, 공통 소오스 라인, 비트라인 등이 형성되어 있을 수 있다. 금속 배선(110) 사이의 깊이는 5000∼15000Å 정도일 수 있다.
도 3을 참조하면, 금속 배선(110)이 형성된 반도체 기판(100) 상에 플라즈마에 의한 손상을 완충할 수 있는 제1 패시베이션막인 버퍼 산화막(120)을 형성한다. 버퍼 산화막(120)은 낮은 압축(compressive) 혹은 인장 응력(tensile stress)을 갖는 산화막으로 형성할 수 있다. 버퍼 산화막(120)을 형성할 때 반도체 기판에 가해주는 바이어스 파워를 최소화시킨다. 즉, 바이어스 파워를 최소화하거나 사용하지 않음으로써 플라즈마 상태의 이온들이 물리적으로 반도체 기판(또는 금속 배선)과 충돌하지 않고 화학적인 반응을 통하여 버퍼 산화막(120)이 형성되도록 한다. 버퍼 산화막(120) 형성 시 바이어스 파워를 인가하지 않거나 반도체 기판(또는 금속 배선)에 대한 플라즈마에 의한 물리적 충돌이 매우 작게 일어날 수 있는 정도의 바이어스 파워, 예컨재 1000W 보다 낮은 정도의 바이어스 파워를 인가한다. 버퍼 산화막(120)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 실리콘 소스 가스로 실란(SiH4) 가스를 사용하고 산소 소스 가스로 산소(O2)를 사용할 수 있다. 예컨대, 버퍼 산화막(120)은 실리콘 소스 가스와 산소 소스 가스를 주입하여 250∼400℃ 정도의 온도와 1∼15mTorr 정도의 압력에서 1000∼5000W 정도의 소스 파워(source power)와 0∼1000W 정도의 바이어스 파워(bias power)를 인가하여 형성할 수 있다. 이때, 실리콘 소스 가스의 유량은 10∼100sccm 정도이고, 산소 소스 가스의 유량은 15∼200sccm 정도가 되도록 한다. 버퍼 산화막(120) 형성시 분위기 가스로는 아르곤(Ar), 헬륨(He), 질소(N2) 등의 가스를 사용할 수 있다. 버퍼 산화막(120)은 HDP막 형성시 플라즈마 전하가 금속 배선으로 침투되는 것을 충분히 막아줄 수 있는 정도의 두께, 예컨대 50∼2000Å 정도의 두께로 형성한다.
도 4를 참조하면, 버퍼 산화막(120)이 형성된 반도체 기판(100) 상에 적어도 금속 배선(110) 사이를 완전히 매립할 수 있는 정도의 두께로 제2 패시베이션막인 HDP막(130)을 형성한다. HDP막(130)은 버퍼 산화막(120)이 형성된 장비(챔버) 내에서 인-시츄로 연속하여 형성하는 것이 바람직하다. HDP막(130)은 화학기상증착법을 이용하여 형성할 수 있다. HDP막(130)은 1000∼4000W 정도의 바이어스 파워를 인가하여 형성한다. HDP막(130)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 실리콘 소스 가스로 실란(SiH4) 가스를 사용하고 산소 소스 가스로 산소(O2)를 사용할 수 있다. 예컨대, HDP막(130)은 실리콘 소스 가스와 산소 소스 가스를 주입하여 250∼400℃ 정도의 온도와 1∼15mTorr 정도의 압력에서 1000∼5000W 정도의 소스 파워(source power)와 1000∼4000W 정도의 바이어스 파워(bias power)를 인가하여 형성할 수 있다. 이때, 실리콘 소스 가스의 유량은 30∼150sccm 정도이고, 산소 소스 가스의 유량은 40∼300sccm 정도가 되도록 한다. HDP막(130) 형성시 분위기 가스로는 아르곤(Ar), 헬륨(He), 질소(N2) 등의 가스를 사용할 수 있다. HDP막(130)은 적어도 금속 배선 사이의 갭을 완전히 매립할 수 있는 정도의 두께, 예컨대 3000∼15000Å 정도의 두께로 형성한다.
도 5를 참조하면, HDP막(130)이 형성된 반도체 기판(100) 상에 수분 침투 등을 방지할 수 있는 제3 패시베이션막(140)을 형성한다. 제3 패시베이션막(140)은 실리콘 질화막(Si3N4) 또는 실리콘 옥시나이트라이드막(SiON)으로 형성할 수 있다. 제3 패시베이션막(140)은 플라즈마 강화-화학기상증착(Plasma Enhanced-Chemical Vapor Deposition)법을 이용하여 형성할 수 있다. 제3 패시베이션막(140)은 실리콘 질화막(Si3N4)으로 형성할 수 있으며, 실리콘 소스 가스로 실란(SiH4) 또는 TEOS(Tetra Ethyl Ortho Silicate) 가스를 사용하고 질소 소스 가스로 N2O, NH3 또는 이들의 혼합 가스를 사용할 수 있다. 예컨대, 제3 패시베이션막(140)은 실리콘 소스 가스와 질소 소스 가스를 주입하여 300∼400℃ 정도의 온도와 1∼20Torr 정도의 압력에서 300∼2000W 정도의 고주파 파워(RF power)를 인가하여 형성할 수 있다. 이때, 실리콘 소스 가스의 유량은 5∼30sccm 정도이고, 질소 소스 가스의 유량은 10∼100sccm 정도가 되도록 한다. 제3 패시베이션막(140) 형성시 분위기 가스로는 아르곤(Ar), 헬륨(He), 질소(N2) 등의 가스를 사용할 수 있다. 제3 패시베이션막(140)은 외부로부터 수분이 침투하는 것을 막을 수 있는 정도의 두께, 예컨대 2000∼10000Å 정도의 두께로 형성한다.
본 발명의 실시예에 따른 반도체 소자의 패시베이션막은, 금속 배선(110)이 형성된 반도체 기판(100) 상에 금속 배선(110)에 의해 발생된 단차를 따라 형성되고 플라즈마에 의한 손상을 완충할 수 있도록 구비된 버퍼 산화막(120)과, 버퍼 산화막(120) 상에 상기 금속 배선(110) 사이의 갭을 매립하는 정도의 두께로 형성된 고밀도 플라즈마막(130)과, 고밀도 플라즈마막(130) 상에 구비되고 외부로부터 수분이 침투하는 것을 막는 역할을 하는 질화막(140)을 포함하며, 버퍼 산화막(120), 고밀도 플라즈마막(130) 및 질화막(140)으로 이루어진 3층의 구조로 이루어진다.
선택 소오스 라인(SSL) 또는 공통 소오스 라인(CSL)에 5V의 양 전압을 인가하였을 때 누설되는 전류의 양을 측정한 값들을 표 1 및 표 2에 나타내었다. 표 1 및 표 2는 메인 셀(main cell)의 모니터용 테스트 패턴에 대하여 누설 전류를 측정한 값으로 웨이퍼의 각 포인트를 지정하고 각 지점에서의 누설 전류를 특정한 값을 웨이퍼의 각 포인트에 대응되도록 표 1 및 표 2에 나타내었다.
아래의 표 1은 금속 배선 공정까지 진행한 웨이퍼(패시베이션막을 형성하지 않고 누설 전류를 측정함)에서는 기준치(예컨대, 5×10-12A) 이상의 누설 전류가 발생하지 않음을 보여주고 있다.
6.00E-14 6.00E-14 6.00E-14 8.00E-14
1.00E-13 8.00E-14 1.00E-07 1.20E-13 1.00E-13 1.00E-13
8.00E-14 1.40E-13 1.40E-13 1.20E-13 1.00E-13 1.40E-13 1.20E-13 1.20E-13
1.40E-13 1.20E-13 1.00E-13 1.20E-13 6.00E-14 1.40E-13 1.20E-13 1.40E-13
1.60E-13 1.80E-13 1.20E-13 1.20E-13 8.00E-14 1.00E-13 1.20E-13 1.00E-13
4.00E-14 1.20E-13 1.00E-13 1.00E-13 1.20E-13 1.20E-13 1.40E-13 1.20E-13
1.20E-13 1.40E-13 1.20E-13 1.00E-13 1.60E-13 1.40E-13 1.20E-13 1.40E-12
1.40E-13 1.20E-13 1.40E-13 1.40E-13 1.40E-13 1.20E-13
1.00E-13 1.20E-13 1.20E-13 8.00E-14
아래의 표 2는 버퍼 산화막을 형성하고 않고 HDP막 및 제3 패시베이션막을 형성한 후, 누설 전류를 측정한 값들을 나타낸 것이다. 이때, HDP막은 실란 가스와 산소 가스를 주입하여 350℃의 온도와 5mTorr 정도의 압력에서 4400W 정도의 소스 파워와 2750W 정도의 바이어스 파워를 인가하여 형성하였으며, 이때, 실란 가스의 유량은 85sccm 정도이고, 산소 가스의 유량은 150sccm 정도가 되도록 하였고, HDP막 형성시 분위기 가스로는 아르곤 가스를 사용하였으며, HDP막은 9000Å 정도의 두께로 형성하였다. 또한, 제3 패시베이션막은 실란 가스와 질소 소스 가스인 N2O 및 NH3 가스를 주입하여 400℃의 온도와 4Torr 정도의 압력에서 300W 정도의 고주파 파워를 인가하여 형성하였으며, 이때, 실란 가스의 유량은 250sccm 정도이고, N2O 가스의 유량은 3000sccm 정도이며 NH3 가스의 유량은 3500sccm 정도가 되도록 하였고, 제3 패시베이션막 형성시 분위기 가스로는 N2 가스를 사용하였으며, 제3 패시베이션막은 1000Å 정도의 두께로 형성하였다.
표 2에 나타난 바와 같이, 버퍼 산화막을 형성하지 않고 패시베이션막 형성 공정을 진행한 이후에는 기준치(예컨대, 5×10-12A) 이상으로 누설 전류가 다량으로 발생하고 있음을 알 수 있다.
5.11E-09 1.59E-11 1.55E-10 2.44E-10
1.80E-10 7.69E-10 2.68E-09 1.00E-07 3.37E-09 1.40E-13
1.46E-11 8.46E-10 3.06E-09 1.00E-07 1.00E-07 4.42E-09 9.41E-10 8.00E-14
4.46E-10 2.09E-09 1.65E-09 1.00E-07 1.00E-07 1.00E-07 4.57E-09 7.30E-12
7.68E-10 1.00E-07 7.58E-09 3.00E-09 1.00E-07 1.00E-07 2.61E-09 1.00E-07
1.56E-09 2.21E-07 3.12E-09 1.00E-07 1.00E-07 6.38E-09 8.73E-09 5.60E-13
1.04E-09 1.00E-07 1.00E-07 3.19E-09 1.98E-09 1.75E-09 2.04E-10 9.80E-13
1.84E-09 3.17E-09 4.98E-10 1.00E-07 1.54E-10 1.00E-13
8.54E-11 9.76E-12 1.85E-09 1.00E-07
도 6은 낸드형 플래쉬 메모리 소자에서 버퍼 산화막의 형성여부에 따른 누설 전류 특성을 보여주는 그래프이다. 도 6에서, HDP막 및 제3 패시베이션막의 증착 조건은 표 2에서와 동일하게 하였다. 도 6에서, 버퍼 산화막은 실란 가스와 산소 가스를 주입하여 350℃의 온도와 5mTorr 정도의 압력에서 4400W 정도의 소스 파워와 0W 정도의 바이어스 파워를 인가하여 형성하였으며, 이때, 실란 가스의 유량은 53sccm 정도이고, 산소 가스의 유량은 105sccm 정도가 되도록 하였고, 버퍼 산화막 형성시 분위기 가스로는 아르곤 가스를 사용하였으며, 버퍼 산화막은 1000Å 정도의 두께로 형성하여 실험하였다.
종래의 방법에 따라 버퍼 산화막을 형성하지 않고 HDP막을 형성할 경우(도 6의 a), 선택 소오스 라인과 공통 소오스 라인 사이에 누설 전류가 많이 발생한다. 이에 비하여 버퍼 산화막을 형성한 후 HDP막을 형성한 경우(도 6의 c)에는 누설 전류가 거의 발생하지 않음을 확인할 수 있다. 도 6의 b는 금속 배선 공정까지 진행한 웨이퍼(패시베이션막을 형성하지 않고 누설 전류를 측정함)에 대하여 누설 전류를 측정한 값들을 그래프로 나타낸 것이다. 도 6에서도 알 수 있는 바와 같이, 버퍼 산화막이 플라즈마 전하 블로킹층으로 그 역할을 충분히 함을 알 수 있다.
물론, HDP막을 증착하기 전에 HDP막 증착 챔버가 아닌 다른 챔버에서 익스-시츄(ex-situ)로 버퍼 산화막을 형성하여도 유사한 개선 효과를 기대할 수 있다. 그러나, 이 경우 공정시간(Turn Around Time; TAT)이 느려지고 공정이 증가한다는 단점이 있다.
따라서, 버퍼 산화막과 HDP막은 동일 챔버에서 인-시츄로 형성하는 것이 바람직하며, 인-시츄 공정을 사용하였을 때는 종래의 방법과 비교하여 누설전류 특성 측면에서는 매우 개선된 결과를 보이면서도 익스-시츄로 진행한 경우보다 공정의 추가가 없고 공정 시간(TAT) 측면에서 유리하다는 장점이 있다.
본 발명에 의하면, HDP막을 형성하기 전에 버퍼 산화막을 형성함으로서 선택 소오스 라인과 공통 소오스 라인 사이의 누설 전류를 현저하게 감소시킬 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 1은 낸드형 플래쉬 메모리 소자의 셀 어레이 영역의 일부분에 대한 등가회로도이다.
도 2 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패시베이션막 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 6은 낸드형 플래쉬 메모리 소자에서 버퍼 산화막의 형성여부에 따른 누설 전류 특성을 보여주는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판 110: 금속 배선
120: 제1 패시베이션막(버퍼 산화막)
130: 제2 패시베이션막(고밀도 플라즈마막)
140: 제3 패시베이션막

Claims (12)

  1. 반도체 기판 상에 금속 배선을 형성하는 단계;
    상기 금속 배선 상에 플라즈마에 의한 손상을 완충할 수 있는 제1 패시베이션막인 버퍼 산화막을 형성하는 단계;
    상기 버퍼 산화막 상에 제2 패시베이션막인 고밀도 플라즈마(HDP)막을 형성하는 단계;
    상기 제2 패시베이션막 상에 제3 패시베이션막을 형성하는 단계를 포함하는 반도체 소자의 패시베이션막 형성방법.
  2. 제1항에 있어서, 상기 버퍼 산화막 및 상기 고밀도 플라즈마막은 동일한 챔버에서 인-시츄로 형성하는 것을 특징으로 하는 반도체 소자의 패시베이션막 형성방법.
  3. 제1항에 있어서, 상기 버퍼 산화막은 플라즈마 상태의 이온들이 물리적으로 상기 반도체 기판과 충돌하지 않고 화학적인 반응을 통하여 형성되도록 바이어스 파워를 인가하지 않거나 1000W 보다는 낮은 바이어스 파워를 인가하여 형성하는 것을 특징으로 하는 반도체 소자의 패시베이션막 형성방법.
  4. 제1항에 있어서, 상기 버퍼 산화막은 실리콘 산화막으로 형성하고, 실리콘 소스 가스로 실란(SiH4) 가스를 사용하며 산소 소스 가스로 산소(O2)를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 패시베이션막 형성방법.
  5. 제1항에 있어서, 상기 버퍼 산화막은 실리콘 소스 가스와 산소 소스 가스를 주입하여 250∼400℃의 온도와 1∼15mTorr의 압력에서 1000∼5000W의 소스 파워와 0∼1000W의 바이어스 파워를 인가하여 형성하는 것을 특징으로 하는 반도체 소자의 패시베이션막 형성방법.
  6. 제5항에 있어서, 상기 실리콘 소스 가스는 실란 가스이고, 상기 산소 소스 가스는 산소 가스이며, 상기 실리콘 소스 가스는 10∼100sccm의 유량으로 주입하고, 상기 산소 소스 가스는 15∼200sccm의 유량으로 주입하여 상기 버퍼 산화막을 형성하는 것을 특징하는 반도체 소자의 패시베이션막 형성방법.
  7. 제1항에 있어서, 상기 버퍼 산화막은 상기 고밀도 플라즈마막 형성시 플라즈마 전하가 상기 금속 배선으로 침투되는 것을 충분히 막아줄 수 있는 정도의 두께인 50∼2000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 패시베이션막 형성방법.
  8. 제1항에 있어서, 상기 고밀도 플라즈마막은 실란 가스와 산소 가스를 주입하여 250∼400℃의 온도와 1∼15mTorr의 압력에서 1000∼5000W의 소스 파워와 1000∼4000W의 바이어스 파워를 인가하여 형성하는 것을 특징으로 하는 반도체 소자의 패시베이션막 형성방법.
  9. 제8항에 있어서, 상기 실란 가스는 30∼150sccm의 유량으로 주입하고, 상기 산소 가스는 40∼300sccm의 유량으로 주입하여 상기 고밀도 플라즈마막을 형성하는 것을 특징하는 반도체 소자의 패시베이션막 형성방법.
  10. 제1항에 있어서, 상기 제3 패시베이션막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 패시베이션막 형성방법.
  11. 제11항에 있어서, 상기 실리콘 질화막은 플라즈마 강화-화학기상증착(Plasma Enhanced-Chemical Vapor Deposition)법으로 형성하며, 실리콘 소스 가스와 질소 소스 가스를 주입하여 300∼400℃의 온도와 1∼20Torr의 압력에서 300∼2000W의 고주파 파워를 인가하여 형성하는 것을 특징으로 하는 반도체 소자의 패시베이션막 형성방법.
  12. 금속 배선이 형성된 반도체 기판 상에 상기 금속 배선에 의해 유발된 단차를 따라 형성되어 플라즈마에 의한 손상을 완충할 수 있는 버퍼 산화막;
    상기 버퍼 산화막 상에 상기 금속 배선 사이의 갭을 매립하는 정도의 두께로 형성된 고밀도 플라즈마막; 및
    상기 고밀도 플라즈마막 상에 구비되고, 외부로부터 수분이 침투하는 것을 막는 역할을 하는 질화막을 포함하며,
    상기 버퍼 산화막, 상기 고밀도 플라즈마막 및 상기 질화막으로 이루어진 3층의 구조를 갖는 반도체 소자의 패시베이션막 구조.
KR1020040054510A 2004-07-13 2004-07-13 반도체 소자의 패시베이션막 형성방법 및 반도체 소자의패시베이션막 구조 KR100519170B1 (ko)

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