KR100888202B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

Info

Publication number
KR100888202B1
KR100888202B1 KR1020060095060A KR20060095060A KR100888202B1 KR 100888202 B1 KR100888202 B1 KR 100888202B1 KR 1020060095060 A KR1020060095060 A KR 1020060095060A KR 20060095060 A KR20060095060 A KR 20060095060A KR 100888202 B1 KR100888202 B1 KR 100888202B1
Authority
KR
South Korea
Prior art keywords
film
etch stop
interlayer insulating
forming
transistor
Prior art date
Application number
KR1020060095060A
Other languages
English (en)
Other versions
KR20080029242A (ko
Inventor
최세경
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060095060A priority Critical patent/KR100888202B1/ko
Priority to US11/770,879 priority patent/US20080081462A1/en
Publication of KR20080029242A publication Critical patent/KR20080029242A/ko
Application granted granted Critical
Publication of KR100888202B1 publication Critical patent/KR100888202B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H01L21/3185—Inorganic layers composed of nitrides of siliconnitrides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

본 발명은 반도체 소자의 트랜지스터 상부에 형성되는 박막에 의해 전체적으로 트랜지스터에 압축응력이 인가됨에 따라 트랜지스터의 전하이동도가 감소되는 것을 방지하여 소자 특성을 개선시킬 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 메모리 셀 및 상기 트랜지스터를 포함한 기판 상부에 인장응력을 갖는 제1식각정지막을 형성하는 단계; 상기 제1식각정지막을 포함한 상기 기판 전면 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막과 상기 제1 식각정지막의 일부를 식각하여 공통 소스 컨택홀 및 드레인 컨택홀을 형성하는 단계; 상기 공통 소스 컨택홀 및 상기 드레인 컨택홀이 각각 매립되도록 공통 소스 컨택 플러그 및 드레인 컨택 플러그를 형성하는 단계; 상기 공통 소스 컨택 플러그 및 상기 드레인 컨택 플러그가 형성된 전체 구조 상부면에 제2 층간 절연막을 형성하는 단계; 및 상기 제2 층간절연막 상에 압축응력을 갖는 제2 식각정지막을 형성하는 단계를 포함하고, 상기 제1식각정지막은 저압화학기상증착(LPCVD) 방식으로 증착한 실리콘질화막이고, 상기 제2식각정지막은 플라즈마인핸스드 화학기상증착(PECVD) 방식으로 증착한 실리콘질화막인 반도체 소자 제조방법을 제공한다.
낸드 플래시, 트랜지스터, 압축응력, 인장응력, 질화막

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1은 일반적인 낸드형 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 낸드형 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정단면도.
<도면의 주요 부분에 대한 부호의 설명>
CELL : 셀 영역 PERI : 페리 영역
110 : 기판 115 : 터널 산화막
116 : 플로팅 게이트 117 : 유전체막
118 : 컨트롤 게이트 119 : 실리사이드막
120 : 캐핑막 121a, 121b : 소스/드레인 영역
122 : 측벽 보호막 123 : 제1 식각정지막
124 : 제1 층간절연막 125A : 소스 컨택 플러그
125B : 드레인 컨택 플러그 127 : 제2 층간절연막
128 : 제2 식각정지막 129 : 제3 층간절연막
130a, 130b : 듀얼 다마신 패턴 홀 131, 137 : 확산방지막
132, 138 : 금속막
133A, 133C, 133D, 133E, 139 : 금속배선
133B : 비트라인 135 : 제4 층간절연막
본 발명은 반도체 소자 제조 기술에 관한 것으로, 특히 비휘발성 메모리 소자 제조방법, 더욱 상세하게는 낸드형(NAND) 플래시(FLASH) 메모리 소자 제조방법에 관한 것이다.
반도체 메모리는 전기의 공급이 중단됨에 따라 저장된 정보가 소멸되는 휘발성 메모리(volatile memory)와 전기의 공급이 중단되어도 정보를 계속적으로 유지시킬 수 있는 비휘발성 메모리(non-volatile memory)로 구별된다. 비휘발성 메모리에는 EPROM(Erasable Programmable Read Only Memory), EEPROM(Electrically EPROM) 및 플래시 메모리(flash memory) 등이 있다.
플래시 메모리는 셀(cell) 구성에 따라 노아(NOR)형과 낸드(NAND)형으로 구분된다. 낸드형 플래시 메모리의 셀 어레이 영역은 복수개의 스트링으로 구성되며, 하나의 스트링(string)에 16개 또는 32개의 셀이 연결된다. 각 스트링은 직렬 연결된 드레인 선택 트랜지스터, 복수개의 메모리 셀 및 소스 선택 트랜지스터로 구성 된다. 드레인 선택 트랜지스터에 인접한 불순물 영역은 비트라인과 접속되고, 접지 선택 트랜지스터에 인접한 불순물 영역은 공통 소스 라인과 접속된다.
도 1은 일반적인 낸드형 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도이다. 이하, 도 1을 참조하여 종래 기술에 따른 낸드형 플래시 메모리 소자의 제조방법에 대해 설명하기로 한다.
먼저, 셀 영역(CELL)과 주변회로 영역(PERI)으로 구분되는 P형 기판(10)을 제공한다. 이때, 셀 영역(CELL)의 기판(10) 내에는 트리플 N웰(triple N-well, 미도시), 깊은 P웰(미도시) 및 얕은 P웰(미도시)이 형성되고, 주변회로 영역(PERI)에는 N웰(14)이 형성된다. 이후, 기판(10) 상에 복수의 게이트 패턴을 형성한다. 예컨대, 셀 영역(CELL)의 기판(10) 상에 소스 선택 트랜지스터용 게이트 패턴(SSL), 메모리 셀용 게이트 패턴(CL) 및 드레인 선택 트랜지스터용 게이트 패턴(DSL)을 형성하고, 주변회로 영역(PERI)에 저전압 트랜지스터용 게이트 패턴(LVP)을 형성한다. 이러한 게이트 패턴은 모두 터널 산화막(15), 플로팅 게이트(16), 유전체막(17), 컨트롤 게이트(18), 실리사이드막(19) 및 캐핑막(20)이 차례로 적층된 구조를 갖는다.
이어서, 저전압 트랜지스터용 게이트 패턴(LVP)의 양측으로 노출된 기판(10) 내에 P 타입의 불순물을 주입하여 소스/드레인 영역(21A)을 형성한다. 이후, 소스 선택 트랜지스터용 게이트 패턴(SSL), 메모리 셀용 게이트 패턴(CL) 및 드레인 선택 트랜지스터용 게이트 패턴(DSL)을 이온주입 마스크로 사용하여 활성 영역에 N 타입 불순물을 주입하여 소스/드레인 영역(21B)을 형성한다. 이때, 소스 선택 트랜 지스터용 게이트 패턴(SSL)에 인접하여 형성된 불순물 영역은 접지 선택 트랜지스터의 공통 소스 영역에 해당하고, 드레인 선택 트랜지스터용 게이트 패턴(DSL)에 인접하여 형성된 불순물 영역은 드레인 선택 트랜지스터의 드레인 영역에 해당한다.
이어서, 소스 선택 트랜지스터용 게이트 패턴(SSL), 메모리 셀용 게이트 패턴(CL) 및 드레인 선택 트랜지스터용 게이트 패턴(DSL)의 양측벽에 측벽 보호막(22)을 형성한다. 이후에는, 주변회로 영역(PERI)에 형성된 저전압 트랜지스터용 게이트 패턴(LVP)의 일부를 식각하여 게이트 패턴 홀(미도시)을 형성한다. 이때, 게이트 패턴 홀은 플로팅 게이트(16)의 일부가 노출되도록 형성한다.
이어서, 게이트 패턴 홀을 포함한 전체 구조 상부면 단차를 따라 제1 식각정지막(23)을 증착한다. 제1 식각정지막(23)은 후속 공정에서 형성되는 제1 층간절연막(24)에 대한 식각선택비를 갖는 절연막, 예컨대 실리콘 질화막으로 형성한다. 바람직하게는, 실리콘 질화막은 플라즈마인핸스드 화학기상증착(PE-CVD, Plasma Enhanced-Chemical Vapor Deposition) 방식으로 증착한다.
이어서, 제1 식각정지막(23) 상부 전면에 제1 층간절연막(24)을 형성한 후, 제1 층간절연막(24) 및 제1 식각정지막(23)을 식각하여 소스 선택 트랜지스터의 소스 영역을 노출시키는 공통 소스 컨택홀(미도시)을 형성한다. 이와 동시에, 드레인 선택 트랜지스터의 드레인 영역을 노출시키는 드레인 컨택홀(미도시)도 형성한다. 이후, 소스 컨택홀 및 드레인 컨택홀 내에 각각 고립된 공통 소스 컨택 플러그(25A, 공통 소스 라인) 및 드레인 컨택 플러그(25B)를 형성한다.
이어서, 공통 소스 컨택 플러그(25A) 및 드레인 컨택 플러그(25B)가 형성된 전체 구조 상부 전면에 제2 층간절연막(27) 및 제2 식각정지막(28)을 순차적으로 증착한다. 제2 식각정지막(28)은 후속 공정을 통해 형성되는 제3 층간절연막(29)에 대하여 식각선택비를 갖는 절연막, 예컨대 실리콘 질화막으로 형성한다. 이때, 실리콘 질화막은 PE-CVD 방식으로 증착한다.
이어서, 제2 식각정지막(28) 상에 제3 층간절연막(29)을 증착한 후, 듀얼 다마신 공정을 실시하여 금속배선 및 비트라인을 형성한다. 이하에서는, 듀얼 다마신 공정을 실시하여 금속배선 및 비트라인을 형성하는 방법에 대해 설명하기로 한다.
먼저, 제2 식각정지막(28) 상에 제3 층간절연막(29)을 형성한 후, 셀 영역(CELL)에 대하여 제3 층간절연막(29), 제2 식각정지막(28) 및 제2 층간절연막(27)을 듀얼 다마신 공정을 이용하여 패터닝한다. 이로써, 공통 소스 컨택 플러그(25A) 및 드레인 컨택 플러그(25B)를 각각 노출시키는 비아홀과 트렌치를 포함하는 듀얼 다마신 패턴 홀(미도시)이 형성된다. 이와 동시에 주변회로 영역(PERI)에 대하여 제3 층간절연막(29), 제2 식각정지막(28), 제2 층간절연막(27), 제1 층간절연막(24) 및 제1 식각정지막(23)을 패터닝하여 저전압 트랜지스터의 소스, 드레인 및 게이트 패턴을 각각 노출시키는 비아홀과 트렌치를 포함하는 듀얼 다마신 패턴 홀(미도시)을 형성한다. 여기서, 듀얼 다마신 공정을 통해 듀얼 다마신 형태의 패턴 홀을 형성하는 방법은 반도체 기술 분야에서 통상의 지식을 가진 자에게 널리 알려져 있는 기술이므로 이에 대한 설명은 생략하기로 한다.
이어서, 듀얼 다마신 패턴 홀이 형성된 전체 구조 상부면 단차를 따라 확산 방지막(30)을 증착한다. 확산방지막(30)은 구리의 확산을 방지할 수 있는 내화 금속(refactory metal) 계열의 금속 또는 금속 질화막을 사용하여 형성한다. 이러한 확산방지막(30)은 후속 공정에서 형성되는 금속막(31)의 확산을 방지할 뿐만 아니라, 제1 내지 제3 층간절연막(24, 27, 29)과의 부착력(adhesion)을 좋게 한다.
이어서, 듀얼 다마신 패턴 홀이 매립되도록 확산방지막(30) 상에 금속막(31)을 증착한 후, 금속막(31) 및 확산방지막(30)을 화학적기계적 연마(CMP)하여 복수의 금속배선(33A, 33C, 33D, 33E) 및 비트라인(33B)을 형성한다. 여기서, 금속배선(33A)은 공통 소스 컨택 플러그(25A)와 전기적으로 연결되고, 비트라인(33B)에 평행하게 배열되며 공통 소스 컨택 플러그(25A)를 주변회로 영역(PERI)과 연결시키기 위한 배선이다.
이어서, 금속배선(33A, 33C, 33D, 33E) 및 비트라인(33B)을 포함한 제3 층간절연막(29) 상에 제3 식각정지막(34) 및 제4 층간절연막(35)을 순차적으로 증착한다. 여기서, 제3 식각정지막(34)은 실리콘 질화막으로 형성하되, 제1 및 제2 식각정지막(34)과 같이 PE-CVD 방식으로 증착한다. 이후에는, 금속배선(33A, 33E) 및 비트라인(33B)이 노출되도록 제4 층간절연막(35) 및 제3 식각정지막(34)을 식각하여 금속배선용 컨택홀(미도시)을 형성한다. 이어서, 컨택홀 내에 고립된 복수의 금속배선(39)을 형성한다. 이때, 금속배선(39)은 확산방지막(37) 및 금속막(38)의 적층구조로 형성한다.
그러나, 이와 같이 식각정지막으로 사용되는 실리콘 질화막을 모두 PE-CVD 방식을 이용하여 증착하게 되면, 메모리 셀 및 트랜지스터 상부에 형성되는 박막의 전체적인 압력 특성이 압축응력(compressive stress)을 갖게 되는데, 이러한 압축응력은 트랜지스터의 전하이동도(mobility)를 감소시키게 된다. 이러한 압축응력과 트랜지스터의 전하이동도 간의 연관 특성은 2004년 "Symposium on VLSI Technology"의 54-55 페이지에 기재된 "MOSFET Current drive Optimization Using Silicon Nitride Capping Layer for 65-nm technology Node" 논문을 통해 잘 알려져 있다. 이에, 이에 대한 구체적인 설명은 생략하기로 한다.
특히, 이러한 트랜지스터의 전하이동도 감소는 결국 프로그램 및 소거 동작시 GM(ΔId(드레인 전류)/ΔVg(게이트 전압)) 감소를 유발하고, 반도체 소자의 문턱전압 변화를 증가시켜 소자 특성을 저하시키게 된다. 참고로, 실리콘 질화막은 박막 조성비에 따라 박막의 응력이 결정되는데, PE-CVD 방식에 의해 형성된 실리콘 질화막은 그 박막조성비에 따라 압축응력을 갖게 된다. 여기서, 박막조성비란 박막 형성시 인가되는 입력 파워, 기판 온도 및 가스 혼합비에 의해 결정될 수 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 소자의 메모리 셀 및 트랜지스터 상부에 형성되는 박막에 의해 전체적으로 트랜지스터에 압축응력이 인가됨에 따라 트랜지스터의 전하이동도가 감소되는 것을 방지하여 소자 특성을 개선시킬 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 메모리 셀 및 트랜지스터 형성공정이 완료된 기판을 제공하는 단계; 상기 메모리 셀 및 상기 트랜지스터를 포함한 기판 상부에 인장응력을 갖는 제1 식각정지막을 형성하는 단계; 상기 제1 식각정지막을 포함한 상기 기판 전면 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간 절연막과 상기 제1 식각정지막의 일부를 식각하여 공통 소스 컨택홀 및 드레인 컨택홀을 형성하는 단계; 상기 공통 소스 컨택홀 및 상기 드레인 컨택홀이 각각 매립되도록 공통 소스 컨택 플러그 및 드레인 컨택 플러그를 형성하는 단계; 상기 공통 소스 컨택 플러그 및 상기 드레인 컨택 플러그가 형성된 전체 구조 상부면에 제2 층간 절연막을 형성하는 단계; 및 상기 제2 층간절연막 상에 압축응력을 갖는 제2 식각정지막을 형성하는 단계를 포함하고, 상기 제1 식각정지막은 저압화학기상증착(LPCVD) 방식으로 증착한 실리콘질화막이고, 상기 제2 식각정지막은 플라즈마인핸스드 화학기상증착(PECVD) 방식으로 증착한 실리콘질화막인 반도체 소자 제조방법을 제공한다.
본 발명은 메모리 셀 및 트랜지스터에 가장 인접하여 메모리 셀 및 트랜지스터 상부에 형성되는 제1 식각정지막이 인장응력을 갖도록 하여 트랜지스터 상부에 가해지는 박막의 응력 특성이 전체적으로 인장응력을 갖도록 함으로써, 트랜지스터의 전하이동도를 증가시키게 된다. 또한, 제1 식각정지막보다 트랜지스터와 이격되어 형성되는 제2 식각정지막이 압축응력을 갖도록 하여 제1 및 제2 식각정지막 사이에 개재된 층간절연막의 질이 저하되는 것을 방지함으로써, 반도체 소자의 리텐션 특성을 개선시킬 수 있게 된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상 에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 2a 내지 도 2c는 본 발명의 실시예에 따른 낸드형 플래시 메모리 소자의 제조방법을 설명하기 위하여 도시한 공정단면도이다. 이하, 도 2a 내지 도 2c를 참조하여 본 발명의 실시예에 따른 낸드형 플래시 메모리 소자의 제조방법에 대해 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 셀 영역(CELL)과 주변회로 영역(PERI)으로 구분되는 P형 기판(110)을 제공한다. 이때, 셀 영역(CELL)의 기판(110) 내에는 트리플 N웰(triple N-well, 미도시), 깊은 P웰(미도시) 및 얕은 P웰(미도시)이 형성되고, 주변회로 영역(PERI)에는 N웰(114)이 형성된다. 이후, 기판(110) 상에 복수의 트랜지스터용 게이트 패턴을 형성한다. 예컨대, 셀 영역(CELL)의 기판(110) 상에 소스 선택 트랜지스터용 게이트 패턴(SSL), 메모리 셀용 게이트 패턴(CL) 및 드레인 선택 트랜지스터용 게이트 패턴(DSL)을 형성하고, 주변회로 영역(PERI)에 저전압 트랜지스터용 게이트 패턴(LVP)을 형성한다. 이러한 게이트 패턴은 모두 터널 산화막(115), 플로팅 게이트(116), 유전체막(117), 컨트롤 게이트(118), 실리사이드막(119) 및 캐핑막(120)이 차례로 적층된 구조를 갖는다.
도면에 있어, 소스 선택 트랜지스터용 게이트 패턴(SSL)을 2개 도시한 이유는 메모리 셀 어레이에서 서로 이웃하는 스트링 간의 소스 선택 트랜지스터를 각각 도시하였기 때문이다. 또한, 도면에는 메모리 셀로 기능하는 메모리 셀용 게이트 패턴(CL)을 3개에 한정하여 도시했으나 이는 스트링 설계에 따라 적절히 변경될 수 있다. 예컨대, 16 스트링 구조에서는 단위 셀당 메모리 셀이 16개가 되고, 32 스트링 구조에서는 단위 셀당 메모리 셀이 32개가 된다.
이어서, 저전압 트랜지스터용 게이트 패턴(LVP)의 양측으로 노출된 기판(110) 내에 P 타입의 불순물을 주입하여 소스/드레인 영역(121A)을 형성한다. 이후, 소스 선택 트랜지스터용 게이트 패턴(SSL), 메모리 셀용 게이트 패턴(CL) 및 드레인 선택 트랜지스터용 게이트 패턴(DSL)을 이온주입 마스크로 사용하여 활성 영역에 N 타입 불순물을 주입하여 소스/드레인 영역(121B)을 형성한다. 이때, 소스 선택 트랜지스터용 게이트 패턴(SSL)에 인접하여 형성된 불순물 영역은 접지 선택 트랜지스터의 공통 소스 영역에 해당하고, 드레인 선택 트랜지스터용 게이트 패턴(DSL)에 인접하여 형성된 불순물 영역은 드레인 선택 트랜지스터의 드레인 영역에 해당한다.
이어서, 소스 선택 트랜지스터용 게이트 패턴(SSL), 메모리 셀용 게이트 패턴(CL) 및 드레인 선택 트랜지스터용 게이트 패턴(DSL)의 양측벽에 측벽 보호막(122)을 형성한다. 이후에는, 주변회로 영역(PERI)에 형성된 저전압 트랜지스터용 게이트 패턴(LVP)의 일부를 식각하여 게이트 패턴 홀(미도시)을 형성한다. 이때, 게이트 패턴 홀은 플로팅 게이트(116)의 일부가 노출되도록 형성한다.
이어서, 게이트 패턴 홀을 포함한 전체 구조 상부면 단차를 따라 제1 식각정지막(123)을 증착한다. 제1 식각정지막(123)은 후속 공정에서 형성되는 제1 층간절 연막(124)에 대한 식각선택비를 갖는 절연막으로 질화막 계열의 절연막, 예컨대 실리콘 질화막으로 형성한다. 이때 중요한 것은, 실리콘 질화막이 압축응력이 아닌 인장응력(tensile stress)을 갖도록 PE-CVD가 아닌 저압화학기상증착(LP-CVD, Low Pressure-Chemical Vapor Deposition) 방식으로 증착해야 한다는 것이다. 즉, 전술한 바와 같이 트랜지스터에 가해지는 압축응력이 트랜지스터의 전하이동도를 감소시키기 때문에 본 발명의 실시예에서는 이러한 전하이동도의 감소를 막기 위해 인장응력을 갖는 실리콘 질화막을 형성한다.
이어서, 제1 식각정지막(123) 상부 전면에 제1 층간절연막(124)을 형성한다. 이때, 제1 층간절연막(124)은 산화막 계열의 물질로 형성한다.
이어서, 제1 층간절연막(124) 및 제1 식각정지막(123)을 식각하여 소스 선택 트랜지스터의 소스 영역을 노출시키는 공통 소스 컨택홀(미도시)을 형성한다. 이와 동시에, 드레인 선택 트랜지스터의 드레인 영역을 노출시키는 드레인 컨택홀(미도시)도 형성한다. 이후, 소스 컨택홀 및 드레인 컨택홀 내에 각각 고립된 공통 소스 컨택 플러그(125A, 공통 소스 라인) 및 드레인 컨택 플러그(125B, 드레인 선택 라인)를 형성한다.
이어서, 도 2b에 도시된 바와 같이, 공통 소스 컨택 플러그(125A) 및 드레인 컨택 플러그(125B)가 형성된 전체 구조 상부 전면에 제2 층간절연막(127) 및 제2 식각정지막(128)을 순차적으로 증착한다. 제2 식각정지막(128)은 후속 공정을 통해 형성되는 제3 층간절연막(129)에 대하여 식각선택비를 갖는 절연막으로 질화막 계열의 절연막, 예컨대 실리콘 질화막으로 형성한다. 이때, 실리콘 질화막은 기존과 같이 PE-CVD 방식으로 증착한다. 이는, 실리콘 질화막을 LP-CVD 방식에 따라 증착하다 보면 트랜지스터의 전하이동도 특성을 개선시킬 수는 있으나, 수소가 증가하여 산화막 계열의 물질로 이루어진 제2 층간절연막(127)의 질을 저하시키는 문제가 발생한다. 또한, 이러한 층간절연막의 질 저하는 리텐션(retention) 특성을 저하시키는 문제를 유발한다.
참고로, 수소 발생이 산화막 계열의 절연막 질을 저하시키는 이유는 다음과 같다. 통상, 수소는 약한 이온결합(weak bond)을 형성하게 되므로 스트레스에 의한 면역(immunity) 특성이 낮다. 이러한 수소가 산화막으로 침투하다 보면 스트레스에 의해 산화막의 질이 쉽게 저하되는 문제가 발생한다.
따라서, 본 발명의 실시예에서는 제2 식각정지막(128)은 기존과 같이 PE-CVD 방식으로 증착함으로써, 산화막 계열의 절연물질의 질이 저하되는 문제를 해결함과 동시에 전체적으로 트랜지스터 상부에 가해지는 박막의 응력 특성이 인장응력을 갖도록 할 수 있다. 즉, 트랜지스터에 가장 인접하여 형성되는 제1 식각정지막(123)이 인장응력을 갖기 때문에 트랜지스터 상부에 가해지는 박막의 응력 특성은 전체적으로 인장응력을 갖게 된다. 따라서, 반도체 소자의 리텐션 특성을 개선시킴과 동시에 트랜지스터의 전하이동도를 증가시킬 수 있다.
이어서, 제2 식각정지막(128) 상에 제3 층간절연막(129)을 증착한다. 이때, 제3 층간절연막(129)은 산화막 계열의 물질로 형성한다.
이어서, 셀 영역(CELL)에 대하여 제3 층간절연막(129), 제2 식각정지막(128) 및 제2 층간절연막(127)을 듀얼 다마신 공정을 이용하여 패터닝한다. 이로써, 공통 소스 컨택 플러그(125A) 및 드레인 컨택 플러그(125B)를 각각 노출시키는 비아홀과 트렌치를 포함하는 듀얼 다마신 패턴 홀(130A)이 형성된다. 이와 동시에 주변회로 영역(PERI)에 대하여 제3 층간절연막(129), 제2 식각정지막(128), 제2 층간절연막(127), 제1 층간절연막(124) 및 제1 식각정지막(123)을 패터닝하여 저전압 트랜지스터의 소스, 드레인 및 게이트 패턴을 각각 노출시키는 비아홀과 트렌치를 포함하는 듀얼 다마신 패턴 홀(130B)을 형성한다. 여기서, 듀얼 다마신 공정을 통해 듀얼 다마신 형태의 패턴 홀(130A, 130B)을 형성하는 방법은 반도체 기술 분야에서 통상의 지식을 가진 자에게 널리 알려져 있는 기술이므로 이에 대한 설명은 생략하기로 한다.
이어서, 도 2c에 도시된 바와 같이, 듀얼 다마신 패턴 홀(130A, 130B)이 형성된 전체 구조 상부면 단차를 따라 확산방지막(131)을 증착한다. 확산방지막(131)은 구리의 확산을 방지할 수 있는 내화 금속(refactory metal) 계열의 금속 또는 금속 질화막을 사용하여 형성한다. 이러한 확산방지막(131)은 후속 공정에서 형성되는 금속막(132), 예컨대 구리의 확산을 방지할 뿐만 아니라, 제1 내지 제3 층간절연막(124, 127, 129)과의 부착력을 좋게 한다.
이어서, 듀얼 다마신 패턴 홀(130A, 130B)이 매립되도록 확산방지막(131) 상에 금속막(132)을 증착한 후, 금속막(132) 및 확산방지막(131)을 화학 기계적 연마하여 복수의 금속배선(133A, 133C, 133D, 133E) 및 비트라인(133B)을 형성한다. 여기서, 금속배선(133A)은 공통 소스 컨택 플러그(125A)와 전기적으로 연결되고, 비트라인(133B)에 평행하게 배열되며 공통 소스 컨택 플러그(125A)를 주변회로 영 역(PERI)과 연결시키기 위한 배선이다.
이어서, 금속배선(133A, 133C, 133D, 133E) 및 비트라인(133B)을 포함한 제3 층간절연막(129) 상에 제4 층간절연막(135)을 증착한다. 여기서는, 제4 층간절연막(135)을 증착하기 전에 별도의 식각정지막의 증착 공정을 생략할 수 있다. 이는, 전체적으로 트랜지스터 상부의 박막이 갖는 응력 특성이 인장응력을 갖도록 해야 하기 때문이다. 통상, 금속배선(133A, 133C, 133D, 133E) 및 비트라인(133B) 형성 후 또 다른 금속배선 형성시 식각정지막을 형성하는 이유는 금속배선(133A, 133C, 133D, 133E) 및 비트라인(133B)의 손상을 최소화하기 위함인데, 이러한 식각정지막을 형성하지 않아도 크게 문제가 되지 않는다. 따라서, 본 발명의 실시예에 따라 식각정지막의 증착 공정을 생략하는 것은 무방하다고 볼 수 있다.
이어서, 금속배선(133A, 133E) 및 비트라인(133B)이 노출되도록 제4 층간절연막(135) 및 제3 식각정지막(134)을 식각하여 금속배선용 컨택홀(미도시)을 형성한다. 이어서, 컨택홀 내에 고립된 복수의 금속배선(139)을 형성한다. 이때, 금속배선(139)은 금속배선(133A, 133C, 133D, 133E) 및 비트라인(133B)과 마찬가지로 확산방지막(137) 및 금속막(138)의 적층구조로 형성한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다. 특히, 상기한 실시예에서는 낸드형 플래시 메모리 소자를 일례로 들었으나 이외에도 트랜지스터 및 질 화막 계열의 박막을 구비하는 모든 반도체 메모리 소자에서도 적용될 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 트랜지스터에 가장 인접하여 형성되는 질화막 물질인 제1 식각정지막이 인장응력을 갖도록 LP-CVD 방식으로 증착하기 때문에 트랜지스터 상부에 가해지는 박막의 응력 특성은 전체적으로 인장응력을 갖을 수 있다. 따라서, 트랜지스터의 전하이동도를 증가시킬 수 있다.
또한, 본 발명에 의하면, 제1 식각정지막 상부에 형성되는 질화막 물질의 또다른 제2 식각정지막이 압축응력을 갖도록 PE-CVD 방식으로 증착하기 때문에 제1 및 제2 식각정지막 사이에 개재된 산화막 계열의 층간절연막의 질이 저하되는 것을 방지할 수 있다. 따라서, 반도체 소자의 리텐션 특성을 개선시킬 수 있다.

Claims (9)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 메모리 셀 및 트랜지스터 형성공정이 완료된 기판을 제공하는 단계;
    상기 메모리 셀 및 상기 트랜지스터를 포함한 기판 상부에 인장응력을 갖는 제1 식각정지막을 형성하는 단계;
    상기 제1 식각정지막을 포함한 상기 기판 전면 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간 절연막과 상기 제1 식각정지막의 일부를 식각하여 공통 소스 컨택홀 및 드레인 컨택홀을 형성하는 단계;
    상기 공통 소스 컨택홀 및 상기 드레인 컨택홀이 각각 매립되도록 공통 소스 컨택 플러그 및 드레인 컨택 플러그를 형성하는 단계;
    상기 공통 소스 컨택 플러그 및 상기 드레인 컨택 플러그가 형성된 전체 구조 상부면에 제2 층간 절연막을 형성하는 단계; 및
    상기 제2 층간절연막 상에 압축응력을 갖는 제2 식각정지막을 형성하는 단계를 포함하고,
    상기 제1 식각정지막은 저압화학기상증착(LPCVD) 방식으로 증착한 실리콘질화막이고, 상기 제2 식각정지막은 플라즈마인핸스드 화학기상증착(PECVD) 방식으로 증착한 실리콘질화막인
    반도체 소자 제조방법.
  8. 제 7 항에 있어서,
    상기 제2 식각정지막을 형성하는 단계 후,
    상기 제2 식각정지막 상에 제3 층간 절연막을 형성하는 단계;
    상기 공통 소스 컨택 플러그 및 상기 드레인 컨택 플러그가 각각 노출되도록 상기 제3 층간 절연막, 상기 제2 식각정지막 및 상기 제2 층간 절연막을 식각하여 듀얼 다마신 패턴 홀을 형성하는 단계; 및
    상기 듀얼 다마신 패턴 홀이 매립되도록 금속배선과 비트라인을 형성하는 단계
    를 더 포함하는 반도체 소자 제조방법.
  9. 제 8 항에 있어서,
    상기 금속배선과 상기 비트라인을 형성하는 단계 후,
    상기 금속배선과 상기 비트라인을 포함한 상기 제3 층간절연막 상에 제4 층간 절연막을 형성하는 단계; 및
    상기 금속배선과 상기 비트라인이 노출되도록 상기 제4 층간 절연막을 식각하여 컨택홀을 형성하는 단계; 및
    상기 컨택홀이 매립되도록 금속배선을 형성하는 단계
    를 더 포함하는 반도체 소자 제조방법.
KR1020060095060A 2006-09-28 2006-09-28 반도체 소자 제조방법 KR100888202B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060095060A KR100888202B1 (ko) 2006-09-28 2006-09-28 반도체 소자 제조방법
US11/770,879 US20080081462A1 (en) 2006-09-28 2007-06-29 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060095060A KR100888202B1 (ko) 2006-09-28 2006-09-28 반도체 소자 제조방법

Publications (2)

Publication Number Publication Date
KR20080029242A KR20080029242A (ko) 2008-04-03
KR100888202B1 true KR100888202B1 (ko) 2009-03-12

Family

ID=39261628

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060095060A KR100888202B1 (ko) 2006-09-28 2006-09-28 반도체 소자 제조방법

Country Status (2)

Country Link
US (1) US20080081462A1 (ko)
KR (1) KR100888202B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8068370B2 (en) * 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
JP2011233835A (ja) * 2010-04-30 2011-11-17 Toshiba Corp 半導体記憶装置およびその製造方法
US8906762B2 (en) * 2012-09-27 2014-12-09 SanDisk Technologies, Inc. Flash memory with P-type floating gate
CN107665829B (zh) 2017-08-24 2019-12-17 长江存储科技有限责任公司 晶圆混合键合中提高金属引线制程安全性的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980055719A (ko) * 1996-12-28 1998-09-25 김영환 반도체 소자의 층간 절연막 형성방법
KR19990076228A (ko) * 1998-03-30 1999-10-15 윤종용 반도체 장치 및 그것의 제조 방법
KR20010018070A (ko) * 1999-08-17 2001-03-05 박종섭 반도체 소자의 제조 방법
KR100519170B1 (ko) * 2004-07-13 2005-10-05 주식회사 하이닉스반도체 반도체 소자의 패시베이션막 형성방법 및 반도체 소자의패시베이션막 구조

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286254A (ja) * 1999-03-31 2000-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP4290421B2 (ja) * 2002-12-27 2009-07-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
US7265425B2 (en) * 2004-11-15 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device employing an extension spacer and a method of forming the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980055719A (ko) * 1996-12-28 1998-09-25 김영환 반도체 소자의 층간 절연막 형성방법
KR19990076228A (ko) * 1998-03-30 1999-10-15 윤종용 반도체 장치 및 그것의 제조 방법
KR20010018070A (ko) * 1999-08-17 2001-03-05 박종섭 반도체 소자의 제조 방법
KR100519170B1 (ko) * 2004-07-13 2005-10-05 주식회사 하이닉스반도체 반도체 소자의 패시베이션막 형성방법 및 반도체 소자의패시베이션막 구조

Also Published As

Publication number Publication date
KR20080029242A (ko) 2008-04-03
US20080081462A1 (en) 2008-04-03

Similar Documents

Publication Publication Date Title
KR100559282B1 (ko) 반도체 장치 및 그 제조 방법
US6417538B1 (en) Nonvolative semiconductor memory device with high impurity concentration under field oxide layer
KR100514673B1 (ko) 낸드 플래시 메모리 소자의 제조 방법
US20120168858A1 (en) Non-volatile memory device and method of fabricating the same
US7262456B2 (en) Bit line structure and production method thereof
US7608507B2 (en) NAND flash memory devices and methods of fabricating the same
US20070176224A1 (en) Nonvolatile semiconductor memory device in which decrease in coupling ratio of memory cells is suppressed
KR100629357B1 (ko) 퓨즈 및 부하저항을 갖는 낸드 플래시메모리소자 형성방법
JP4822792B2 (ja) 半導体装置およびその製造方法
KR100888202B1 (ko) 반도체 소자 제조방법
US20070148864A1 (en) Method of manufacturing flash memory device
US8241984B2 (en) Semiconductor device and method for manufacturing the same
KR100483588B1 (ko) 난드형 플래시 메모리 소자의 셀렉트 라인 형성 방법
KR101060766B1 (ko) 비휘발성 메모리 소자의 제조방법
CN101211856A (zh) 制造半导体器件的方法
KR20060009437A (ko) 불휘발성 메모리 장치 및 그 제조방법
US20070196983A1 (en) Method of manufacturing non-volatile memory device
KR20210041882A (ko) 비휘발성 메모리 장치 및 그 제조방법
KR20050010260A (ko) 낸드 플래시 메모리 소자의 제조 방법
KR100776909B1 (ko) 비휘발성 메모리 소자의 제조 방법
KR20020084473A (ko) 불휘발성 메모리 장치 및 그 제조방법
KR20050108141A (ko) 낸드 플래쉬 메모리 소자의 제조 방법
KR20090069858A (ko) 비휘발성 메모리 소자 및 그 제조방법
US20090166713A1 (en) Semiconductor Device and Method of Fabricating the Same
KR20090105603A (ko) 플래시 메모리 소자 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee