KR100776909B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 공통 소오스 상에 형성되는 공통 소오스 플러그나 드레인 상에 형성되는 드레인 콘택 플러그의 일부를 워드라인 및 셀렉트 라인과 함께 형성함으로써, 정렬 오차의 발생을 방지하고 공정 단계를 감소시켜 공정의 신뢰성을 향상시킬 수 있다.
비휘발성, 소오스, 드레인, SSL, DSL, SONOS

Description

비휘발성 메모리 소자의 제조 방법{Method of manufacturing a non-volatile memory device}
도 1은 종래 기술에 따른 플래시 메모리 소자의 단면도이다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3g는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 반도체 기판 102, 202, 302 : 터널 절연막
104, 204, 304 : 전하 저장막 106, 206, 306 : 유전체막
207, 307 : 캡핑막 208, 308a, 308b : 콘택홀
110, 210, 310a, 310b : 제1 접합 영역
112, 212, 312 : 콘트롤 게이트용 도전막
114, 214, 314 : 하드 마스크 패턴
216, 316 : 제2 접합 영역 118, 218, 318 : 층간 절연막
320 : 드레인 콘택 플러그 322 : 비트 라인
WL0 ~ WLn : 워드라인 DSL : 드레인 셀렉트 라인
SSL : 소오스 셀렉트 라인 CS : 공통 소오스
D : 드레인 CSP : 공통 소오스 플러그
DCP : 드레인 콘택 플러그
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 NAND 플래시 메모리 소자의 제조 공정에 적용될 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
대표적인 비휘발성 메모리 소자로는 플래시 메모리 소자가 있으며, 플래시 메모리 소자의 플로팅 게이트를 폴리실리콘과 같은 도전물질이 아닌 절연물질(예를 들어, 질화막)로 형성하는 SONOS(Silicon/Oxide/Nitride/Oxide/Silicon; SONOS) 타입의 플래시 메모리에 대한 연구가 활발히 진행되고 있다.
SONOS 타입의 플래시 메모리 소자는 일반적으로 반도체 기판 상부에 산화막, 질화막, 산화막 및 다결정 실리콘막이 차례로 적층된 구조를 갖는다. 여기서, 하부 산화막은 터널 절연막의 역할을 하고, 질화막은 전하를 저장하는 전하 저장막(즉, 플로팅 게이트)의 역할을 한다. 질화막 상에 형성되는 상부 산화막은 전하 저장막과 콘트롤 게이트 간의 절연을 위해 형성된다.
도 1은 종래 기술에 따른 플래시 메모리 소자의 단면도이다. 종래 기술에 따른 플래시 메모리 소자에서는 터널 절연막(102), 전하 저장막(104), 유전체막(106) 및 콘트롤 게이트용 도전막(112)을 포함하는 소오스 셀렉트 라인(SSL), 워드라인(미도시) 및 드레인 셀렉트 라인(미도시)이 반도체 기판(100) 상에 형성된다. 워드라인 및 셀렉트 라인들 사이에는 접합 영역(110)이 형성되며, 소오스 셀렉트 라인(SSL) 사이에 형성된 접합 영역은 공통 소오스(CS)가 된다. 전체 구조 상에는 절연막(118)이 형성되며, 공통 소오스(CS) 상의 절연막이 식각되고, 식각된 영역이 도전물질로 채워져 공통 소오스 플러그(CSP)가 형성된다. 일반적인 플래시 메모리 소자에서는 전하 저장막(104)이 폴리실리콘으로 형성되며, SONOS 구조의 플래시 메모리 소자에서는 질화막으로 형성될 수 있다. 마찬가지로, 일반적인 플래시 메모리 소자에서는 유전체막(106)이 ONO 구조로 형성되며, SONOS 구조의 플래시 메모리 소자에서는 알루미늄 산화막으로 형성될 수 있다. 미설명 된 도면부호 114는 하드 마스크이다.
상기의 플래시 메모리 소자에서는 드레인 셀렉트 라인(미도시) 사이에 드레인(미도시)이 형성되고, 소오스 셀렉트 라인(SSL) 사이에는 공통 소오스(CS)가 형성된다. 이 때문에, 소자의 집적도가 높아질수록 공통 소오스 플러그와 같은 소오스 콘택 플러그나 드레인 콘택 플러그를 형성함에 있어서, 인접한 셀렉트 라인과의 중첩(overlay) 마진을 확보하기가 어렵다. 또한, 드레인 셀렉트 라인과 드레인 콘 택 플러그 간의 우수한 브레이크다운 전압(breakdown voltage)을 확보하기가 어려우며, 이러한 이유로 드레인 셀렉트 라인 사이의 간격이 넓어져 소자의 집적도를 높이가기 어려워지고 있다.
또한, 공통 소오스 플러그(CSP)를 형성하기 위해서는 2번의 CMP 공정을 포함한 여러 공정이 실시되어야 한다. 한편, 공통 소오스 플러그(CSP)와 이후에 형성되는 비트라인간 전기적인 절연을 위하여 공통 소오스 플러그(CSP)를 형성한 다음 층간절연막을 추가로 형성해야 한다. 층간 절연막의 추가로 인하여 이후에 형성되는 드레인 콘택홀의 깊이가 깊어진다. 이처럼 드레인 콘택홀 깊이가 깊어지면 콘택 식각 공정의 마진이 감소되므로, 콘택홀 상부가 손상되게 되어 인접한 콘택 플러그와의 브릿지(bridge)가 유발되게 되고 콘택홀 하부의 폭이 좁아지거나 절연막이 잔류하여 드레인 콘택 플러그와 드레인이 전기적으로 연결되지 않을 수 있다. 이를 방지하기 위해서는 추가로 형성되는 층간절연막의 두께를 줄여야 하지만, 비트라인과 공통 소오스 플러그(CSP)간 전기적인 연결이나 기생 커패시턴스를 고려할 경우 층간절연막의 두께를 줄이기는 어려운 실정이다.
이에 대하여, 본 발명이 제시하는 비휘발성 메모리 소자의 제조 방법은 공통 소오스 상에 형성되는 공통 소오스 플러그나 드레인 상에 형성되는 드레인 콘택 플러그의 일부를 워드라인 및 셀렉트 라인과 함께 형성함으로써, 정렬 오차의 발생을 방지하고 공정 단계를 감소시켜 공정의 신뢰성을 향상시킬 수 있다.
본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 활성 영역에는 터널 절연막 및 전하 저장막이 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 전하 저장막을 포함한 반도체 기판 상에 유전체막을 형성하는 단계와, 반도체 기판이 노출되도록 유전체막, 전하 저장막 및 터널 절연막의 일부를 식각하여 콘택홀을 형성하는 단계와, 노출된 반도체 기판에 제1 접합 영역을 형성하는 단계와, 콘택홀이 채워지도록 제1 접합 영역을 포함한 반도체 기판 상에 콘트롤 게이트용 도전막을 형성하는 단계, 및 도전막, 유전체막 및 전하 저장막을 패터닝하여 셀렉트 라인 및 워드라인을 형성하면서 제1 접합 영역 상에 콘택 플러그를 동시에 형성하는 단계를 포함한다.
상기에서, 콘택 플러그를 형성한 후, 워드라인, 셀렉트 라인 및 콘택 플러그 사이의 반도체 기판에 제2 접합 영역을 형성하는 단계를 더 포함한다. 제1 접합 영역이 공통 소오스 영역에 형성되며, 콘택 플러그가 공통 소오스 플러그가 된다. 또는, 제1 접합 영역이 드레인 영역에 형성되며, 콘택 플러그가 드레인 콘택 플러그가 된다. 콘택 플러그는 콘택홀보다 넓은 폭으로 형성될 수 있다.
본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 활성 영역에는 터널 절연막 및 전하 저장막이 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 전하 저장막을 포함한 반도체 기판 상에 유전체막을 형성하는 단계와, 유전체막, 전하 저장막 및 터널 절연막의 일부를 식 각하여 공통 소오스 영역과 드레인 영역에 콘택홀을 각각 형성하는 단계와, 콘택홀을 통해 노출된 반도체 기판에 제1 접합 영역을 형성하는 단계와, 콘택홀이 채워지도록 제1 접합 영역을 포함한 반도체 기판 상에 콘트롤 게이트용 도전막을 형성하는 단계, 및 도전막, 유전체막 및 전하 저장막을 패터닝하여 셀렉트 라인 및 워드라인을 형성하면서 제1 접합 영역 상에 공통 소오스 플러그 및 드레인 콘택 플러그를 동시에 형성하는 단계를 포함한다.
상기에서, 공통 소오스 플러그 또는 드레인 콘택 플러그가 콘택홀보다 넓은 폭으로 형성될 수 있다. 공통 소오스 플러그 및 드레인 콘택 플러그를 형성한 후, 워드라인, 셀렉트 라인, 공통 소오스 플러그 및 드레인 콘택 플러그 사이의 반도체 기판에 제2 접합 영역을 형성하는 단계를 더 포함한다.
제1 접합 영역의 불순물 농도가 제2 접합 영역의 불순물 농도보다 높은 것이 바람직하다. 공통 소오스 플러그 및 드레인 콘택 플러그를 형성한 후, 반도체 기판 상에 층간 절연막을 형성하는 단계와, 드레인 콘택 플러그의 일부가 노출되도록 콘택홀을 형성하는 단계, 및 드레인 콘택 플러그 상부의 콘택홀 내부를 도전물질로 채우는 단계를 더 포함할 수 있다.
전하 저장막이 폴리실리콘 또는 질화막으로 형성될 수 있으며, 유전체막이 ONO 구조 또는 알루미늄 산화막으로 형성될 수 있다. 콘택홀 형성 전에, 유전체막 상에 캡핑막을 형성하는 단계를 더 포함할 수 있으며, 캡핑막은 폴리실리콘으로 형성한다. 콘트롤 게이트용 도전막 상에는 하드 마스크 패턴이 더 형성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(200) 상에 터널 절연막(202) 및 전하 저장막(204)을 순차적으로 형성한다. 일반적인 플래시 메모리 소자에서는 전하 저장막(204)이 폴리실리콘으로 형성된다. SONOS 구조의 플래시 메모리 소자에서는 전하 저장막(204)이 질화막으로 형성된다.
이어서, 일반적인 플래시 메모리 소자에서는, 전하 저장막(204) 상에 소자 분리 마스크(미도시)가 형성되며, 소자 분리 마스크를 이용한 식각 공정으로 전하 저장막(204), 터널 절연막(202) 및 반도체 기판(200)을 식각하여 소자 분리 영역에 트렌치를 형성하고 트렌치를 절연물질로 매립하여 소자 분리막을 형성한다. 그리고, 소자 분리 마스크는 제거된다. 한편, SONOS 구조의 플래시 메모리 소자에서는, 터널 절연막(202) 및 전하 저장막(204)이 형성되기 전에 소자 분리 영역에 소자 분리막(미도시)이 형성될 수 있다. 또한, 주변 회로 영역(미도시)에는 소자 분리막뿐만 아니라 트랜지스터를 형성하기 위한 게이트 절연막(미도시)과 게이트용 도전막(미도시)이 더 형성된다. 도 2a는 소자 분리 영역 사이에 위치하는 활성 영역의 단면도이므로, 소자 분리막이 먼저 형성된다 하더라도 보이지는 않는다.
도 2b를 참조하면, 전하 저장막(204)을 포함한 전체 구조 상에 유전체막(206)을 형성한다. 유전체막(206)은 후속 공정에서 형성될 콘트롤 게이트용 도전막과 전하 저장막(204)의 전기적 절연을 위하여 형성된다. 일반적인 플래시 메모리 소자에서는 유전체막(206)이 ONO 구조로 형성되며, SONOS 구조의 플래시 메모리 소자에서는 알루미늄 산화막으로 형성될 수 있다.
한편, SONOS 구조의 플래시 메모리 소자에서는 유전체막(206) 상에 캡핑막(207)이 형성된다. 캡핑막(207)은 주변 회로 영역(미도시)에서 유전체막(206)의 일부를 제거하기 위한 식각 공정 시 식각 마스크로 사용하기 위하여 형성되며, 폴리실리콘으로 형성할 수 있다. 따라서, 일반적인 플래시 메모리 소자에서는 캡핑막(207)의 형성 단계를 생략할 수 있다.
도 2c를 참조하면, 콘택 플러그(공통 소오스 플러그 또는 드레인 콘택 플러그)가 형성될 영역의 캡핑막(207), 유전체막(206), 전하 저장막(204) 및 터널 절연막(202)을 제거하여 콘택홀(208)을 형성한다. 콘택홀(208)의 폭은 후속 공정에서 형성될 콘택 플러그의 폭보다 좁게 넓게 형성될 수 있으며, 동일한 폭으로 형성될 수도 있다. 이로써, 반도체 기판(200)의 일부가 노출된다. 이어서, 노출된 반도체 기판(200)에 불순물을 주입하여 제1 접합 영역(210)을 형성한다. 제1 접합 영역(210)은 N타입 불순물을 주입하여 형성하며, 후속 공정에서 콘택 플러그가 금속막으로 형성될 경우 오믹 콘택을 얻기 위하여 N타입 불순물을 고농도로 주입하는 것이 바람직하다. 제1 접합 영역(210)을 형성하기 위하여 주입된 불순물은 양측으로 확산되어, 제1 접합 영역(210)이 콘택홀(208)의 폭보다 넓은 폭으로 형성된다. 공통 소오스 플러그가 형성될 영역에 제1 접합 영역(210)이 형성되면 제1 접합 영역(210)은 공통 소오스의 일부가 되고, 드레인 콘택 플러그가 형성될 영역에 제1 접합 영역(210)이 형성되면 드레인의 일부가 된다. 보다 구체적인 것은 후술하기로 한다.
도 2d를 참조하면, 제1 접합 영역(210)을 포함한 전체 구조 상에 콘트롤 게이트용 도전막(212) 및 하드 마스크 패턴(214)을 순차적으로 형성한다. 콘트롤 게이트용 도전막(212)은 폴리실리콘층과 실리사이드층의 적층 구조로 형성할 수 있으며, 금속막만으로 형성할 수도 있다. 이 경우 금속막은 텅스텐으로 형성할 수 있다.
도 2e를 참조하면, 하드 마스크 패턴(214)을 이용한 식각 공정으로 콘트롤 게이트용 도전막(212), 캡핑막(207), 유전체막(206) 및 전하 저장막(204)을 패터닝하여 드레인 셀렉트 라인(미도시), 다수의 워드라인들(WL0~WL2)(편의상 3개씩만 도시됨) 및 소오스 셀렉트 라인(SSL)과 함께, 셀렉트 라인 사이에 콘택 플러그를 동 시에 형성한다. 콘택 플러그는 제1 접합 영역(210) 상에 형성된다. 이때, 도 2c에서 제1 접합 영역(210)이 공통 소오스 플러그가 형성될 영역에 형성되는 경우, 콘택 플러그는 공통 소오스 플러그(CSP)가 된다. 또한, 제1 접합 영역(210)이 드레인 콘택 플러그가 형성될 영역에 형성되는 경우, 콘택 플러그는 드레인 콘택 플러그가 된다. 도 2e에서는 제1 접합 영역(210)이 공통 소오스 플러그가 형성될 영역에 형성되고, 제1 접합 영역(210) 상에 공통 소오스 플러그(CSP)가 형성되는 경우를 도시하였다. 상기에서, 공통 소오스 플러그(CSP)(또는 드레인 콘택 플러그)의 폭은 콘택홀(도 2c의 208)보다 넓은 폭으로 형성할 수 있다. 이 경우, 공통 소오스 플러그(CSP)의 가장자리에는 전하 저장막(204) 및 유전체막(206)이 일부 포함될 수 있다. 만일, 콘택홀보다 좁은 폭으로 공통 소오스 플러그(CSP)가 형성되는 경우, 공통 소오스 플러그(CSP)에는 전하 저장막(204) 및 유전체막(206)이 포함되지 않고, 콘트롤 게이트용 도전막(212)만으로 형성될 수 있다.
도 2f를 참조하면, 워드라인들(WL0~WL2), 셀렉트 라인(SSL)(드레인 셀렉트 라인은 미도시됨) 및 공통 소오스 플러그(CSP) 사이의 반도체 기판(200)에 이온주입 공정으로 제2 접합 영역(216)을 형성한다. 제2 접합 영역(216)은 N타입 불순물을 주입하여 형성한다. 셀렉트 라인 사이에 형성된 제2 접합 영역(216)은 제1 접합 영역(210)과 함께 공통 소오스(CS) 또는 드레인(미도시)이 된다.
도 2g를 참조하면, 반도체 기판(200)의 전체 구조 상에 층간 절연막((218)을 형성한다. 상기에서와 같이, 본원발명은 공통 소오스 플러그(CSP)(또는, 드레인 콘택 플러그)를 워드라인(WL0 ~ WL2) 및 셀렉트 라인들과 함께 형성한다. 따라서, 공 통 소오스 플러그(CSP)를 추후에 형성하는 과정에서 발생할 수 있는 정렬 오차를 방지할 수 있다. 또한, 종래에는 공통 소오스 플러그를 형성하기 위하여 제1 층간 절연막을 형성하고 다시 드레인 콘택 플러그를 형성하기 위하여 제2 층간 절연막을 형성하였으나, 본 발명에서는 공통 소오스 플러그가 워드라인과 셀렉트 라인들과 함께 형성되므로 드레인 콘택 플러그를 형성하기 위한 층간 절연막만을 형성하면 된다. 따라서, 공정 단계를 줄일 수 있으며 전체적인 층간 절연막의 두께를 낮추어 드레인 콘택홀 형성 시 식각 두께를 줄일 수 있다.
도 3a 내지 도 3f는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(300) 상에 터널 절연막(302) 및 전하 저장막(304)을 순차적으로 형성한다. 일반적인 플래시 메모리 소자에서는 전하 저장막(304)이 폴리실리콘으로 형성된다. SONOS 구조의 플래시 메모리 소자에서는 전하 저장막(304)이 질화막으로 형성된다.
이어서, 일반적인 플래시 메모리 소자에서는, 전하 저장막(304) 상에 소자 분리 마스크(미도시)가 형성되며, 소자 분리 마스크를 이용한 식각 공정으로 전하 저장막(304), 터널 절연막(302) 및 반도체 기판(300)을 식각하여 소자 분리 영역에 트렌치를 형성하고 트렌치를 절연물질로 매립하여 소자 분리막을 형성한다. 그리고, 소자 분리 마스크는 제거된다. 한편, SONOS 구조의 플래시 메모리 소자에서는, 터널 절연막(302) 및 전하 저장막(304)이 형성되기 전에 소자 분리 영역에 소자 분리막(미도시)이 형성될 수 있다. 또한, 주변 회로 영역(미도시)에는 소자 분리막뿐 만 아니라 트랜지스터를 형성하기 위한 게이트 절연막(미도시)과 게이트용 도전막(미도시)이 더 형성된다. 도 3a는 소자 분리 영역 사이에 위치하는 활성 영역의 단면도이므로, 소자 분리막이 먼저 형성된다 하더라도 보이지는 않는다.
도 3b를 참조하면, 전하 저장막(304)을 포함한 전체 구조 상에 유전체막(306)을 형성한다. 유전체막(306)은 후속 공정에서 형성될 콘트롤 게이트용 도전막과 전하 저장막(304)의 전기적 절연을 위하여 형성된다. 일반적인 플래시 메모리 소자에서는 유전체막(306)이 ONO 구조로 형성되며, SONOS 구조의 플래시 메모리 소자에서는 알루미늄 산화막으로 형성될 수 있다.
한편, SONOS 구조의 플래시 메모리 소자에서는 유전체막(306) 상에 캡핑막(307)이 형성된다. 캡핑막(307)은 주변 회로 영역(미도시)에서 유전체막(306)의 일부를 제거하기 위한 식각 공정 시 식각 마스크로 사용하기 위하여 형성되며, 폴리실리콘으로 형성할 수 있다. 따라서, 일반적인 플래시 메모리 소자에서는 캡핑막(307)의 형성 단계를 생략할 수 있다.
도 3c를 참조하면, 공통 소오스 및 드레인이 형성될 영역의 캡핑막(307), 유전체막(306), 전하 저장막(304) 및 터널 절연막(302)을 제거하여 제1 및 제2 콘택홀(308a 및 308b)을 각각 형성한다. 콘택홀(308a 및 308b)의 폭은 후속 공정에서 형성될 콘택 플러그의 폭보다 좁게 넓게 형성될 수 있으며, 동일한 폭으로 형성될 수도 있다. 이로써, 반도체 기판(300)의 일부가 노출된다. 이어서, 노출된 반도체 기판(300)에 불순물을 주입하여 제1 접합 영역(310a 및 310b)을 각각 형성한다. 제1 접합 영역(310a 및 310b)은 N타입 불순물을 주입하여 형성하며, 후속 공정에서 콘택 플러그가 금속막으로 형성될 경우 오믹 콘택을 얻기 위하여 N타입 불순물을 고농도로 주입하는 것이 바람직하다. 제1 접합 영역(310a 및 310b)을 형성하기 위하여 주입된 불순물은 양측으로 확산되어, 제1 접합 영역(310a 및 310b)이 콘택홀(308a 및 308b)의 폭보다 넓은 폭으로 형성된다. 공통 소오스 영역에 형성된 제1 접합 영역(310a)은 공통 소오스의 일부가 되고, 드레인 영역에 형성된 제1 접합 영역(310b)은 드레인의 일부가 된다. 보다 구체적인 것은 후술하기로 한다.
도 3d를 참조하면, 제1 접합 영역(310a 및 310b)을 포함한 전체 구조 상에 콘트롤 게이트용 도전막(312) 및 하드 마스크 패턴(314)을 순차적으로 형성한다. 콘트롤 게이트용 도전막(312)은 폴리실리콘층과 실리사이드층의 적층 구조로 형성할 수 있으며, 금속막만으로 형성할 수도 있다. 이 경우 금속막은 텅스텐으로 형성할 수 있다. 이어서, 하드 마스크 패턴(314)을 이용한 식각 공정으로 콘트롤 게이트용 도전막(312), 캡핑막(307), 유전체막(306) 및 전하 저장막(304)을 패터닝하여 드레인 셀렉트 라인(DSL), 다수의 워드라인들(WL0 내지 WLn) 및 소오스 셀렉트 라인(SSL)을 형성한다. 이때, 소오스 셀렉트 라인(SSL) 사이의 제1 접합 영역(310a) 상에는 공통 소오스 플러그(CSP)가 함께 형성된다. 또한, 드레인 셀렉트 라인(DSL) 사이의 제1 접합 영역(310b) 상에는 드레인 콘택 플러그(DCP)가 형성된다. 앞서 설명한 제1 실시예에서는 공통 소오스 플러그(CSP)이나 드레인 콘택 플러그가 형성되는 경우를 설명하였으나, 도 3e에서는 공통 소오스 플러그(CSP)와 드레인 콘택 플러그(DCP)가 동시에 형성되는 경우를 보여주고 있다.
상기에서, 공통 소오스 플러그(CSP) 또는 드레인 콘택 플러그(DCP)의 폭은 콘택홀(도 3c의 308a 및 308b)보다 넓은 폭으로 형성할 수 있다. 이 경우, 공통 소오스 플러그(CSP) 또는 드레인 콘택 플러그(DCP)의 가장자리에는 전하 저장막(304) 및 유전체막(306)이 일부 포함될 수 있다. 만일, 콘택홀보다 좁은 폭으로 공통 소오스 플러그(CSP) 또는 드레인 콘택 플러그(DCP)가 형성되는 경우, 공통 소오스 플러그(CSP) 또는 드레인 콘택 플러그(DCP)에는 전하 저장막(304) 및 유전체막(306)이 포함되지 않고, 콘트롤 게이트용 도전막(312)만으로 형성될 수 있다.
이어서, 워드라인들(WL0 내지 WLn), 셀렉트 라인(SSL 및 DSL), 공통 소오스 플러그(CSP) 및 드레인 콘택 플러그(DCP) 사이의 반도체 기판(230)에 이온주입 공정으로 제2 접합 영역(316)을 형성한다. 제2 접합 영역(216)은 N타입 불순물을 주입하여 형성한다. 소오스 셀렉트 라인(SSL) 사이에 형성된 제2 접합 영역(316)은 제1 접합 영역(310a)과 함께 공통 소오스(CS)가 된다. 또한, 드레인 콘택 플러그(DCP) 사이에 형성된 제2 접합 영역(316)은 제1 접합 영역(310b)과 함께 드레인이 된다.
도 3f를 참조하면, 반도체 기판(300)의 전체 구조 상에 층간 절연막(318)을 형성한다. 이어서, 하부 구조물들에 의해 발생된 단차를 줄이기 위하여 층간 절연막(318)에 대해 화학적 기계적 연마 공정을 실시할 수 있다.
도 3g를 참조하면, 드레인 콘택 플러그(DCP) 상부의 층간 절연막(318) 및 하드 마스크 패턴(314)을 일부 제거한 후 전도성 물질로 채워 상부 드레인 콘택 플러그(320)를 형성한다. 이어서, 상부 드레인 콘택 플러그(320)와 연결되는 비트라인(322)을 층간 절연막(318) 상에 형성한다.
상기에서와 같이, 본원발명은 공통 소오스 플러그(CSP) 및 드레인 콘택 플러그(DCP)를 워드라인(WL0 내지 WLn) 및 셀렉트 라인(DSL 및 SSL)들과 함께 형성한다. 따라서, 공통 소오스 플러그(CSP)나 드레인 콘택 플러그(DCP)를 추후에 형성하는 과정에서 발생할 수 있는 정렬 오차를 방지할 수 있다. 또한, 종래에는 공통 소오스 플러그를 형성하기 위하여 제1 층간 절연막을 형성하고 다시 드레인 콘택 플러그를 형성하기 위하여 제2 층간 절연막을 형성하였으나, 본 발명에서는 공통 소오스 플러그가 워드라인과 셀렉트 라인들과 함께 형성되므로 상부 드레인 콘택 플러그를 형성하기 위한 층간 절연막(318)만을 형성하면 된다. 따라서, 공정 단계를 줄일 수 있으며 전체적인 층간 절연막의 두께를 낮추어 상부 드레인 콘택홀 형성 시 식각 두께를 줄일 수 있다.
상술한 바와 같이, 본 발명은 공통 소오스 상에 형성되는 공통 소오스 플러그나 드레인 상에 형성되는 드레인 콘택 플러그의 일부를 워드라인 및 셀렉트 라인과 함께 형성함으로써, 정렬 오차의 발생을 방지하고 공정 단계를 감소시켜 공정의 신뢰성을 향상시킬 수 있다.

Claims (17)

  1. 활성 영역에는 터널 절연막 및 전하 저장막이 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;
    상기 전하 저장막을 포함한 상기 반도체 기판 상에 유전체막을 형성하는 단계;
    상기 반도체 기판이 노출되도록 상기 유전체막, 상기 전하 저장막 및 상기 터널 절연막의 일부를 식각하여 콘택홀을 형성하는 단계;
    상기 노출된 반도체 기판에 제1 접합 영역을 형성하는 단계;
    상기 콘택홀이 채워지도록 상기 제1 접합 영역을 포함한 상기 반도체 기판 상에 콘트롤 게이트용 도전막을 형성하는 단계; 및
    상기 도전막, 상기 유전체막 및 상기 전하 저장막을 패터닝하여 셀렉트 라인 및 워드라인을 형성하면서 상기 제1 접합 영역 상에 콘택 플러그를 동시에 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 콘택 플러그를 형성한 후,
    상기 워드라인, 상기 셀렉트 라인 및 상기 콘택 플러그 사이의 상기 반도체 기판에 제2 접합 영역을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 접합 영역이 공통 소오스 영역에 형성되며, 상기 콘택 플러그가 공통 소오스 플러그가 되는 비휘발성 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제1 접합 영역이 드레인 영역에 형성되며, 상기 콘택 플러그가 드레인 콘택 플러그가 되는 비휘발성 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 콘택 플러그가 상기 콘택홀보다 넓은 폭으로 형성되는 비휘발성 메모리 소자의 제조 방법.
  6. 활성 영역에는 터널 절연막 및 전하 저장막이 형성되고 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;
    상기 전하 저장막을 포함한 상기 반도체 기판 상에 유전체막을 형성하는 단 계;
    상기 유전체막, 상기 전하 저장막 및 상기 터널 절연막의 일부를 식각하여 공통 소오스 영역과 드레인 영역에 콘택홀을 각각 형성하는 단계;
    상기 콘택홀을 통해 노출된 상기 반도체 기판에 제1 접합 영역을 형성하는 단계;
    상기 콘택홀이 채워지도록 상기 제1 접합 영역을 포함한 상기 반도체 기판 상에 콘트롤 게이트용 도전막을 형성하는 단계; 및
    상기 도전막, 상기 유전체막 및 상기 전하 저장막을 패터닝하여 셀렉트 라인 및 워드라인을 형성하면서 상기 제1 접합 영역 상에 공통 소오스 플러그 및 드레인 콘택 플러그를 동시에 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 공통 소오스 플러그 또는 상기 드레인 콘택 플러그가 상기 콘택홀보다 넓은 폭으로 형성되는 비휘발성 메모리 소자의 제조 방법.
  8. 제 6 항에 있어서, 상기 공통 소오스 플러그 및 상기 드레인 콘택 플러그를 형성한 후,
    상기 워드라인, 상기 셀렉트 라인, 상기 공통 소오스 플러그 및 상기 드레인 콘택 플러그 사이의 상기 반도체 기판에 제2 접합 영역을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  9. 제 2 항 또는 제 7 항에 있어서,
    상기 제1 접합 영역의 불순물 농도가 상기 제2 접합 영역의 불순물 농도보다 높은 비휘발성 메모리 소자의 제조 방법.
  10. 제 6 항에 있어서, 상기 공통 소오스 플러그 및 상기 드레인 콘택 플러그를 형성한 후,
    상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 드레인 콘택 플러그의 일부가 노출되도록 콘택홀을 형성하는 단계; 및
    상기 드레인 콘택 플러그 상부의 상기 콘택홀 내부를 도전물질로 채우는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  11. 제 1 항 또는 제 6 항에 있어서,
    상기 전하 저장막이 폴리실리콘으로 형성되는 비휘발성 메모리 소자의 제조 방법.
  12. 제 1 항 또는 제 6 항에 있어서,
    상기 전하 저장막이 질화막으로 형성되는 비휘발성 메모리 소자의 제조 방법.
  13. 제 1 항 또는 제 6 항에 있어서,
    상기 유전체막이 ONO 구조로 형성되는 비휘발성 메모리 소자의 제조 방법.
  14. 제 1 항 또는 제 6 항에 있어서,
    상기 유전체막이 알루미늄 산화막으로 형성되는 비휘발성 메모리 소자의 제조 방법.
  15. 제 1 항 또는 제 6 항에 있어서, 상기 콘택홀 형성 전에,
    상기 유전체막 상에 캡핑막을 형성하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.
  16. 제 15 항에 있어서,
    상기 캡핑막이 폴리실리콘으로 형성되는 비휘발성 메모리 소자의 제조 방법.
  17. 제 1 항 또는 제 6 항에 있어서,
    상기 콘트롤 게이트용 도전막 상에 하드 마스크 패턴이 더 형성되는 비휘발성 메모리 소자의 제조 방법.
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