KR20050015984A - 반도체 기억 장치 및 그 제조 방법 - Google Patents

반도체 기억 장치 및 그 제조 방법

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KR20050015984A KR1020040045063A KR20040045063A KR20050015984A KR 20050015984 A KR20050015984 A KR 20050015984A KR 1020040045063 A KR1020040045063 A KR 1020040045063A KR 20040045063 A KR20040045063 A KR 20040045063A KR 20050015984 A KR20050015984 A KR 20050015984A
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Abstract

메모리 셀 어레이의 비트선의 저저항화를 도모함과 함께, 메모리 셀 어레이의 형성 면적의 축소화를 도모한다. 워드선(11)에 직교하는 비트선(21) 각각은, 반도체 기판(10) 내에 형성된 확산 비트선(211)과, 그 상방의 라인 형상의 금속 비트선(212)으로 이루어진다. 확산 비트선(211)은, 금속 비트선(212)의 하방에 동일하게 라인 형상으로 형성되어 있고, 금속 비트선(212)은 워드선(11) 사이에서 확산 비트선(211)과 접속하고 있다. 메모리 셀 어레이 위에는 층간 절연막이 형성되어 있고, 금속 비트선(212)은 거기에 매립되어 형성되어 있다.

Description

반도체 기억 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
불휘발성 메모리의 메모리 셀에 사용되는 트랜지스터(메모리 트랜지스터)의 하나로, MONOS(Metal Oxide Nitride Oxide Semiconductor) 트랜지스터가 있다(예를 들면 비특허 문헌 1). 이 MONOS 트랜지스터는 반도체 기판 내에 형성된 소스 영역 및 드레인 영역, 반도체 기판 위에 형성된 게이트 절연막, 상기 게이트 절연막 위에 형성된 게이트 전극을 갖는다. MONOS 트랜지스터의 게이트 절연막은 실리콘 질화막을 실리콘 산화막으로 협지한 적층막(ONO(Oxide Nitride Oxide)막)이다.
MONOS 트랜지스터는 ONO막의 실리콘 질화막 중 트랩에 전하를 축적함으로써 기억을 보유한다. 또한, 1개의 MONOS 트랜지스터 중에서 위치가 다른 2개의 개소각각에 국소적으로 전하를 축적함으로써, 1 셀 중에 2 비트의 기억을 보유하는 것이 가능한, 소위 멀티 비트의 MONOS 트랜지스터도 있다(NROM이라고 함). 따라서, MONOS 트랜지스터는 종래의 부유 게이트형 메모리 트랜지스터 등에 비하여, 1 비트당 셀 면적을 대폭 축소화할 수 있다. 또한, 구조가 간단하기 때문에 형성하기 쉽다고 하는 특징이 있고, 전하가 절연막(실리콘 질화막) 내에 축적되기 때문에 전하의 누설이 거의 없어 신뢰성이 높다고 하는 특징도 있다.
한편, 불휘발성 메모리의 메모리 셀 어레이의 구조로서, "필드리스 어레이"가 알려져 있다(예를 들면 특허 문헌 1). 이 필드리스 어레이란, 어레이를 구성하는 개개의 소자를 분리하기 위해 필드 산화막을 사용하지 않은 어레이로서 정의된다. 필드리스인 메모리 셀 어레이에서는, 메모리 트랜지스터 사이에 필드 산화막을 필요로 하지 않기 때문에, 메모리 트랜지스터를 반도체 기판에 고밀도로 배치할 수 있어, 메모리 셀 어레이의 형성 면적의 축소화를 도모할 수 있다.
비특허 문헌 1 : Boaz Eitan 외 저술 「NROM(2 비트, 트래핑 스토리지 NVM셀)은 부유 게이트 셀에 진짜 도전할 수 있을까(Can NROM, a 2-bit, Trapping Storage NVM Cell, Give a Real Challange to Floating Gate Cells?)」 Technical paper presented at the International Conference on Solid State Devices and Materials(Tokyo, 1999), SSDM 1999
특허 문헌 1 : 미국 특허 제6174758호 명세서
상기 특허 문헌 1에 기재된 바와 같이, 종래의 필드리스인 메모리 셀 어레이에서는, 비트선은 반도체 기판 내에 형성된 확산 배선(확산 비트선)이다. 확산 배선은 금속 배선에 비하여 고저항이기 때문에, 확산 비트선을 갖는 메모리 셀 어레이에서는, 특히 메모리 셀 어레이의 규모가 커지면 비트 배선의 저항이 커지게 된다. 따라서 종래에는, 확산 비트선의 고저항의 영향을 보충하여 비트선의 저저항화를 도모하기 위해, 확산 비트선 위에 수비트∼수십비트의 셀 간격으로, 상층의 배선에 접속하는 컨택트를 형성하였다. 즉, 종래의 필드리스 어레이 구조의 메모리 셀에서는, 확산 비트선 위에 컨택트를 형성하기 위한 영역을 확보할 필요가 있었다. 그것은 메모리 셀 어레이의 형성 면적의 축소화의 방해가 되었다.
본 발명은 이상과 같은 과제를 해결하기 위해 이루어진 것으로, 메모리 셀 어레이의 비트선의 저저항화를 도모함과 함께, 메모리 셀 어레이의 형성 면적의 축소화에 기여할 수 있는 반도체 기억 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 기억 장치는, 반도체 기판 위에 형성된 복수의 라인 형상의 워드선과, 상기 워드선에 직교하는 복수의 라인 형상의 비트선과, 상기 반도체 기판의 상기 비트선 사이에 형성되고, 상기 워드선을 게이트 전극으로 하는 메모리 트랜지스터와, 상기 메모리 트랜지스터 위에 형성된 층간 절연막을 구비하고, 상기 비트선 각각은 상기 반도체 기판 내에 형성된 확산 비트선과, 상기 층간 절연막에 라인 형상으로 매립하여 형성되고, 상기 워드선 사이에서 상기 확산 비트선에 접속한 금속 비트선으로 이루어진다.
또한, 본 발명에 따른 반도체 기억 장치의 제조 방법의 제1 국면은, (a) 반도체 기판 위에, 하면에 게이트 절연막, 상면에 제1 절연막, 측면에 제2 절연막을 갖는 복수의 라인 형상의 워드선을 형성하는 공정과, (b) 상기 워드선 위에 층간 절연막을 형성하는 공정과, (c) 상기 층간 절연막에 상기 워드선에 직교하는 라인 형상의 트렌치를 형성하고, 상기 트렌치 내에 상기 워드선 사이의 상기 반도체 기판을 노출시키는 공정과, (d) 상기 트렌치 내에 이온 주입을 행함으로써, 상기 반도체 기판 내에 확산 비트선을 형성하는 공정과, (e) 상기 트렌치를 소정의 금속으로 매립함으로써, 상기 트렌치 내에 라인 형상의 금속 비트선을 형성하는 공정을 구비한다.
또한, 제2 국면은, (a) 반도체 기판 위에 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 복수의 라인 형상의 개구를 갖는 레지스트를 형성하는 공정과, (b) 상기 레지스트를 마스크로 한 에칭에 의해, 상기 게이트 절연막을 라인 형상으로 제거하는 공정과, (c) 상기 레지스트를 마스크로 한 이온 주입에 의해, 반도체 기판 내에 라인 형상의 확산 비트선을 형성하는 공정과, (d) 상기 확산 비트선 상부에, 라인 형상의 제3 절연막을 형성하는 공정과, (e) 상기 게이트 절연막 및 상기 제3 절연막 위에, 상기 확산 비트선에 직교하고, 상면에 제1 절연막, 측면에 제2 절연막을 갖는 복수의 라인 형상의 워드선을 형성하는 공정과, (f) 상기 워드선 위에 층간 절연막을 형성하는 공정과, (g) 상기 층간 절연막의 상기 확산 비트선의 상방에 라인 형상의 트렌치를 형성하고, 상기 트렌치 내의 상기 워드선 사이의 상기 제3 절연막을 제거하여 상기 확산 비트선을 노출시키는 공정과, (h) 상기 트렌치를 소정의 금속으로 매립함으로써, 상기 트렌치 내에 라인 형상의 금속 비트선을 형성하는 공정을 구비한다.
또한, 제3 국면은, (a) 반도체 기판 위에 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 복수의 라인 형상의 개구를 갖는 레지스트를 형성하는 공정과, (b) 상기 레지스트를 마스크로 한 에칭에 의해, 상기 게이트 절연막을 라인 형상으로 제거하는 공정과, (c) 상기 반도체 기판 상부의 상기 공정 (b)에서 상기 게이트 절연막이 제거된 영역에, 라인 형상의 제3 절연막을 형성하는 공정과, (d) 상기 게이트 절연막 및 상기 제3 절연막 위에, 상기 제3 절연막에 직교하고, 상면에 제1 절연막, 측면에 제2 절연막을 갖는 복수의 라인 형상의 워드선을 형성하는 공정과, (e) 상기 워드선 위에 층간 절연막을 형성하는 공정과, (f) 상기 층간 절연막의 상기 제3 절연막 상방에, 상기 확산 비트선 위의 절연막보다도 좁은 폭의 라인 형상의 트렌치를 형성하고, 상기 트렌치 내의 상기 워드선 사이의 상기 제3 절연막을 제거하여 상기 반도체 기판을 노출시키는 공정과, (g) 상기 트렌치 내에 이온 주입을 행함으로써, 상기 반도체 기판 내에 확산 비트선을 형성하는 공정과, (h) 상기 트렌치를 소정의 금속으로 매립함으로써, 상기 트렌치 내에 라인 형상의 금속 비트선을 형성하는 공정을 구비한다.
<실시예>
<실시예 1>
도 1 및 도 2는 본 발명의 실시예 1에 따른 반도체 기억 장치의 구성을 설명하기 위한 도면으로, 각각 상기 반도체 기억 장치의 메모리 셀 어레이를 모식적으로 도시한 상면도 및 사시도이다. 상기 반도체 기억 장치의 메모리 셀 어레이는, 이들 도면과 같이, 반도체 기판(10) 위에 형성된 복수의 라인형 워드선(11)과, 워드선(11)에 직교하는 복수의 라인 형상의 비트선(21)을 갖고 있다. 반도체 기판(10)의 각 비트선(21) 사이의 영역(예를 들면 도 1의 영역 Tr)에는, 2개의 비트선(21)에 걸쳐서, 워드선(11)을 게이트 전극으로 하는 메모리 트랜지스터가 형성된다.
도 2에 도시한 바와 같이, 워드선(11)은 그 하면에는 메모리 트랜지스터의 게이트 절연막(110), 상면에는 제1 절연막인 하드 마스크(111), 측면에는 제2 절연막인 측벽(112)을 갖고 있다(편의 상, 이들 도 1에서의 도시는 생략하고 있다). 1개의 워드선(11)은 복수개의 메모리 트랜지스터의 게이트에 접속하고 있다. 즉, 각 워드선(11)은 각각 복수개의 메모리 트랜지스터의 게이트 전극으로서 기능한다.
예를 들면, 메모리 트랜지스터가 종래의 부유 게이트형 메모리 트랜지스터인 경우는, 게이트 절연막(110)은 폴리실리콘 등의 부유 게이트층을 실리콘 산화막층으로 협지한 3층 구조가 된다. 또한, 메모리 트랜지스터가 상기한 MONOS 트랜지스터인 경우에는, 실리콘 질화막층을 실리콘 산화막층으로 협지한 3층 구조의 ONO막이 된다. 이하, 본 실시예에서는 메모리 트랜지스터는 MONOS 트랜지스터라고 설명한다.
비트선(21) 각각은, 반도체 기판(10) 내에 형성된 확산 비트선(211)과, 그 상방의 라인 형상의 금속 비트선(212)으로 이루어진다. 확산 비트선(211)은 금속 비트선(212)의 하방에 동일하게 라인 형상으로 형성되어 있고, 금속 비트선(212)은 워드선(11) 사이에서 확산 비트선(211)과 접속하고 있다. 또, 금속 비트선(212)과 워드선(11) 사이는, 하드 마스크(111) 및 측벽(112)에 의해 절연되어 있다. 또, 도 1 및 도 2에서의 도시는 생략하고 있지만, 메모리 셀 어레이 위에는 층간 절연막이 형성되어 있고, 금속 비트선(212)은 그것에 라인 형상으로 매립하여 형성되어 있다.
확산 비트선(211)은 각 메모리 트랜지스터의 소스/드레인으로서도 기능한다. 예를 들면, 도 1의 영역 Tr에 형성되는 메모리 트랜지스터에서는, 영역 Tr 양단의 2개의 확산 비트선(211)이 각각 소스/드레인이 되고, 2개의 확산 비트선(211) 간의 워드선(11) 아래의 영역이 채널 영역이 된다. 1개의 확산 비트선(211)은 복수개의 메모리 트랜지스터의 소스/드레인을 접속하고 있다. 즉, 각 확산 비트선(211)은 각각 복수개의 메모리 트랜지스터의 소스/드레인으로서 기능한다.
도 1 및 도 2에서 알 수 있듯이, 이 메모리 셀 어레이는, 각 메모리 트랜지스터 사이를 분리하기 위한 필드 산화막이 존재하지 않는, 소위 필드리스 어레이이다. 상기한 바와 같이, 종래의 필드리스인 메모리 셀 어레이에서는 비트선은 반도체 기판 내에 형성된 확산 배선(확산 비트선)뿐이기 때문에, 비트선이 고저항이 된다고 하는 문제가 있었다. 그러나, 본 발명에서는, 라인 형상의 비트선(21) 각각은 확산 비트선(211)과 금속 비트선(212)으로 이루어져 있기 때문에, 종래의 메모리 셀 어레이보다도 비트선은 저저항화된다. 따라서, 비트선의 저저항화를 목적으로 하는 컨택트를 형성할 필요는 없고, 메모리 셀 어레이의 형성 면적의 축소화에 기여할 수 있다.
도 3∼도 12는 본 실시예에 따른 반도체 기억 장치의 제조 공정을 도시하는 도면이다. 도 3∼도 7, 도 10, 도 13은 비트선(21) 형성 영역의 비트선(21)의 길이 방향을 따른 단면도(도 1의 A-A선을 따른 단면도)이다. 도 8, 도 11, 도 14는 워드선(11) 형성 영역의 워드선(11)의 길이 방향을 따른 단면도(도 1의 B-B선을 따른 단면도)이다. 도 9, 도 12, 도 15는 워드선(11) 사이 영역의 워드선(11)의 길이 방향을 따른 단면도(도 1의 C-C선을 따른 단면도)이다. 이하, 이들 도면에 기초하여, 본 실시예에 따른 반도체 기억 장치의 제조 방법을 설명한다.
우선, 실리콘 기판(10) 위에 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산화막(SiO2)을 순차 형성함으로써, ONO막(30)을 형성한다. 계속해서 폴리실리콘(31)을 퇴적하고, 그 상부에 예를 들면 WSi2 등의 실리사이드(32)를 형성하고, 그 위에 실리콘 질화막(33)을 퇴적한다(도 3).
ONO막(30), 폴리실리콘(31), 실리사이드(32) 및 실리콘 질화막(33)을, 포토리소그래피 기술을 이용하여 에칭하고, 서로 평행한 복수의 라인 형상으로 패터닝한다. 그 결과, 하면에 ONO막의 게이트 절연막(110)(이하 「ONO막(110)」이라고 칭하는 경우도 있다), 상면에 실리콘 질화막의 제1 절연막으로서의 하드 마스크(111)를 갖는 워드선(11)이 형성된다(도 4). 워드선(11)은 폴리실리콘층(11a)과 실리사이드층(11b)으로 이루어지는 2층 구조이다. 도시는 생략하지만, 워드선(11)의 패터닝 시의 실리콘 기판(10)으로의 오버에치를 방지할 목적으로, ONO막(30)의 최하층의 실리콘 산화막을 남기는 정도로 에칭을 정지시키는 것이 바람직하다.
계속해서 워드선(11) 측면 및 실리콘 기판(10) 상면에 열 산화막(113)을 형성한 후, 실리콘 질화막을 퇴적하여 에치백함으로써, 워드선(11)의 측면에 제2 절연막으로서의 측벽(112)을 형성한다(도 5). 그리고 실리콘 질화막의 에칭 스토퍼층(34) 및 실리콘 산화막의 층간 절연막(35)을 퇴적한다(도 6).
층간 절연막(35)의 비트선(21)을 형성하고자 하는 영역을, 층간 절연막(35)과 에칭 스토퍼층(34)의 에칭 선택비가 큰 조건으로 에칭하여 제거함으로써, 층간 절연막(35)에 트렌치(36)를 형성한다. 비트선(21)은 워드선(11)에 직교하도록 형성되기 때문에, 층간 절연막(35)에는 워드선(11)에 직교하는 트렌치(36)가 형성된다. 층간 절연막(35)의 에칭은, 에칭 스토퍼층(34)에 의해 멈추기 때문에, 트렌치(36)의 바닥에는 에칭 스토퍼층(34)이 노출된다. 트렌치(36) 내에 노출된 에칭 스토퍼층(34)을 제거하여, 트렌치(36) 내의 워드선(21) 사이에 반도체 기판(10)을 노출시킨다(도 7∼도 9).
층간 절연막(35)을 마스크로 하여, 트렌치(36) 내에 인(P) 혹은 비소(As)의 이온 주입을 행함으로써 실리콘 기판(10) 내에 확산 비트선(211)을 형성한다. 트렌치(36) 내의 실리콘 기판(10) 위에는, 워드선(11) 및 하드 마스크(111) 및 측벽(112)이 존재하기 때문에, 그것이 이온 주입의 마스크가 된다. 본 실시예에서는 상기 이온 주입을, 실리콘 기판(10)에 대하여 트렌치(36)의 라인을 따라서 기울어진 경사 방향으로 행한다. 그것에 따라 워드선(11) 아래의 영역까지 불순물 이온이 들어가, 확산 비트선(211)은 워드선(11) 사이뿐만 아니라, 워드선(11) 아래의 영역에도 형성된다(도 10∼도 12). 즉, 확산 비트선(211)은 트렌치(36)와 마찬가지의 라인 형상으로 형성된다. 그 후, 이온 주입한 불순물의 활성화를 위한 어닐링을 행한다.
그리고, 층간 절연막(35) 위에, 질화 티탄(TiN) 등의 배리어 메탈(37) 및 텅스텐(W) 등의 금속을 CVD(Chemical Vapor Deposition)법 혹은 스퍼터법에 의해 퇴적하여 트렌치(36)를 매립한다. 계속해서 에치백 혹은 CMP(Chemical Mechanical Polishing)법에 의해 층간 절연막(35) 상면의 잉여의 배리어 메탈(37) 및 금속막을 제거한다. 그 결과, 트렌치(36)와 동일한 라인 형상의 금속 비트선(212)이 형성된다(도 13∼도 15).
이상의 공정에 의해, 도 1 및 도 2에서 설명한 본 실시예에 따른 메모리 셀 어레이의 형성이 완료된다. 이 후에는, 층간 절연막(35) 위에 또 다른 층간 절연막을 형성하고, 금속 비트선(212)에 접속하기 위한 컨택트를 형성한 후, 종래의 반도체 기억 장치의 제조 방법과 마찬가지의 공정에 의해 필요한 배선 등을 형성한다.
일반적으로, 반도체 기억 장치는 반도체 기판 위의 메모리 셀 어레이와는 다른 영역에 주변 회로를 구비하고 있고, 메모리 셀 어레이의 형성 공정에 병행하여 주변 회로의 형성도 행해진다. 본 실시예에 따른 반도체 기억 장치도 실리콘 기판(10) 위에 도시되지 않은 주변 회로를 갖는 것이 상정된다. 단, 해당 주변 회로의 구조 및 제조 방법은, 예를 들면 상기 비특허 문헌 1에 개시되어 있듯이 종래와 동일하면 되고, 본 발명의 요지와는 크게 관련은 없기 때문에 본 명세서에서는 그 설명을 생략하고 있다.
이상의 설명에 있어서, 워드선(11)의 구조는 폴리실리콘층(11a)과 실리사이드층(11b)과의 2층 구조로 하였지만, 예를 들면 금속과 폴리실리콘의 2층 구조나, 금속만의 단층 구조 등이어도 된다. 또, 하드 마스크(111), 측벽(112) 및 에칭 스토퍼층(34)은 모두 실리콘 질화막으로서 설명하였지만, 층간 절연막(35)(실리콘 산화막)과의 에칭 선택성을 갖는 다른 절연막, 예를 들면 실리콘 산질화막(SiON) 등이어도 된다. 또한, 층간 절연막(35)의 재료도, 하드 마스크(111), 측벽(112) 및 에칭 스토퍼층(34)의 에칭 선택비가 높은 것이면 실리콘 산화막 이외의 절연막이어도 된다. 또한, 금속 비트선(212)의 재료도 텅스텐에 한정되지 않고, 다마신 프로세스에 의한 배선 형성에 적용 가능한 재료이면 예를 들면 구리 등 다른 재료이어도 된다.
<실시예 2>
실시예 1에서는, 확산 비트선(211)은 금속 비트선(212)의 하방에 라인 형상으로 형성되었다. 그에 대하여 실시예 2에서는, 확산 비트선(211)은, 금속 비트선(212)의 하방에, 워드선(11) 아래에서 도중에 끊긴 불연속 형상(즉 파선 형상)으로 형성된다. 그것을 제외하고는, 실시예 1과 마찬가지의 구성이다.
본 실시예에 따른 반도체 기억 장치의 제조 방법은, 실시예 1에서 도 10∼도 12에 도시한 확산 비트선(211)의 형성 공정에서, 확산 비트선(211) 형성을 위한 이온 주입을 실리콘 기판(10) 표면에 대하여 수직 방향으로 행한다(도 16). 주입된 이온은 워드선(11)의 바로 아래의 영역에까지 도달하지 않아, 확산 비트선(211)은 워드선(11) 아래의 영역에는 거의 형성되지 않는다. 즉, 실시예 1에서는 확산 비트선(211)은 트렌치(36)와 마찬가지의 라인 형상으로 형성되었지만, 실시예 2에서는 확산 비트선(211)은 워드선(11) 아래에서 도중에 끊긴 불연속 형상(파선 형상)으로 형성된다. 그 공정을 제외하고는, 실시예 1과 마찬가지의 제조 공정이기 때문에 설명은 생략한다.
그 결과, 본 실시예에 따른 메모리 셀의 구성은, 도 17 및 도 18과 같이 된다. 도 17은 비트선(21) 형성 영역의 비트선(21)의 길이 방향을 따른 단면도(도 1의 A-A선을 따른 단면도), 도 18은 워드선(11) 형성 영역의 워드선(11)의 길이 방향을 따른 단면도(B-B선을 따른 단면도)이다. 이들 도면과 같이 확산 비트선(211)은, 워드선(11)의 바로 아래에는 형성되지 않는다. 확산 비트선(211)은 금속 비트선(212)의 하방에 워드선(11) 아래에서 도중에 끊긴 파선 형상이다.
실시예 1에서는 워드선(11)과 비트선(21)이 교차하는 영역의 확산 비트선(211)은, 메모리 트랜지스터의 소스/드레인이 된다. 본 실시예에서는, 그 영역에 확산 비트선(211)이 형성되지 않는다. 단, 메모리 트랜지스터의 동작 시에는 게이트 전극인 워드선(11)은 고전위가 되어 상기 영역에는 반전층이 형성되고, 그것이 소스/드레인으로서 기능한다.
본 실시예에 따르면, 실시예 1보다도 확산 비트선(211) 형성을 위한 이온 주입의 주입 에너지를 작게 할 수 있기 때문에, 메모리 트랜지스터에서의 펀치 스루의 발생을 억제할 수 있다. 또한, 메모리 트랜지스터의 소스/드레인은, 동작 시에 형성되는 반전층이기 때문에, 소스/드레인 영역에서의 접합 깊이는 얕아진다. 따라서, 메모리 셀의 사이즈 축소에 기여할 수 있다.
<실시예 3>
실시예 3에 따른 반도체 기억 장치의 메모리 셀 어레이는, 실시예 1의 메모리 셀 어레이에 있어서, 라인 형상의 확산 비트선(211) 상부에, 동일하게 라인 형상으로 형성된 제3 절연막(확산 비트선 위의 절연막)을 갖는 것이다. 그것을 제외하고는, 도 1 및 도 2에 도시한 것과 마찬가지의 구성이다. 본 실시예에서도 금속 비트선(212)은 워드선(11) 사이에서 확산 비트선(211)에 접속한다. 그 때문에 금속 비트선(212)은 워드선(11) 사이에서 제3 절연막을 관통한 구조가 된다(후에 도시하는 도 32∼도 34 참조).
도 19∼도 34는 본 실시예에 따른 반도체 기억 장치의 제조 공정을 도시하는 도면이다. 도 20, 도 22, 도 24, 도 26, 도 28, 도 29, 도 32는 비트선(21) 형성 영역의 비트선(21)의 길이 방향을 따른 단면도(도 1의 A-A선을 따른 단면도)이다. 도 19, 도 21, 도 23, 도 25, 도 27, 도 30, 도 33은 워드선(11) 형성 영역의 워드선(11)의 길이 방향을 따른 단면도(B-B선을 따른 단면도)이다. 도 31, 도 34는 워드선(11) 사이 영역의 워드선(11)의 길이 방향을 따른 단면도(C-C선을 따른 단면도)이다. 이하, 이들 도면에 기초하여, 본 실시예에 따른 반도체 기억 장치의 제조 방법을 설명한다.
우선, 실리콘 기판(10) 위에 ONO막(30)을 형성하고, 그 위에 포토레지스트(40)를 형성한다. 포토레지스트(40)에 대하여 노광/현상 처리를 행하고, 확산 비트선(211)의 형성 영역의 위치에 대응한 복수의 라인 형상의 개구를 형성한다. 그리고, 상기 포토레지스트(40)를 마스크로 한 에칭에 의해, ONO막(30)을 라인 형상으로 제거한다. 즉, 확산 비트선(211)의 형성 영역 위의 ONO막(30)이 제거된다(도 19). 계속해서, 포토 레지스트(40)를 마스크로 하여 인(P) 혹은 비소(As)를 이온 주입함으로써, 실리콘 기판(10) 내에 라인 형상의 확산 비트선(211)을 형성한다(도 20, 도 21).
실리콘 기판(10)의 ONO막(30)으로 피복되어 있지 않은 부분을 선택적으로 산화함으로써, 확산 비트선(211) 상부에, 제3 절연막(확산 비트선 위의 절연막)인 라인 형상의 LOCOS막(41)을 형성한다(도 22, 도 23). LOCOS막(41)은, 예를 들면 소자 분리에 사용되는 것보다도 얇은 것이다. 이 LOCOS막(41) 형성 공정에서의 열 처리 시의, 확산 비트선(211)을 형성하기 위해서 주입한 불순물 이온의 확산이 촉진된다. 계속해서 폴리실리콘(31)을 퇴적하여 그 상부에 예를 들면 WSi2 등의 실리사이드(32)를 형성하고, 그 위에 실리콘 질화막(33)을 퇴적한다(도 24, 도 25).
그리고, ONO막(30), 폴리실리콘(31), 실리사이드(32) 및 실리콘 질화막(33)을, 복수의 라인 형상의 워드선(11)의 패턴으로 패터닝한다. 그 결과, 게이트 절연막(110)(이하 「ONO막(110)」) 및 LOCOS막(41) 위에, 상면에 실리콘 질화막의 제1 절연막으로서의 하드 마스크(111)를 갖는 폴리실리콘층(11a)과 실리사이드층(11b)으로 이루어지는 워드선(11)이 형성된다. 워드선(11) 측면에는, 열 산화막(113)을 형성한 후에 제2 절연막으로서의 측벽(112)을 형성한다(도 26, 도 27). 그리고 그 위에, 실리콘 질화막의 에칭 스토퍼층(34) 및 실리콘 산화막의 층간 절연막(35)을 퇴적한다(도 28).
층간 절연막(35)에 대하여, 비트선(21)을 형성하고자 하는 영역에 트렌치(36)를 형성한다. 비트선(21)과 워드선(11)은 직교하기 때문에, 트렌치(36)는 워드선(11)에 직교하도록 형성된다. 계속해서, 트렌치(36) 내의 에칭 스토퍼층(34)과 LOCOS막(41)을 에칭하여, 트렌치(36) 내의 워드선(21) 사이에 반도체 기판(10)(확산 비트선(211))을 노출시킨다(도 29∼도 31).
그리고, 층간 절연막(35) 위에, TiN 등의 배리어 메탈(37) 및 텅스텐(W) 등의 금속을 CVD법 혹은 스퍼터법에 의해 퇴적하여 트렌치(36)를 매립한다. 계속해서 에치백 혹은 CMP법에 의해 층간 절연막(35) 상면의 잉여의 배리어 메탈(37) 및 금속막을 제거한다. 그 결과, 트렌치(36)와 동일한 라인 형상의 금속 비트선(212)이 형성된다(도 32∼도 34). 도 34에 도시한 바와 같이, 금속 비트선(212)은 워드선(11) 사이에서 비트선 위의 절연막을 관통하여 확산 비트선(211)에 접속한다.
이상의 공정에 의해, 본 실시예에 따른 메모리 셀 어레이의 형성이 완료된다. 이 후에는, 층간 절연막(35) 위에 또 다른 층간 절연막을 형성하고, 금속 비트선(212)에 접속하기 위한 컨택트를 형성한 후, 종래의 반도체 기억 장치의 제법과 마찬가지의 공정에 의해 필요한 배선 등을 형성한다.
본 실시예에 따르면, 워드선(11)의 형성 전에 확산 비트선(211)의 형성을 위한 이온 주입이 행해지기 때문에, 상기 이온 주입 시에 워드선(11)은 마스크가 되지 않는다. 따라서, 확산 비트선(211)의 길이 방향으로 불순물 농도가 일정한 확산 비트선(211)이 형성된다. 또한, 확산 비트선(211) 형성 후에 행해지는 LOCOS막(41) 형성 공정에서의 열 처리에 의해, 확산 비트선(211)의 불순물 이온은 열 확산하기 때문에, 확산 비트선(211) 내의 불순물 농도 프로파일은 실시예 1에 비하여 급격하게 되지는 않는다. 따라서, 메모리 셀(메모리 트랜지스터)의 안정된 동작이 가능해져서, 동작 신뢰성이 향상된다.
<실시예 4>
실시예 4에 따른 반도체 기억 장치의 메모리 셀 어레이는, 실시예 3의 메모리 셀 어레이에서, 확산 비트선(211)의 폭이 제3 절연막(확산 비트선 위의 절연막)인 LOCOS막(41)의 폭보다도 좁은 구조를 갖는 것이다(후에 도시하는 도 42∼도 44 참조).
도 35∼도 44는 본 실시예에 따른 반도체 기억 장치의 제조 공정을 도시하는 도면이다. 도 20, 도 35, 도 37∼도 39, 도 42는 비트선(21) 형성 영역의 비트선(21)의 길이 방향을 따른 단면도(도 1의 A-A선을 따른 단면도)이다. 도 36, 도 40, 도 43은 워드선(11) 형성 영역의 워드선(11)의 길이 방향을 따른 단면도(B-B선을 따른 단면도)이다. 도 41, 도 44는 워드선(11)간 영역의 워드선(11)의 길이 방향을 따른 단면도(C-C선을 따른 단면도)이다. 이하, 이들 도면에 기초하여, 본 실시예에 따른 반도체 기억 장치의 제조 방법에 대하여 설명한다.
우선, 실시예 3과 마찬가지로, 실리콘 기판(10) 위에 ONO막(30)을 형성하고, 확산 비트선(211)의 형성 영역 위의 ONO막(30)을 제거한다. 계속해서 이온 주입을 행하지 않고, 실리콘 기판(10)의 ONO막(30)으로 피복되어 있지 않은 부분을 선택적으로 산화함으로써, 제3 절연막(확산 비트선 위의 절연막)인 라인 형상의 LOCOS막(41)을 형성한다(도 35, 도 36).
계속해서, 실시예 3에서 도 24∼도 27에서 도시한 공정과 마찬가지로 하여, 게이트 절연막(110)(이하 「ONO막(110)」) 및 LOCOS막(41) 위에, 상면에 실리콘 질화막의 제1 절연막으로서의 하드 마스크(111), 측면에 제2 절연막으로서의 측벽(112)을 갖는 워드선(11)을 형성한다(도 37). 그리고 그 위에, 실리콘 질화막의 에칭 스토퍼층(34) 및 실리콘 산화막의 층간 절연막(35)을 퇴적한다(도 38).
층간 절연막(35)에 대하여, 비트선(21)을 형성하고자 하는 영역에 트렌치(56)를 형성한다. 이 때, 트렌치(56)의 폭을 LOCOS막(41)의 폭보다도 좁게 형성한다. 트렌치(56) 내의 에칭 스토퍼층(34)과 LOCOS막(41)을 에칭하여, 트렌치(56) 내의 워드선(21) 사이에 반도체 기판(10)(확산 비트선(211))을 노출시킨다.
트렌치(56)가 형성된 층간 절연막(35)을 마스크로 하여, 트렌치(56) 내에 인(P) 혹은 비소(As)의 이온 주입을 행함으로써 실리콘 기판(10) 내에 확산 비트선(211)을 형성한다. 실시예 1과 마찬가지로 이 이온 주입은, 실리콘 기판(10)에 대하여 트렌치(56)의 라인을 따라서 기울어진 경사 방향으로 행한다. 그에 따라 워드선(11) 아래의 영역까지 불순물 이온이 들어가, 확산 비트선(211)은 워드선(11) 사이뿐만 아니라, 워드선(11) 아래의 영역에도 형성된다(도 39∼도 41). 즉, 확산 비트선(211)은 층간 절연막(35)의 트렌치(56)와 마찬가지의 라인 형상으로 형성된다. 트렌치(56)의 폭은 LOCOS막(41)의 폭보다도 좁기 때문에, 도 40 및 도 41에 도시한 바와 같이, 확산 비트선(211)의 폭은 LOCOS막(41)의 폭보다도 좁게 형성된다.
그리고, 층간 절연막(35) 위에, TiN 등의 배리어 메탈(37) 및 텅스텐(W) 등의 금속을 CVD법 혹은 스퍼터법에 의해 퇴적하여 트렌치(56)를 매립한다. 계속해서 에치백 혹은 CMP법에 의해 층간 절연막(35) 상면의 잉여의 배리어 메탈(37) 및 금속막을 제거한다. 그 결과, 트렌치(56)와 동일한 라인 형상의 금속 비트선(212)이 형성된다(도 42∼도 44). 도 44에 도시한 바와 같이, 금속 비트선(212)은 워드선(11) 사이에서 비트선 위의 절연막을 관통하여 확산 비트선(211)에 접속한다.
이상의 공정에 의해, 본 실시예에 따른 메모리 셀 어레이의 형성이 완료된다. 이 후에는, 층간 절연막(35) 위에 또 다른 층간 절연막을 형성하고, 금속 비트선(212)에 접속하기 위한 컨택트를 형성한 후, 종래의 반도체 기억 장치의 제법과 마찬가지의 공정에 의해 필요한 배선 등을 형성한다.
본 실시예에 따르면, 도 33과 도 43을 비교하여 알 수 있듯이, 확산 비트선(211)의 폭은 LOCOS막(41)보다도 좁고, 확산 비트선(211)의 단부는 LOCOS막(41)의 가로 방향으로 비어져 나오지 않는다. 따라서, 실시예 1에 비하여 메모리 트랜지스터의 소스/드레인 단부에서의 전계 집중이 약하게 된다. 그에 따라 메모리 셀(메모리 트렌지스터)의 안정된 동작이 가능하게 되어, 동작 신뢰성이 향상된다. 또한, 실시예 3과는 달리, 확산 비트선(211)과 금속 비트선(212)의 위치 정렬이 불필요하기 때문에, 위치 정렬 편차를 고려한 마진이 필요가 없어, 메모리 셀의 고집적화에 기여할 수 있다.
<실시예 5>
실시예 4에서는 확산 비트선(211)은 금속 비트선(212)의 하방에 라인 형상으로 형성되었다. 그에 대하여 실시예 5에서는, 확산 비트선(211)은 금속 비트선(212)의 하방에, 워드선 도중에 끊긴 불연속형(즉 파선형)으로 형성된다.
본 실시예에 따른 반도체 기억 장치의 제조 방법은, 실시예 4에서 도 39∼도 41에 도시한 확산 비트선(211)의 형성 공정에서, 확산 비트선(211) 형성을 위한 이온 주입을 실리콘 기판(10) 표면에 대하여 수직 방향으로 행한다(도 45). 주입된 이온은 워드선(11)의 바로 아래의 영역에까지 달하지 않아서, 확산 비트선(211)은 워드선(11) 아래의 영역에는 거의 형성되지 않는다. 즉, 실시예 4에서는 확산 비트선(211)은 트렌치(36)와 마찬가지의 라인 형상으로 형성되었지만, 실시예 5에서는 확산 비트선(211)은 워드선(11) 아래에서 도중에 끊긴 불연속 형상(파선 형상)으로 형성된다. 그 공정을 제외하고는, 실시예 4와 마찬가지의 제조 공정이기 때문에 설명은 생략한다.
그 결과, 본 실시예에 따른 메모리 셀의 구성은, 도 46 및 도 47과 같이 된다. 도 46은 비트선(21) 형성 영역의 비트선(21)의 길이 방향을 따른 단면도(도 1의 A-A선을 따른 단면도), 도 47은 워드선(11) 형성 영역의 워드선(11)의 길이 방향을 따른 단면도(B-B선을 따른 단면도)이다. 이들 도면과 같이 확산 비트선(211)은, 워드선(11)의 바로 아래에는 형성되지 않는다. 확산 비트선(211)은, 금속 비트선(212)의 하방에 워드선(11) 아래에서 도중에 끊긴 파선 형상이다.
실시예 2와 마찬가지로, 메모리 트랜지스터의 소스 드레인이 되어야 하는 영역에 확산 비트선(211)이 형성되지 않지만, 메모리 트랜지스터의 동작 시에는 게이트 전극인 워드선(11)은 고전위가 되어 해당 영역에는 반전층이 형성되고, 그것이 소스/드레인으로서 기능한다. 그 때문에 본 실시예의 LOCOS막(41)은 워드선(11)의 고전압에 의해서 LOCOS막(41) 아래에 반전층이 형성되는 정도의 얇기로 형성할 필요가 있다.
본 실시예에 따르면, 실시예 4보다도 확산 비트선(211) 형성을 위한 이온 주입의 주입 에너지를 작게 할 수 있기 때문에, 메모리 트랜지스터에서의 펀치 스루의 발생을 억제할 수 있다. 또한, 메모리 트랜지스터의 소스/드레인은 동작 시에 형성되는 반전층이기 때문에, 소스/드레인 영역에서의 접합 깊이는 얕아진다. 따라서, 메모리 셀의 사이즈 축소에 기여할 수 있다.
본 발명에 따른 반도체 기억 장치에 따르면, 그 메모리 셀 어레이를 구성하는 비트선 각각은, 확산 비트선과 금속 비트선으로 이루어져 있기 때문에, 종래의 메모리 셀 어레이보다도 비트선은 저저항화된다. 따라서, 비트선의 저저항화를 목적으로 하는 컨택트를 형성할 필요가 없어, 메모리 셀 어레이의 형성 면적의 축소화에 기여할 수 있다.
도 1은 실시예 1에 따른 반도체 기억 장치의 구성을 도시하는 도면.
도 2는 실시예 1에 따른 반도체 기억 장치의 구성을 도시하는 도면.
도 3은 실시예 1에 따른 반도체 기억 장치의 제조 공정도.
도 4는 실시예 1에 따른 반도체 기억 장치의 제조 공정도.
도 5는 실시예 1에 따른 반도체 기억 장치의 제조 공정도.
도 6은 실시예 1에 따른 반도체 기억 장치의 제조 공정도.
도 7은 실시예 1에 따른 반도체 기억 장치의 제조 공정도.
도 8은 실시예 1에 따른 반도체 기억 장치의 제조 공정도.
도 9는 실시예 1에 따른 반도체 기억 장치의 제조 공정도.
도 10은 실시예 1에 따른 반도체 기억 장치의 제조 공정도.
도 11은 실시예 1에 따른 반도체 기억 장치의 제조 공정도.
도 12는 실시예 1에 따른 반도체 기억 장치의 제조 공정도.
도 13은 실시예 1에 따른 반도체 기억 장치의 제조 공정도.
도 14는 실시예 1에 따른 반도체 기억 장치의 제조 공정도.
도 15는 실시예 1에 따른 반도체 기억 장치의 제조 공정도.
도 16은 실시예 2에 따른 반도체 기억 장치의 제조 공정도.
도 17은 실시예 2에 따른 반도체 기억 장치의 구성을 도시하는 도면.
도 18은 실시예 2에 따른 반도체 기억 장치의 구성을 도시하는 도면.
도 19는 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 20은 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 21은 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 22는 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 23은 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 24는 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 25는 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 26은 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 27은 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 28은 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 29는 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 30은 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 31은 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 32는 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 33은 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 34는 실시예 3에 따른 반도체 기억 장치의 제조 공정도.
도 35는 실시예 4에 따른 반도체 기억 장치의 제조 공정도.
도 36은 실시예 4에 따른 반도체 기억 장치의 제조 공정도.
도 37은 실시예 4에 따른 반도체 기억 장치의 제조 공정도.
도 38은 실시예 4에 따른 반도체 기억 장치의 제조 공정도.
도 39는 실시예 4에 따른 반도체 기억 장치의 제조 공정도.
도 40은 실시예 4에 따른 반도체 기억 장치의 제조 공정도.
도 41은 실시예 4에 따른 반도체 기억 장치의 제조 공정도.
도 42는 실시예 4에 따른 반도체 기억 장치의 제조 공정도.
도 43은 실시예 4에 따른 반도체 기억 장치의 제조 공정도.
도 44는 실시예 4에 따른 반도체 기억 장치의 제조 공정도.
도 45는 실시예 5에 따른 반도체 기억 장치의 제조 공정도.
도 46은 실시예 5에 따른 반도체 기억 장치의 제조 공정도.
도 47은 실시예 5에 따른 반도체 기억 장치의 제조 공정도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 실리콘 기판
11 : 워드선
11a : 폴리실리콘층
11b : 실리사이드층
21 : 비트선
30 : ONO막
34 : 에칭 스토퍼층
35 : 층간 절연막
36, 46, 56 : 트렌치
37 : 배리어 메탈
40 : 포토레지스트
41 : LOCOS막
110 : 게이트 절연막(ONO막)
111 : 하드 마스크
112 : 측벽
113 : 열 산화막
211 : 확산 비트선
212 : 금속 비트선

Claims (16)

  1. 반도체 기판 위에 형성된 복수의 라인 형상의 워드선과,
    상기 워드선에 직교하는 복수의 라인 형상의 비트선과,
    상기 반도체 기판의 상기 비트선 사이에 형성되고, 상기 워드선을 게이트 전극으로 하는 메모리 트랜지스터와,
    상기 메모리 트랜지스터 위에 형성된 층간 절연막을 포함하고,
    상기 비트선 각각은,
    상기 반도체 기판 내에 형성된 확산 비트선과,
    상기 층간 절연막에 라인 형상으로 매립하여 형성되고, 상기 워드선 사이에서 상기 확산 비트선에 접속한 금속 비트선으로 이루어진 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 메모리 트랜지스터에서, 상기 게이트 전극 아래의 게이트 절연막은, ONO(Oxide Nitride Oxide)막인 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 확산 비트선은 상기 금속 비트선 하방에 라인 형상으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 확산 비트선은 상기 금속 비트선 하방에, 상기 워드선 아래에서 도중에 끊긴 파선 형상으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 확산 비트선 상부에 라인 형상으로 형성된 확산 비트선 위의 절연막을 더 포함하고,
    상기 금속 비트선은 상기 워드선 사이에서 상기 확산 비트선 위의 절연막을 관통하여 상기 확산 비트선에 접속하고 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서,
    상기 확산 비트선의 폭은 상기 확산 비트선 위의 절연막의 폭보다도 좁은 것을 특징으로 하는 반도체 기억 장치.
  7. (a) 반도체 기판 위에, 하면에 게이트 절연막, 상면에 제1 절연막, 측면에 제2 절연막을 갖는 복수의 라인 형상의 워드선을 형성하는 공정과,
    (b) 상기 워드선 위에 층간 절연막을 형성하는 공정과,
    (c) 상기 층간 절연막에 상기 워드선에 직교하는 라인 형상의 트렌치를 형성하고, 상기 트렌치 내에 상기 워드선 사이의 상기 반도체 기판을 노출시키는 공정과,
    (d) 상기 트렌치 내에, 이온 주입을 행함으로써, 상기 반도체 기판 내에 확산 비트선을 형성하는 공정과,
    (e) 상기 트렌치를 소정의 금속으로 매립함으로써, 상기 트렌치 내에 라인 형상의 금속 비트선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 게이트 절연막은 ONO막인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  9. 제7항 또는 제8항에 있어서,
    상기 이온 주입은 상기 트렌치의 라인을 따라서 기울어진 상기 반도체 기판에 대하여 경사 방향으로 행해지는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  10. 제7항 또는 제8항에 있어서,
    상기 이온 주입은 상기 반도체 기판에 대하여 수직 방향으로 행해지는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  11. (a) 반도체 기판 위에 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 복수의 라인 형상의 개구를 갖는 레지스트를 형성하는 공정과,
    (b) 상기 레지스트를 마스크로 한 에칭에 의해, 상기 게이트 절연막을 라인 형상으로 제거하는 공정과,
    (c) 상기 레지스트를 마스크로 한 이온 주입에 의해, 반도체 기판 내에 라인 형상의 확산 비트선을 형성하는 공정과,
    (d) 상기 확산 비트선 상부에, 라인 형상의 제3 절연막을 형성하는 공정과,
    (e) 상기 게이트 절연막 및 상기 제3 절연막 위에, 상기 확산 비트선에 직교하고, 상면에 제1 절연막, 측면에 제2 절연막을 갖는 복수의 라인 형상의 워드선을 형성하는 공정과,
    (f) 상기 워드선 위에 층간 절연막을 형성하는 공정과,
    (g) 상기 층간 절연막의 상기 확산 비트선의 상방에 라인 형상의 트렌치를 형성하고, 상기 트렌치 내의 상기 워드선 사이의 상기 제3 절연막을 제거하여 상기 확산 비트선을 노출시키는 공정과,
    (h) 상기 트렌치를 소정의 금속으로 매립함으로써, 상기 트렌치 내에 라인 형상의 금속 비트선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 게이트 절연막은 ONO막인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  13. (a) 반도체 기판 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 위에 복수의 라인 형상의 개구를 갖는 레지스트를 형성하는 공정과,
    (b) 상기 레지스트를 마스크로 한 에칭에 의해, 상기 게이트 절연막을 라인 형상으로 제거하는 공정과,
    (c) 상기 반도체 기판 상부의, 상기 공정 (b)에서 상기 게이트 절연막이 제거된 영역에, 라인 형상의 제3 절연막을 형성하는 공정과,
    (d) 상기 게이트 절연막 및 상기 제3 절연막 위에, 상기 제3 절연막에 직교하고, 상면에 제1 절연막, 측면에 제2 절연막을 갖는 복수의 라인 형상의 워드선을 형성하는 공정과,
    (e) 상기 워드선 위에 층간 절연막을 형성하는 공정과,
    (f) 상기 층간 절연막의 상기 제3 절연막 상방에, 상기 확산 비트선 위의 절연막보다도 좁은 폭의 라인 형상의 트렌치를 형성하고, 상기 트렌치 내의 상기 워드선 사이의 상기 제3 절연막을 제거하여 상기 반도체 기판을 노출시키는 공정과,
    (g) 상기 트렌치 내에 이온 주입을 행함으로써, 상기 반도체 기판 내에 확산 비트선을 형성하는 공정과,
    (h) 상기 트렌치를 소정의 금속으로 매립함으로써, 상기 트렌치 내에 라인 형상의 금속 비트선을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 게이트 절연막은 ONO막인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 이온 주입은 상기 트렌치의 라인을 따라서 기울어진 상기 반도체 기판에 대하여 경사 방향으로 행해지는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  16. 제13항 또는 제14항에 있어서,
    상기 이온 주입은 상기 반도체 기판에 대하여 수직 방향으로 행해지는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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