TWI239636B - Semiconductor memory device and manufacturing method thereof - Google Patents
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Description
1239636 玖、發明說明： 【發明所屬之技術領域】 本發明係關於半導體記憶裝置及其製造方法。 【先前技術】 被使用在非揮發性記憶器之記憶單元之電晶體（記憶電 晶體）之一，有 MONOS(Metal Oxide Nitride Oxide S e m i c ο n d u c t e r )電晶體（例如非專利文獻1 )。該Μ 0 N 0 S電 晶體具有形成在半導體基板内之源極區域和汲極區域、形 成在半導體基板上之閘絕緣膜、和形成在該閘絕緣膜上之 閘電極。MONOS電晶體之閘絕緣膜是氧化矽膜包夾氮化矽 膜之層合膜（0N0(0xide Nitride Oxide)膜）。 MONOS電晶體將電荷儲存在ΟΝΟ膜之氮化矽膜中之收集 器，用來保持其記憶。另外，亦有在1個MONOS電晶體中 之位置不同之2個位置，分別局部地儲存電荷，藉以可以 在 1 個單元中保持 2個位元之記憶之所謂之多位元之 Μ 0 N 0 S電晶體（稱為N R 0 Μ )。因此，若與先前技術之浮動閘 型之記憶電晶體等比較，MONOS 電晶體每一個位元之單元 面積可以大幅地縮小。另外，因為構造簡單，所以具有容 易形成之特徵，以及因為電荷被儲存在絕緣膜（氮化矽膜） 内所以具有電荷幾乎不會洩漏之高可靠度之特徵。 另外一方面，作為非揮發性記憶器之記憶單元陣列之構 造，周知者有「無場陣列（f i e 1 d 1 e s s a r r a y )」（例如專利 文獻1)。該無場陣列被定義成為不使用場氧化膜來分離構 成陣列之各個元件之陣列。在無場之記憶單元陣列中，因 5 312/發明說明書(補件)/93-09/93116495 1239636 為在記憶電晶體間不需要場氧化膜，所以可以 ό己憶電晶體配置在半導體基板，可以使記憶單 成面積縮小。 (非專利文獻1 )
BoazEitan等著「NR0M(2位元，收集儲存器 否可挑戰浮動閘單元（Can NROM， a 2-bit Storage NVM Cell, Give a Real Challenge 1 Gate Cells?)」Technical paper present International Conference on Solid State I Materials (Tokyo, 1999)， SSDM 1999) (專利文獻1 ) 美國專利第6 1 7 4 7 5 8號說明書。 【發明内容】 (發明所欲解決之問題） 如上述專利文獻1所示，在習知之無場之記 中，位元線是形成在半導體基板内之擴散線 線）。與金屬布線比較，擴散布線因為具有高電 具有擴散位元線之記憶單元陣列中，特別是當 列之規模變大時，會造成位元布線之電阻變大 習知技術中，為了補救擴散位元線之高電阻之 元線低電阻化，係在擴散位元線上，以數位元 之單元間隔，形成連接於上層之布線之觸點。 知之無場陣列構造之記憶單元中，必須在擴散 保形成觸點用之區域。因此而妨礙了記憶單元 312/發明說明書(補件)/93-09/93116495 以高密度將 元陣列之形 NVM單元是 ， Trapping 〇 Floating e d at the 丨evices and 憶單元陣列 (擴散位元 阻，所以在 記憶單元陣 。因此，在 影響並使位 〜數十位元 亦即，在習 位元線上確 陣列之形成 6 1239636 面積之縮小化。 本發明係用以解決上述之問題而提出者，其目的是提供 一種半導體記憶裝置及其製造方法，可以使記憶單位陣列 之位元線之電阻變低，同時可以縮小記憶單元陣列之形成 面積。 (解決問題之手段） 本發明之半導體記憶裝置，具備有：多個線狀之字線，形 成在半導體基板上；多個線狀之位元線，正交於上述字線； 記憶電晶體，形成在上述半導體基板之上述位元線間，以 上述字線作為閘電極；以及層間絕緣膜，形成在上述記憶 電晶體上；各個上述位元線之構成包含有：擴散位元線，形 成在上述半導體基板内；以及金屬位元線，埋入於上述層 間絕緣膜並形成線狀，在上述字線間連接於上述擴散位元 線。 又，本發明之半導體記憶裝置之製造方法之第1態樣是 具備下列步驟：（a )在半導體基板上形成多個線狀之字線之 步驟，該等字線在下面具有閘絕緣膜、在上面具有第1絕 緣膜、在側面具有第2絕緣膜；（b )在上述字線上形成層間 絕緣膜之步驟；（c )在上述層間絕緣膜形成正交於上述字線 之線狀之溝，在上述溝内使上述字線間之上述半導體基板 露出之步驟；（d)在上述溝内進行離子植入，用來在上述半 導體基板内形成擴散位元線之步驟；以及（e )以指定之金屬 埋入上述溝，用來在上述溝内形成線狀之金屬位元線之步 驟。 7 312/發明說明書(補件)/93-09/93116495 1239636 又，第 2態樣是具備：（a )在半導體基板上形成閘絕緣 膜，並在上述閘絕緣膜上形成具有多個線狀開口之抗蝕劑 之步驟；（b)利用以上述抗餘劑作為遮罩之餘刻，線狀地除 去上述閘絕緣膜之步驟；（c )利用以上述抗蝕劑作為遮罩之 離子植入，在半導體基板内形成線狀之擴散位元線之步 驟；（d )在上述擴散位元線上部，形成線狀之第3絕緣膜之 步驟；（e )在上述閘絕緣膜和上述第3絕緣膜之上形成多個 線狀之字線之步驟，該等字線係正交於上述擴散位元線， 並在上面具有第1絕緣膜、在側面具有第 2絕緣膜；（f) 在上述字線上形成層間絕緣膜之步驟；（g)在上述層間絕緣 膜之上述擴散位元線之上方，形成線狀之溝，並除去上述 溝内之上述字線間之上述第3絕緣膜，以使上述擴散位元 線露出之步驟；以及（h )以指定之金屬埋入上述溝，在上述 溝内形成線狀之金屬位元線之步驟。 又，第3態樣是（a )在半導體基板上形成閘絕緣膜，並在 上述閘絕緣膜上形成具有多個線狀開口之抗蝕劑之步驟； (b )利用以上述抗姓劑作為遮罩之姓刻，線狀地除去上述閘 絕緣膜之步驟；（c )在上述半導體基板上部之於上述步驟（b ) 中被除去上述閘絕緣膜之區域，形成線狀之第3絕緣膜之 步驟；（d )在上述閘絕緣膜和上述第3絕緣膜之上形成多個 線狀之字線之步驟，該等字線係正交於上述第3絕緣膜， 並在上面具有第1絕緣膜、在側面具有第2絕緣膜；（e) 在上述字線上形成層間絕緣膜之步驟；（f )在上述層間絕緣 膜之上述第3絕緣膜上方，形成寬度比上述擴散位元線上 8 312/發明說明書(補件)/93-09/93116495 1239636 之絕緣膜狹窄之線狀之溝，並除去上述溝内之上述字線間 之上述第3絕緣膜，以使上述半導體基板露出之步驟；（g ) 在上述溝内進行離子植入，用來在上述半導體基板内形成 擴散位元線之步驟；以及（h )以指定之金屬埋入上述溝，在 上述溝内形成線狀之金屬位元線之步驟。 (發明效果） 若依照本發明之半導體記憶裝置，因為構成該記憶單元 陣列之各假位元線係由擴散·..位元線和金屬位元線形成，所 以可較習知之記憶單元陣列使位元線之電阻減低。因此， 不需要形成以使位元線之電阻減低為目的之觸點，可以使 記憶單元陣列之形成面積縮小。 【實施方式】 (實施形態1 ) 圖1和圖2係用來說明本發明之實施形態1之半導體記 憶裝置之構造之圖，分別為概略表示該半導體記憶裝置之 記憶單元陣列之俯視圖和斜視圖。該半導體記憶裝置之記 憶單元陣列如該等圖示，具有形成在半導體基板1 〇上之多 個線狀之字線 1 1，和正交於字線 1 1之多個線狀之位元線 2 1。在半導體基板1 0之各個位元線2 1間之區域（例如圖1 之區域T r )，形成有記憶電晶體，其跨越2個位元線21， 以字線1 1作為閘電極。 如圖2所示，字線1 1在其下面具有記憶電晶體之閘絕緣 膜1 1 0，在上面具有第1絕緣膜之硬遮罩1 11，在側面具有 第2絕緣膜之側壁1 1 2 (為了方便，該等在圖1中被省略）。 9 312/發明說明書(補件)/93-09/93116495 1239636 1個之字線1 1連接到多個記憶電晶體之閘極。亦即，各個 字線1 1分別具有作為多個記憶電晶體之閘電極之功能。 例如，在記錄電晶體為習知之浮動閘型記憶電晶體之情 況時，閘絕緣膜1 1 0成為以氧化矽膜層包夾多晶矽等之浮 動閘層之3層構造。又，在記憶電晶體為上述之MONOS電 晶體之情況時，成為以氧化矽膜層包夾氮化矽層之3層構 造之0 N 0膜。以下在本實施形態中係以記憶電晶體為Μ 0 N 0 S 電晶體之情況進行說明。 各個位元線2 1由形成在半導體基板1 0内之擴散位元線 2 1 1，和其上方之線狀金屬位元線2 1 2所構成。擴散位元線 2 1 1在金屬位元線2 1 2之下方同樣地形成線狀，金屬位元 線2 1 2在字線1 1間與擴散位元線2 1 1連接。又，在金屬位 咒線2 1 2和字線1 1之間，利用硬遮罩1 1 1和側壁1 1 2而絕 緣。另外，在圖1和圖2中省略以下構成：在記憶單元陣列 上形成有層間絕緣膜，金屬位元線2 1 2形成為線狀地埋入 其中。 擴散位元線 2 1 1亦具有作為各個記憶電晶體之源極/汲 極之功能。例如，在形成於圖1之區域T r之記憶電晶體中， 區域T r兩端之2個擴散位元線2 1 1分別成為源極/汲極，2 個擴散位元線2 1 1間之字線1 1下之區域成為通道區域。1 個擴散位元線 2 1 1連接多個記憶電晶體之源極/汲極。亦 即，各個擴散位元線2 1 1分別具有作為多個之記憶電晶體 之源極/沒極之功能。 由圖1和圖2可以明白，該記憶單元陣列未存在用來分 10 312/發明說明書(補件)/93-09/93116495 1239636 離各個記憶電晶體間之場氧化膜，係為所謂之無場陣列。 如上述之方式，在習知之無場記憶單元陣列中，位元線係 僅形成在半導體基板内之擴散布線（擴散位元線），具有位 元線成為高電阻之問題。但是，在本發明中，因為線狀之 各個位元線2 1由擴散位元線2 1 1和金屬位元線2 1 2構成， 所以可較習知之記憶單元陣列使位元線之電阻變低。因 此，不需要形成以使」ί立元線之電阻變傳為目的之觸點，可 以使記憶單元陣列之形成面積縮小。 圖3〜圖1 2表示本實施形態之半導體記憶裝置之製造步 驟。圖3〜圖7、圖1 0、圖1 3是沿著位元線21形成區域 之位元線2 1之長度方向之剖面圖（沿著圖1之A - Α線之剖 面圖）。圖8、圖1 1、圖1 4是沿著字線1 1形成區域之字線 1 1之長度方向之剖面圖（沿著圖1之B _ B線之剖面圖）。圖 9、圖1 2、圖1 5是沿著字線1 1間區域之字線1 1之長度方 向之剖面圖（沿著圖1之C - C線之剖面圖）。下面根據該等 之圖用來說明本實施形態之半導體記憶裝置之製造方法。 首先，在矽基板1 0上依序形成氧化矽膜（S i 0 2 )、氮化矽 膜（SiN)、氧化矽膜（Si〇2)，藉以形成ΟΝΟ膜 30。其次， 堆積多晶矽3 1，在其上部形成例如W S i 2等之矽化物3 2， 再在其上堆積氮化矽膜3 3 (圖3 )。 使用光刻技術對0 N 0膜3 0、多晶矽3 1、矽化物3 2和氮 化矽膜3 3進行蝕刻，用來圖案化成互相平行之多個線狀。 其結果是形成字線 1 1，其在下面具有 0 N 0膜之閘絕緣膜 1 1 0 (以下亦稱為「0 N 0膜1 1 0」），在上面具有氮化矽膜之 11 312/發明說明書(補件)/93-09/93116495 1239636 作為第1絕緣膜之硬遮罩1 1 1 (圖4 )。字線1 1是由多晶矽 層1 1 a和矽化物層11 b構成之2層構造。圖中雖被省略， 但為了防止字線1 1之圖案化時對矽基板1 0之過度蝕刻， 最好在 ΟΝΟ膜 30之最下層之氧化碎膜殘留之程度停止I虫 刻。 其次，在字線1 1之側面和石夕基板1 0之上面形成熱氧化 膜1 1 3之後，堆積氮化矽膜，經由逆蝕刻，在字線1 1之側 面形成作為第2絕緣膜之側壁1 1 2 (圖5 )，然後，堆積氮化 矽膜之蝕刻阻擋層3 4和氧化矽膜之層間絕緣膜3 5 (圖6 )。 以層間絕緣膜3 5和蝕刻阻擋層3 4之蝕刻選擇比較大之 條件，蝕刻並除去層間絕緣膜3 5欲形成位元線2 1之區域， 在層間絕緣膜3 5形成溝3 6。因為位元線2 1係正交於字線 1 1，所以在層間絕緣膜3 5形成與字線1 1正交之溝3 6。因 為層間絕緣膜3 5之蝕刻被蝕刻阻擋層3 4阻止，所以在溝 3 6之底部使蝕刻阻擋層3 4露出。除去在溝3 6内露出之蝕 刻阻擋層3 4，在溝3 6内之字線21間使半導體基板1 0露 出（圖7〜圖9)。 以層間絕緣膜3 5作為遮罩，在溝3 6内進行磷（Ρ )或砷（A s ) 之離子植入，藉以在矽基板1 0内形成擴散位元線2 1 1。在 溝3 6内之矽基板1 0上，因為存在有字線1 1、硬遮罩1 1 1 和側壁 1 1 2，所以其成為離子植入之遮罩。在本實施形態 中，從沿著溝3 6之線之傾斜方向，對矽基板1 0進行該離 子植入。藉此，使雜質離子進入到位元線1 1下之區域，擴 散位元線2 1 1不只形成在字線1 1間，亦形成在字線1 1下 12 312/發明說明書(補件)/93-09/93116495 1239636 之區域（圖1 0〜圖1 2 )。亦即，擴散位元線 2 1 1形 3 6同樣之線狀。然後，進行退火，以使離子植入之 性化。 然後，在層間絕緣膜3 5上，利用 C V D ( C h e m i c a 1 D e p o s i t i ο n )法或減：散法，堆積氮化鈦（T i N )等之障 37 和鎢（W)等金屬，埋入溝 36。然後利用逆 CMP(Chemical Mechanical Polishing)法，除去層 膜35上面之多餘之障壁金屬37和金屬膜。其結果 與溝3 6相同線狀之金屬位元線2 1 2 (圖1 3〜圖1 5 ) 經由以上之步驟，完成圖1和圖2所說明之本實 之記憶單元陣列之形成。然後，在層間絕緣膜3 5之 成另外之層間絕緣膜，在形成觸點藉以連接到金屬 2 1 2之後，利用與習知之半導體記憶裝置之製法同 驟，形成所需要之布線等。 一般而言，半導體記憶裝置在半導體基板上與記 陣列不同之區域具備有周邊電路，係與記憶單元陣 成步驟並行而進行周邊電路之形成。本實施形態之 記憶裝置亦假定在矽基板 1 0上具有圖中未顯示之 路。但是，該周邊電路之構造和製造方法可以與例 非專利文獻1所揭示之習知者相同，因為其與本發 旨之相關性較小，所以在本說明書中將其說明省略 在以上之說明中，字線1 1之構造是多晶矽層1 1 a 物層1 1 b之2層構造，但是亦可以使用例如金屬和 之2層構造，或只有金屬之單層構造。又，以上所 312/發明說明書(補件)/93-09/93116495 成與溝 雜質活 Vapor 壁金屬 衰4刻或 間絕緣 是形成 〇 施形態 上更形 位元線 樣之步 憶單元 列之形 半導體 周邊電 如上述 明之主 0 和；5夕化 多晶矽 說明者 13 1239636 是硬遮罩 1 1 1、側壁 1 1 2和蝕刻阻擋層 3 4全部為氮化 膜，但是亦可以使用與層間絕緣膜3 5 (氧化矽膜）具有蝕 選擇性之其他絕緣膜，例如氧氮化矽膜（S i Ο N )等。又， 間絕緣膜3 5之材料，只要是與硬遮罩1 1 1、側壁1 1 2和 刻阻擋層3 4具有高蝕刻選擇比者，亦可以使用氧化矽膜 外之絕緣膜。此外，金屬位元線2 1 2之材料亦不只限於錯 只要是可適於利用德馬信處理形成布線之材料，亦可以 用例如銅等之其他材料。 (實施形態2 ) 在實施形態1中，擴散位元線21 1在金屬位元線2 1 2 下方形成為線狀。相對於此，在實施形態2中，擴散位 線2 1 1在金屬位線2 1 2之下方形成為在字線1 1之下被中 成不連續狀（亦即虛線狀）。除此之外，與實施形態1之 造相同。 本實施形態之半導體記憶裝置之製造方法是在實施形 1之圖1 0〜圖1 2所示之擴散位元線2 1 1之形成步驟中， 垂直方向對矽基板1 0之表面進行離子植入，用以形成擴 位元線2 1 1 (圖1 6 )。被植入之離子不達到字線1 1之正下 區域，擴散位元線2 1 1在字線1 1下之區域幾乎不形成。 即，在實施形態1中，擴散位元線21 1形成與溝3 6同樣 線狀，但是在實施形態2中，擴散位元線 21 1在字線 之下形成被中斷成不連續狀（虛線狀）。除了該步驟外， 為與實施形態1之製造步驟相同，所以其說明加以省略 其結果是本實施形態之記憶單元之構造成為如圖17 312/發明說明書(補件)/93-09/93116495 矽 刻 層 蝕 以 I ， 使 之 元 斷 構 態 從 散 方 亦 之 11 因 〇 和 14 1239636 圖1 8所示者。圖1 7是沿著位元線2 1形成區域之位元線 2 1之長度方向之剖面圖（沿著圖1之A - A線之剖面圖），圖 1 8是沿著字線1 1形成區域之字線1 1之長度方向之剖面圖 (沿著B - B線之剖面圖）。如該等之圖所示，擴散位元線2 1 1 不形成在字線1 1之正下方。擴散位元線2 1 1在金屬位元線 2 1 2之下方，在字線之下被中斷成虛線狀。 在實施形態1中，字線1 1和位元線21之交叉區域之擴 散位元線2 1 1，係成為記憶電晶體之源極/汲極。在本實施 形態中，在該區域不形成擴散位元線 2 1 1。但是，在記憶 電晶體之動作時，屬於閘電極之字線1 1變成高電位，在該 區域形成反轉層，使其具有作為源極/汲極之功能。 若依照本實施形態，相較於實施形態 1，用以形成擴散 位元線2 1 1之離子植入之植入能量可以減小，所以可以抑 制在記憶電晶體發生之擊穿（p u n c h t h r 〇 u g h )。此外，記憶 電晶體之源極/汲極因為係在動作時被形成之反轉層，所以 源極/汲極區域之接合深度變淺。因此，記憶單元之尺寸可 以縮小。 (實施形態3 ) 實施形態3之半導體記憶裝置之記憶單元陣列是在實施 形態1之記憶單元陣列中，在線狀之擴散位元線2 1 1之上 部，具有同樣形成線狀之第 3絕緣膜（擴散位元線上絕緣 膜）。除此之外，與圖1和圖2所示之構造相同。在本實施 形態中，金屬位元線2 1 2亦在字線1 1間連接到擴散位元線 2 1 1。因此金屬位元線21 2成為在字線1 1間穿通第3絕緣 312/發明說明書(補件)/93-09/93116495 15 1239636 膜之構造（參照後面所示之圖3 2〜圖3 4 )。 圖1 9〜圖3 4表示本實施形態之半導體記憶裝置之製造 步驟。圖 20、圖 22、圖24、圖 26、圖28、圖 29、圖32 是沿著位元線2 1形成區域之位元線2 1之長度方向之剖面 圖（沿著圖1之A - A線之剖面圖）。圖1 9、圖21、圖2 3、 圖2 5、圖2 7、圖3 0、圖3 3是沿著字線1 1形成區域之字 線1 1之長度方向之剖面圖（沿著B - B線之剖面圖）。圖3 1、 圖3 4是沿著字線1 1間區域之字線1 1之長度方向之剖面圖 (沿著C - C線之剖面圖）。下面根據該等之圖用來說明本實 施形態之半導體記憶裝置之製造方法。 首先，在矽基板10上形成ΟΝΟ膜30，再在其上形成光 阻4 0。對光阻4 0進行曝光·顯像處理，在擴散位元線2 1 1 之形成區域之位置形成對應之多個線狀之開口 。然後，以 該光阻4 0作為遮罩，利用蝕刻除去0 Ν 0膜3 0成為線狀。 亦即，除去擴散位元線2 1 1之形成區域上之0 Ν 0膜3 0 (圖 1 9 )。然後，以光阻4 0作為遮罩，植入磷（Ρ )或砷（A s )之離 子，藉以在矽基板1 0内形成線狀之擴散位元線2 1 1 (圖2 0、 圖 21 )。 使矽基板1 0未被0 N 0膜3 0覆蓋之部份選擇性地進行氧 化，藉以在擴散位元線2 1 1之上部形成作為第3絕緣膜（擴 散位元線上絕緣膜）之線狀之L 0 C 0 S膜4 1 (圖2 2、圖2 3 )。 LOCOS膜41係使用例如比元件隔離所用更薄者。在該LOCOS 膜4 1之形成步驟之熱處理時，促進被植入之雜質離子之擴 散，用以形成擴散位元線21 1。其次，堆積多晶矽3 1，在 16 312/發明說明書(補件)/93-09/93116495 1239636 其上部形成例如 W S i 2等之矽化物 3 2，並在其上堆積氮化 矽膜33(圖24、圖25)。 然後，將Ο N 0膜3 0、多晶矽31、矽化物3 2和氮化矽膜 3 3圖案化成多個線狀之字線1 1之圖案。其結果是在閘絕 緣膜110(以下稱為「ΟΝΟ膜110」）和LOCOS膜41之上形 成字線1 1，其由上面具有氮化矽膜之作為第1絕緣膜之硬 遮罩1 1 1之多晶矽層1 1 a和矽化物層1 1 b構成。在字線1 1 之側面，於形成熱氧化膜1 1 3之後，形成作為第2絕緣膜 之側壁1 1 2 (圖2 6、圖2 7 )。然後，在其上堆積氮化矽膜之 蝕刻阻擋層3 4和氧化矽膜之層間絕緣膜3 5 (圖.2 8 )。 對於層間絕緣膜3 5，在欲形成位元線2 1之區域形成溝 3 6。因為位元線2 1和字線1 1正交，所以溝3 6形成與字線 1 1正交。然後，對溝3 6内之蝕刻阻擋層3 4和L 0 C 0 S膜4 1 進行蝕刻，在溝3 6内之字線21間，使半導體基板1 0 (擴 散位元線2 1 1 )露出（圖2 9〜圖3 1 )。 然後，在層間絕緣膜3 5上，利用C V D法或濺散法，堆積 T i N等之障壁金屬3 7和鎢（W)等之金屬，埋入溝3 6。然後 利用蝕刻或C Μ P法，除去層間絕緣膜3 5上面之多餘之障壁 金屬3 7和金屬膜。其結果是形成與溝3 6相同之線狀之金 屬位元線2 1 2 (圖3 2〜圖3 4 )。如圖3 4所示，金屬位元線 2 1 2在字線1 1間穿通位元線上之絕緣膜，連接到擴散位元 線 2 1 1。 利用以上之步驟完成本實施形態之記憶單元陣列之形 成。然後，在層間絕緣膜 3 5之上更形成另外之層間絕緣 17 312/發明說明書(補件)/93-09/93116495 1239636 膜，在形成用以連接到金屬位元線2 1 2之觸點之後，利用 與習知之半導體記憶裝置之製造同樣之步驟，形成所需要 之布線等。 若依照本實施形態，因為在字線1 1之形成.前進行離子植 入，用來形成擴散位元線2 1 1，所以當進行該離子植入時， 不以字線1 1作為遮罩。因此，在擴散位元線2 1 1之長度方 向形成雜質濃度一樣之擴散位元線 2 1 1。然後，在擴散位 元線2 1 1之形成後進行L 0 C 0 S膜4 1之形成步驟，因為用熱 處理使擴散位元線2 1 1之雜質離子進行熱擴散，所以相較 於實施形態1，擴散位元線2 1 1内之雜質濃度分佈變得較 不急峻。因此，可以進行記憶單元（記憶電晶體）之穩定動 作，提高動作可靠度。 (實施形態4 ) 實施形態4之半導體記憶裝置之記憶單元陣列所具有之 構造是在實施形態3之記憶單元陣列中，使擴散位元線2 1 1 之寬度比作為第 3 絕緣膜（擴散位元線上之絕緣膜）之 LOCOS膜41之寬度狹窄（參照後面所示之圖42〜圖44)。 圖3 5〜圖4 4表示本實施形態之半導體記憶裝置之製造 步驟。圖2 0、圖3 5、圖3 7〜圖3 9、圖 4 2是沿著位元線 2 1形成區域之位元線2 1之長度方向之剖面圖（沿著圖1之 A - A線之剖面圖）。圖3 6、圖4 0、圖4 3是沿著字線1 1形 成區域之字線1 1之長度方向之剖面圖（沿著B _ B線之剖面 圖）。圖41、圖4 4是沿著字線1 1間區域之字線1 1之長度 方向之剖面圖（沿著C - C線之剖面圖）。下面根據該等之圖 312/發明說明書(補件)/93-09/93116495 18 1239636 用來說明本實施形態之半導體記憶裝置之製造方法。 首先，與實施形態 3同樣地，在矽基板1 0上形成 Ο N 0 膜3 0，除去擴散位元線2 1 1之形成區域上之Ο N 0膜3 0。然 後不進行離子植入，使矽基板1 0未被Ο N 0膜3 0覆蓋之部 份選擇性地氧化，藉以形成作為第3絕緣膜（擴散位元線上 之絕緣膜）之線狀之LOCOS膜41(圖35、圖36)。 其次，與實施形態3之圖2 4〜圖2 7所示之步驟同樣地， 在閘絕緣膜1 1 0 (以下稱為「0 N 0膜1 1 0」）和L 0 C 0 S膜4 1 之上形成字線1 1，其在上面具有氮化矽膜之作為第1絕緣 膜之硬遮罩1 1 1，在側面具有作為第2絕緣膜之側壁1 1 2 (圖 3 7 )。然後在其上堆積氮化矽膜之蝕刻阻擋層3 4和氧化矽 膜之層間絕緣膜3 5 (圖3 8 )。 對於層間絕緣膜3 5，在欲形成位元線2 1之區域形成溝 56。這時，使溝56之寬度形成比LOCOS膜41之寬度狹窄。 對溝56内之蝕刻阻擋層34和LOCOS膜41進行蝕刻，在溝 5 6内之字線2 1間使半導體基板1 0 (擴散位元線2 1 1 )露出。 以形成有溝5 6之層間絕緣膜3 5作為遮罩，在溝5 6内 進行磷（P )或砷（A s )之離子植入，藉以在矽基板1 0内形成 擴散位元線2 1 1。與實施形態1相同，該離子植入是沿著 溝5 6之線之傾斜方向對該矽基板1 0進行。利用此種方式， 雜質離子進入到字線1 1下之區域，擴散位元線2 1 1不只形 成在字線 1 1間，亦形成在字線 1 1下之區域（圖 3 9〜圖 4 1 )。亦即，擴散位元線2 1 1形成與層間絕緣膜3 5之溝5 6 同樣之線狀。因為溝5 6之寬度比L 0 C 0 S膜4 1之寬度狹窄， 19 312/發明說明書(補件)/93-09/93116495 1239636 所以如圖4 0和圖4 1所示，擴散位元線2 1 1之寬度形成比 LOCOS膜41之寬度狹窄。 然後，在層間絕緣膜3 5上，利用 C V D法或濺散法堆積 丁 i N等之障壁金屬3 7和鎢（W )等之金屬，埋入溝5 6。然後 利用蝕刻或C Μ P法除去層間絕緣膜3 5上面之多餘之障壁金 屬3 7和金屬膜。其結果是形成與溝5 6相同線狀之金屬位 元線212(圖 42〜圖 44)。如圖44所示，金屬位元線212 在字線 11 間穿通位元線上之絕緣膜，連接到擴散位元線 211° 利用以上之步驟完成本實施形態之記憶單元陣列之形 成。然後在層間絕緣膜3 5之上更形成另外之層間絕緣膜， 在形成觸點用以連接到金屬位元線2 1 2之後，利用與習知 之半導體記憶裝置之製法同樣之步驟，形成必要之布線等。 若依照本實施形態，比較圖3 3和圖4 3即可明白，擴散 位元線2 1 1之寬度比L 0 C 0 S膜4 1狹窄，擴散位元線2 1 1 之端部不在LOCOS膜41之橫方向突出。因此，相較於實施 形態1，在記憶電晶體之源極/汲極端部之電場集中變弱。 因此記憶單元（記憶電晶體）可以穩定的動作，可以提高動 作可靠度。另外，與實施形態3不同地，因為不需要擴散 位元線2 1 1和金屬位元線2 1 2之位置對準，所以不需要考 慮位置對準之偏差，餘裕（margin)，可以使記憶單元高積 體乂匕。 (實施形態5 ) 在實施形態4中，擴散位元線2 1 1在金屬位元線2 1 2之 20 312/發明說明書(補件)/93-09/93116495 1239636 下方形成為線狀。相對於此，在實施形態5中，擴散位元 線2 1 1形成在金屬位元線2 1 2之下方，字線被中斷成不連 續狀（亦即虛線狀）。 本實施形態之半導體記憶裝置之製造方法是在實施形態 4之圖3 9〜圖4 1所示之擴散位元線2 1 1之形成步驟中，從 垂直方向對矽基板1 0之表面進行用以形成擴散位元線2 1 1 之離子植入（圖4 5 )。被植入之離子不到達字線1 1之正下 方之區域，擴散位元線 2 1 1幾乎不形成在字線 1 1下之區 域。亦即，在實施形態4中，擴散位元線21 1形成與溝3 6 同樣之線狀，但是在實施形態5中，擴散位元線2 1 1形成 在字線 1 1之下被中斷成不連續狀（虛線狀）。除了該步驟 外，因為與實施形態4之製造步驟相同，所以其說明加以 省略。 其結果是本實施形態之記憶單元之構造成為如圖 4 6和 圖4 7所示。圖4 6是沿著位元線2 1形成區域之位元線21 之長度方向之剖面圖（沿著圖1之A - A線之剖面圖），圖4 7 是沿著字線1 1形成區域之字線1 1之長度方向之剖面圖（沿 著 B - B線之剖面圖）。如該等之圖所示，擴散位元線 2 1 1 不形成在字線1 1之正下方。擴散位元線2 1 1在金屬位元線 2 1 2之下方，在字線1 1之下被中斷成虛線狀。 與實施形態2同樣地，在欲形成記憶電晶體之源極/汲極 之區域，不形成擴散位元線 2 1 1，但是在記憶電晶體之動 作時，作為閘電極之字線1 1成為高電位，在該區域形成反 轉層，具有作為源極/汲極之功能。因此本實施形態之 21 312/發明說明書(補件)/93-09/93116495 1239636 電 用 以 源 之 L〇C 0 S膜4 1需要形成較薄，其程度是利用字線1 1之高 位在LOCOS膜41下形成反轉層。 若依照本實施形態，相較於實施形態 4，因為可以使 以形成擴散位元線2 1 1之離子植入之植入能量變小，所 可以抑制在記憶電晶體發生擊穿。此外，記憶電晶體之 極/汲極因為在動作時形成反轉層，所以源極/汲極區域 接合深度變淺。因此可以使記憶單元之尺寸縮小。 【圖式簡單說明】 圖1係表示實施形態1之半導體記憶裝置之構造之圖 圖2係表示實施形態1之半導體記憶裝置之構造之圖 圖3係實施形態1之半導體記憶裝置之製造步驟圖。 圖4係實施形態1之半導體記憶裝置之製造步驟圖。 圖5係實施形態1之半導體記憶裝置之製造步驟圖。 圖6係實施形態1之半導體記憶裝置之製造步驟圖。 圖7係實施形態1之半導體記憶裝置之製造步驟圖。 圖8係實施形態1之半導體記憶裝置之製造步驟圖。 圖9係實施形態1之半導體記憶裝置之製造步驟圖。 圖1 0係實施形態1之半導體記憶裝置之製造步驟圖。 圖1 1係實施形態1之半導體記憶裝置之製造步驟圖。 圖1 2係實施形態1之半導體記憶裝置之製造步驟圖。 圖1 3係實施形態1之半導體記憶裝置之製造步驟圖。 圖1 4係實施形態1之半導體記憶裝置之製造步驟圖。 圖1 5係實施形態1之半導體記憶裝置之製造步驟圖。 圖1 6係實施形態2之半導體記憶裝置之製造步驟圖。 22 312/發明說明書(補件)/93-09/93116495 § § 表 示 實 施 形 態 2 之 半 導 體 記 憶 裝 置 之 構 .造 之 圖。 表 示 實 施 形 態 2 之 半 導 體 記 憶 裝 置 之 構 .造 之 圖。 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 〇 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 0 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 〇 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 0 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 0 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 0 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 0 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 〇 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 0 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 〇 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 〇 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 〇 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 0 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 0 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 〇 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 0 實 施 形 態 3 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 〇 實 施 形 態 4 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 〇 實 施 形 態 4 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 0 實 施 形 態 4 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 〇 實 施 形 態 4 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 〇 實 施 形 態 4 之 半 導 體 記 憶 裝 置 之 製 造 步 驟 圖 0 23
1239636 圖1 7係 圖1 8係 圖1 9係 圖20係 圖21係 圖22係 圖23係 圖24係 圖25係 圖26係 圖27係 圖28係 圖29係 圖30係 圖31係 圖3 2係 圖33係 圖34係 圖35係 圖36係 圖37係 圖3 8係 圖39係 圖40係 312/發明說明書(補件)/93-09/93116495 1239636 圖4 1係實施形態4之半導體記憶裝置之製造步驟圖。 圖4 2係實施形態4之半導體記憶裝置之製造步驟圖。 圖4 3係實施形態4之半導體記憶裝置之製造步驟圖。 圖44係實施形態4之半導體記憶裝置之製造步驟圖。 圖4 5係實施形態5之半導體記憶裝置之製造步驟圖。 圖4 6係實施形態5之半導體記憶裝置之製造步驟圖。 圖4 7係實施形態5之半導體記憶裝置之製造步驟圖。 (元件符號說明） 10 梦基板 11 字線 1 1 a 多晶矽層 lib 矽化物層 21 位元線 30 ΟΝΟ 膜 3 1 多晶矽 3 2 矽化物 33 氮化矽膜 34 蝕刻阻擋層 35 層間絕緣膜 36 、 46 、 56 溝 37 障壁金屬 4 0 光阻 41 LOCOS 膜 110 閘絕緣膜（0 N 0膜） 24 312/發明說明書(補件)/93-09/93116495 1239636 111 硬遮罩 112 側壁 113 熱氧化膜 2 11 擴散位元線 2 12 金屬位元線 25 312/發明說明書(補件)/93-09/93116495
Claims (1)
1239636 拾、申請專利範圍： 1 . 一種半導體記憶裝置，其特徵是具備有： 多個線狀之字線’形成在半導體基板上， 多個線狀之位元線，正交於上述字線； 記憶電晶體，形成在上述半導體基板之上述位元線間， 以上述字線作為閘電極；以及 層間絕緣膜，形成在上述記憶電晶體上； 各個上述位元線之構成包含有： 擴散位元線，形成在上述半導體基板内；以及 金屬位元線，埋入於上述層間絕緣膜並形成線狀，在上 述字線間連接於上述擴散位元線。 2 .如申請專利範圍第1項之半導體記憶裝置，其中， 在上述記憶電晶體中，上述閘電極下之閘絕緣膜係 ONO(Oxide Nitride Oxide)膜。 3 .如申請專利範圍第1或2項之半導體記憶裝置，其中， 上述擴散位元線係於上述金屬位元線下方形成為線狀。 4. 如申請專利範圍第1或2項之半導體記憶裝置，其中， 上述擴散位元線係於上述金屬位元線下方形成為在上述 字線之下被中斷之虛線狀。 5. 如申請專利範圍第1或2項之半導體記憶裝置，其中， 更具有擴散位元線上絕緣膜，在上述擴散位元線上部形 為線狀；且 上述金屬位元線在上述字線間穿通上述擴散位元線上絕 緣膜，連接於上述擴散位元線。 26 312/發明說明書(補件)/93-09/93116495 1239636 6 .如申請專利範圍第5項之半導體記憶裝置，其中， 上述擴散位元線之寬度比上述擴散位元線上絕緣膜之寬 度狹窄。 7 . —種半導體記憶裝置之製造方法，其特徵是具備下列 步驟： (a )在半導體基板上形成多個線狀之字線之步驟，該等 字線在下面具有閘絕緣膜、在上面具有第1絕緣膜、在側 面具有第2絕緣膜； (b)在上述字線上形成層間絕緣膜之步驟； (c )在上述層間絕緣膜形成正交於上述字線之線狀之 溝，在上述％奧使上述字線間之上述半導體基板露出之步 驟； (d)在上述溝内進行離子植入，用來在上述半導體基板内 形成擴散位元線之步驟；以及 (e )以指定之金屬埋入上述溝，用來在上述溝内形成線狀 之金屬位元線之步驟。 8 .如申請專利範圍第 7項之半導體記憶裝置之製造方 法，其中， 上述閘絕緣膜係ΟΝΟΝ膜。 9 .如申請專利範圍第7或8項之半導體記憶裝置之製造 方法，其中， 上述離子植入是對沿著上述溝之線傾斜之上述半導體基 板，從傾斜方向進行。 1 0.如申請專利範圍第7或8項之半導體記憶裝置之製造 27 312/發明說明書(補件)/93-09/93116495 1239636 方法，其中， 上述離子植入是對上述半導體基板從垂直方向進行。 1 1 . 一種半導體記憶裝置之製造方法，其特徵是具備下列 步驟： (a)在半導體基板上形成閘絕緣膜，並在上述閘絕緣膜上 形成具有多個線狀開口之抗蝕劑之步驟； (b )利用以上述抗14劑作為遮罩之14刻，線狀地除去上述 閘絕緣膜之步驟； (c )利用以上述抗蝕劑作為遮罩之離、子植入，在半導體基 板内形成線狀之擴散位元線之步驟。 (d )在上述擴散位元線上部，形成線狀之第3絕緣膜之步 驟； (e )在上述閘絕緣膜和上述第 3絕緣膜之上形成多個線 狀之字線之步驟，該等字線係正交於上述擴散位元線，並 在上面具有第1絕緣膜、在側面具有第2絕緣膜； (f )在上述字線上形成層間絕緣膜之步驟； (g)在上述層間絕緣膜之上述擴散位元線之上方，形成線 狀之溝，並除去上述溝内之上述字線間之上述第 3絕緣 膜，以使上述擴散位元線露出之步驟；以及 (h )以指定之金屬埋入上述溝，在上述溝内形成線狀之金 屬位元線之步驟。 1 2 .如申請專利範圍第1 1項之半導體記憶裝置之製造方 法，其中， 上述閘絕緣膜係ΟΝΟ膜。 28 312/發明說明書(補件)/93-09/93116495 1239636 1 3 . —種半導體記憶裝置之製造方法，其特徵是具備下列 步驟： (a )在半導體基板上形成閘絕緣膜，並在上述閘絕緣膜上 形成具有多個線狀開口之抗蝕劑之步驟； (b) 利用以上述抗蝕劑作為遮罩之蝕刻，線狀地除去上述 閘絕緣膜之步驟； (c) 在上述半導體基板上部之於上述步驟（b)中被除去上 述閘絕緣膜之區域，形成線狀之第3絕緣膜之步驟； (d )在上述閘絕緣膜和上述第 3絕緣膜之上形成多個線 狀之字線之步驟，該等字線係正交於上述第3絕緣膜，並 在上面具有第1絕緣膜、在側面具有第2絕緣膜； (e )在上述字線上形成層間絕緣膜之步驟； (f )在上述層間絕緣膜之上述第3絕緣膜上方，形成寬度 比上述擴散位元線上之絕緣膜狹窄之線狀之溝，並除去上 述溝内之上述字線間之上述第3絕緣膜，以使上述半導體 基板露出之步驟； (g) 在上述溝内進行離子植入，用來在上述半導體基板内 形成擴散位元線之步驟；以及 (h) 以指定之金屬埋入上述溝，在上述溝内形成線狀之金 屬位元線之步驟。 1 4.如申請專利範圍第1 3項之半導體記憶裝置之製造方 法，其中， 上述閘絕緣膜係ΟΝΟ膜。 1 5 .如申請專利範圍第1 3或1 4項之半導體記憶裝置之製 29 312/發明說明書(補件)/93-09/93116495 1239636 造方法，其中， 上述離子植入是對沿著上述溝之線傾斜之上述半導體基 板，從傾斜方向進行。 1 6 .如申請專利範圍第1 3或1 4項之半導體記憶裝置之製 造方法，其中， 上述離子植入是對上述半導體基板從垂直方向進行。 30 312/發明說明書(補件)/93-09/93116495
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