JP2005057127A

JP2005057127A - 半導体記憶装置およびその製造方法

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Publication number: JP2005057127A
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Abstract

【課題】メモリセルアレイのビット線の低抵抗化を図ると共に、メモリセルアレイの形成面積の縮小化を図る。
【解決手段】ワード線１１に直交するビット線２１の各々は、半導体基板１０内に形成された拡散ビット線２１１と、その上方のライン状の金属ビット線２１２とから成る。拡散ビット線２１１は、金属ビット線２１２の下方に同じくライン状に形成されており、金属ビット線２１２はワード線１１間で拡散ビット線２１１と接続している。メモリセルアレイ上には層間絶縁膜が形成されており、金属ビット線２１２は、それに埋め込み形成されている。
【選択図】図２

Description

本発明は、半導体記憶装置およびその製法に関するものである。

不揮発性メモリのメモリセルに使用されるトランジスタ（メモリトランジスタ）の一つに、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）トランジスタがある（例えば非特許文献１）。このＭＯＮＯＳトランジスタは、半導体基板内に形成されたソース領域およびドレイン領域、半導体基板上に形成されたゲート絶縁膜、当該ゲート絶縁膜上に形成されたゲート電極を有する。ＭＯＮＯＳトランジスタのゲート絶縁膜は、シリコン窒化膜をシリコン酸化膜で挟んだ積層膜（ＯＮＯ（Oxide Nitride Oxide）膜）である。

ＭＯＮＯＳトランジスタは、ＯＮＯ膜のシリコン窒化膜中のトラップに電荷を蓄積することで記憶を保持する。また、１つのＭＯＮＯＳトランジスタの中で位置の異なる２つの個所それぞれに局所的に電荷を蓄積することで、１セルの中に２ビットの記憶を保持させることが可能な、いわゆるマルチビットのＭＯＮＯＳトランジスタもある（ＮＲＯＭと呼ばれる）。よって、ＭＯＮＯＳトランジスタは、従来のフローティングゲート型のメモリトランジスタ等に比べ、１ビット当たりのセル面積を大幅に縮小化することができる。また、構造が簡単であるので形成しやすいという特徴や、電荷が絶縁膜（シリコン窒化膜）内に蓄積されるので電荷の漏れが殆ど無く信頼性が高いという特徴もある。

一方、不揮発性メモリのメモリセルアレイの構造として、“フィールドレスアレイ”が知られている（例えば特許文献１）。このフィールドレスアレイとは、アレイを構成する個々の素子を分離するためにフィールド酸化膜を使用しないアレイとして定義される。フィールドレスなメモリセルアレイでは、メモリトランジスタ間にフィールド酸化膜を必要としないので、メモリトランジスタを半導体基板に高密度で配置することができ、メモリセルアレイの形成面積の縮小化を図ることができる。

Boaz Eitan他著「ＮＲＯＭ（２ビット、トラッピングストレージＮＶＭセル）はフローティングゲートセルへ真に挑戦し得るか（Can NROM, a 2-bit, Trapping Storage NVM Cell, Give a Real Challange to Floating Gate Cells?)」Technical paper presented at the International Conference on Solid State Devices and Materials (Tokyo, 1999), SSDM 1999 米国特許第６１７４７５８号明細書

上記特許文献１に示されているように、従来のフィールドレスなメモリセルアレイでは、ビット線は半導体基板内に形成された拡散配線（拡散ビット線）である。拡散配線は金属配線に比べて高抵抗であるので、拡散ビット線を有するメモリセルアレイでは、特にメモリセルアレイの規模が大きくなるとビット配線の抵抗が大きくなってしまう。よって従来は、拡散ビット線の高抵抗の影響を補ってビット線の低抵抗化を図るために、拡散ビット線上に数ビット〜数十ビットのセル間隔で、上層の配線に接続するコンタクトを形成していた。つまり、従来のフィールドレスアレイ構造のメモリセルでは、拡散ビット線上にコンタクトを形成するための領域を確保する必要があった。そのことはメモリセルアレイの形成面積の縮小化の妨げとなっていた。

本発明は以上のような課題を解決するためになされたものであり、メモリセルアレイのビット線の低抵抗化を図ると共に、メモリセルアレイの形成面積の縮小化に寄与できる半導体記憶装置およびその製造方法を提供することを目的とする。

本発明に係る半導体記憶装置は、半導体基板上に形成された複数のライン状のワード線と、前記ワード線に直交する複数のライン状のビット線と、前記半導体基板の前記ビット線間に形成され、前記ワード線をゲート電極とするメモリトランジスタと、前記メモリトランジスタ上に形成された層間絶縁膜とを備え、前記ビット線の各々は、前記半導体基板内に形成された拡散ビット線と、前記層間絶縁膜にライン状に埋め込み形成され、前記ワード線間で前記拡散ビット線に接続した金属ビット線とから成る。

また、本発明に係る半導体記憶装置の製造方法の第１の局面は、（ａ）半導体基板上に、下面にゲート絶縁膜、上面に第１絶縁膜、側面に第２絶縁膜を有する複数のライン状のワード線を形成する工程と、（ｂ）前記ワード線上に層間絶縁膜を形成する工程と、（ｃ）前記層間絶縁膜に前記ワード線に直交するライン状のトレンチを形成して、前記トレンチ内に前記ワード線間の前記半導体基板を露出させる工程と、（ｄ）前記トレンチ内に、イオン注入を行うことで、前記半導体基板内に拡散ビット線を形成する工程と、（ｅ）前記トレンチを所定の金属で埋め込むことで、前記トレンチ内にライン状の金属ビット線を形成する工程とを備える。

また、第２の局面は、（ａ）半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に複数のライン状の開口を有するレジストを形成する工程と、（ｂ）前記レジストをマスクにしたエッチングにより、前記ゲート絶縁膜をライン状に除去する工程と、（ｃ）前記レジストをマスクにしたイオン注入により、半導体基板内にライン状の拡散ビット線を形成する工程と、（ｄ）前記拡散ビット線上部に、ライン状の第３絶縁膜を形成する工程と、（ｅ）前記ゲート絶縁膜および前記第３絶縁膜の上に、前記拡散ビット線に直交し、上面に第１絶縁膜、側面に第２絶縁膜を有する複数のライン状のワード線を形成する工程と、（ｆ）前記ワード線上に層間絶縁膜を形成する工程と、（ｇ）前記層間絶縁膜の前記拡散ビット線の上方にライン状のトレンチを形成し、前記トレンチ内の前記ワード線間の前記第３絶縁膜を除去して前記拡散ビット線を露出させる工程と、（ｈ）前記トレンチを所定の金属で埋め込むことで、前記トレンチ内にライン状の金属ビット線を形成する工程とを備える。

さらに、第３の局面は、（ａ）半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に複数のライン状の開口を有するレジストを形成する工程と、（ｂ）前記レジストをマスクにしたエッチングにより、前記ゲート絶縁膜をライン状に除去する工程と、（ｃ）前記半導体基板上部の、前記工程（ｂ）で前記ゲート絶縁膜が除去された領域に、ライン状の第３絶縁膜を形成する工程と、（ｄ）前記ゲート絶縁膜および前記第３絶縁膜の上に、前記第３絶縁膜に直交し、上面に第１絶縁膜、側面に第２絶縁膜を有する複数のライン状のワード線を形成する工程と、（ｅ）前記ワード線上に層間絶縁膜を形成する工程と、（ｆ）前記層間絶縁膜の前記第３絶縁膜上方に、前記拡散ビット線上絶縁膜よりも狭い幅のライン状のトレンチを形成し、前記トレンチ内の前記ワード線間の前記第３絶縁膜を除去して前記半導体基板を露出させる工程と、（ｇ）前記トレンチ内にイオン注入を行うことで、前記半導体基板内に拡散ビット線を形成する工程と、（ｈ）前記トレンチを所定の金属で埋め込むことで、前記トレンチ内にライン状の金属ビット線を形成する工程とを備える。

本発明に係る半導体記憶装置によれば、そのメモリセルアレイを構成するビット線の各々は、拡散ビット線と金属ビット線とから成っているので、従来のメモリセルアレイよりもビット線は低抵抗化される。よって、ビット線の低抵抗化を目的とするコンタクトを形成する必要は無く、メモリセルアレイの形成面積の縮小化に寄与できる。

＜実施の形態１＞
図１および図２は、本発明の実施の形態１に係る半導体記憶装置の構成を説明するための図であり、それぞれ当該半導体記憶装置のメモリセルアレイを模式的に表した上面図および斜視図である。当該半導体記憶装置のメモリセルアレイは、これらの図の如く、半導体基板１０上に形成された複数のライン状のワード線１１と、ワード線１１に直交する複数のライン状のビット線２１とを有している。半導体基板１０の各ビット線２１間の領域（例えば図１の領域Ｔｒ）には、２つのビット線２１に跨って、ワード線１１をゲート電極とするメモリトランジスタが形成される。

図２に示すように、ワード線１１は、その下面にはメモリトランジスタのゲート絶縁膜１１０、上面には第１絶縁膜であるハードマスク１１１、側面には第２絶縁膜であるサイドウォール１１２を有している（便宜上、これらの図１での図示は省略している）。１つのワード線１１は、複数個のメモリトランジスタのゲートに接続している。即ち、各ワード線１１は、それぞれ複数個のメモリトランジスタのゲート電極として機能する。

例えば、メモリトランジスタが従来のフローティングゲート型のメモリトランジスタの場合は、ゲート絶縁膜１１０は、ポリシリコン等のフローティングゲート層をシリコン酸化膜層で挟んだ３層構造となる。また、メモリトランジスタが上記のＭＯＮＯＳトランジスタである場合は、シリコン窒化膜層をシリコン酸化膜層で挟んだ３層構造のＯＮＯ膜となる。以下、本実施の形態では、メモリトランジスタはＭＯＮＯＳトランジスタであるとして説明する。

ビット線２１の各々は、半導体基板１０内に形成された拡散ビット線２１１と、その上方のライン状の金属ビット線２１２とから成る。拡散ビット線２１１は、金属ビット線２１２の下方に同じくライン状に形成されており、金属ビット線２１２はワード線１１間で拡散ビット線２１１と接続している。また、金属ビット線２１２とワード線１１との間は、ハードマスク１１１およびサイドウォール１１２によって絶縁されている。なお、図１および図２での図示は省略しているが、メモリセルアレイ上には層間絶縁膜が形成されており、金属ビット線２１２は、それにライン状に埋め込み形成されている。

拡散ビット線２１１は、各メモリトランジスタのソース／ドレインとしても機能する。例えば、図１の領域Ｔｒに形成されるメモリトランジスタにおいては、領域Ｔｒ両端の２つの拡散ビット線２１１がそれぞれソース／ドレインとなり、２つの拡散ビット線２１１間のワード線１１下の領域がチャネル領域となる。１つの拡散ビット線２１１は複数個のメモリトランジスタのソース／ドレインを接続している。即ち、各拡散ビット線２１１は、それぞれ複数個のメモリトランジスタのソース／ドレインとして機能する。

図１および図２から分かるように、このメモリセルアレイは、各メモリトランジスタ間を分離するためのフィールド酸化膜が存在しない、いわゆるフィールドレスアレイである。上記したように、従来のフィールドレスなメモリセルアレイでは、ビット線は半導体基板内に形成された拡散配線（拡散ビット線）のみであったので、ビット線が高抵抗になるという問題があった。しかし、本発明では、ライン状のビット線２１の各々は拡散ビット線２１１と金属ビット線２１２とから成っているので、従来のメモリセルアレイよりもビット線は低抵抗化される。よって、ビット線の低抵抗化を目的とするコンタクトを形成する必要は無く、メモリセルアレイの形成面積の縮小化に寄与できる。

図３〜図１２は、本実施の形態に係る半導体記憶装置の製造工程を示す図である。図３〜図７，図１０，図１３はビット線２１形成領域のビット線２１の長さ方向に沿った断面図（図１のＡ−Ａ線に沿った断面図）である。図８，図１１，図１４はワード線１１形成領域のワード線１１の長さ方向に沿った断面図（図１のＢ−Ｂ線に沿った断面図）である。図９，図１２，図１５はワード線１１間領域のワード線１１の長さ方向に沿った断面図（図１のＣ−Ｃ線に沿った断面図）である。以下、これらの図に基づいて、本実施の形態に係る半導体記憶装置の製造方法を説明する。

まず、シリコン基板１０上にシリコン酸化膜（ＳｉＯ₂）、シリコン窒化膜（ＳｉＮ）、シリコン酸化膜（ＳｉＯ₂）を順次形成することで、ＯＮＯ膜３０を形成する。次いでポリシリコン３１を堆積し、その上部に例えばＷＳｉ₂等のシリサイド３２を形成し、その上にシリコン窒化膜３３を堆積する（図３）。

ＯＮＯ膜３０、ポリシリコン３１、シリサイド３２およびシリコン窒化膜３３を、フォトリソグラフィー技術を用いてエッチングし、互いに平行な複数のライン状にパターニングする。その結果、下面にＯＮＯ膜のゲート絶縁膜１１０（以下「ＯＮＯ膜１１０」と称する場合もある）、上面にシリコン窒化膜の第１絶縁膜としてのハードマスク１１１を有するワード線１１が形成される（図４）。ワード線１１は、ポリシリコン層１１ａとシリサイド層１１ｂとから成る２層構造である。図示は省略するが、ワード線１１のパターニングの際のシリコン基板１０へのオーバーエッチを防止する目的で、ＯＮＯ膜３０の最下層のシリコン酸化膜を残す程度でエッチングを停止させることが望ましい。

次いでワード線１１側面およびシリコン基板１０上面に熱酸化膜１１３を形成した後、シリコン窒化膜を堆積してエッチバックすることにより、ワード線１１の側面に第２絶縁膜としてのサイドウォール１１２を形成する（図５）。そしてシリコン窒化膜のエッチングストッパ層３４およびシリコン酸化膜の層間絶縁膜３５を堆積する（図６）。

層間絶縁膜３５のビット線２１を形成しようとする領域を、層間絶縁膜３５とエッチングストッパ層３４とのエッチング選択比が大きい条件でエッチングして除去することにより、層間絶縁膜３５にトレンチ３６を形成する。ビット線２１はワード線１１に直交するように形成されるので、層間絶縁膜３５にはワード線１１に直交するトレンチ３６が形成される。層間絶縁膜３５のエッチングは、エッチングストッパ層３４により止められるので、トレンチ３６の底にはエッチングストッパ層３４が露出する。トレンチ３６内に露出したエッチングストッパ層３４を除去して、トレンチ３６内のワード線２１間に半導体基板１０を露出させる（図７〜図９）。

層間絶縁膜３５をマスクにして、トレンチ３６内にリン（Ｐ）あるいは砒素（Ａｓ）のイオン注入を行うことでシリコン基板１０内に拡散ビット線２１１を形成する。トレンチ３６内のシリコン基板１０上には、ワード線１１およびハードマスク１１１およびサイドウォール１１２が存在するため、それがイオン注入のマスクとなる。本実施の形態では当該イオン注入を、シリコン基板１０に対してトレンチ３６のラインに沿って傾いた斜め方向から行う。それによりワード線１１下の領域まで不純物イオンが入り込み、拡散ビット線２１１はワード線１１間だけでなく、ワード線１１下の領域にも形成される（図１０〜図１２）。つまり、拡散ビット線２１１は、トレンチ３６と同様のライン形状に形成される。その後、イオン注入した不純物の活性化のためのアニールを行う。

そして、層間絶縁膜３５上に、窒化チタン（ＴｉＮ）等のバリアメタル３７およびタングステン（Ｗ）等の金属をＣＶＤ（Chemical Vapor Deposition）法あるいはスパッタ法により堆積してトレンチ３６を埋め込む。続いてエッチバックあるいはＣＭＰ（Chemical Mechanical Polishing）法により層間絶縁膜３５上面の余剰なバリアメタル３７および金属膜を除去する。その結果、トレンチ３６と同じライン状の金属ビット線２１２が形成される（図１３〜図１５）。

以上の工程により、図１および図２で説明した本実施の形態に係るメモリセルアレイの形成が完了する。この後は、層間絶縁膜３５の上にさらに別の層間絶縁膜を形成して、金属ビット線２１２に接続するためのコンタクトを形成した後、従来の半導体記憶装置の製法と同様の工程により必要な配線等を形成する。

一般的に、半導体記憶装置は半導体基板上のメモリセルアレイとは別の領域に周辺回路を備えており、メモリセルアレイの形成工程に並行して周辺回路の形成も行われる。本実施の形態に係る半導体記憶装置もシリコン基板１０上に不図示の周辺回路を有するものが想定される。但し、当該周辺回路の構造および製造方法は、例えば上記非特許文献１に開示されているような従来ものと同一であればよく、本発明の主旨との関連は薄いため本明細書ではその説明を省略している。

以上の説明において、ワード線１１の構造はポリシリコン層１１ａとシリサイド層１１ｂとの２層構造としたが、例えば金属とポリシリコンの２層構造や、金属のみの単層構造などであってもよい。また、ハードマスク１１１、サイドウォール１１２およびエッチングストッパ層３４は全てシリコン窒化膜として説明したが、層間絶縁膜３５（シリコン酸化膜）とのエッチング選択性を有する他の絶縁膜、例えばシリコン酸窒化膜（ＳｉＯＮ）等であってもよい。また、層間絶縁膜３５の材料も、ハードマスク１１１、サイドウォール１１２およびエッチングストッパ層３４とのエッチング選択比が高いものであればシリコン酸化膜以外の絶縁膜であってもよい。さらに、金属ビット線２１２の材料もタングステンに限られず、ダマシンプロセスによる配線形成に適用可能な材料であれば例えば銅など他の材料であってもよい。

＜実施の形態２＞
実施の形態１では、拡散ビット線２１１は、金属ビット線２１２の下方にライン状に形成された。それに対し実施の形態２では、拡散ビット線２１１は、金属ビット線２１２の下方に、ワード線１１の下で途切れた不連続状（即ち破線状）に形成される。それを除いては、実施の形態１と同様の構成である。

本実施の形態に係る半導体記憶装置の製造方法は、実施の形態１で図１０〜図１２に示した拡散ビット線２１１の形成工程において、拡散ビット線２１１形成のためのイオン注入をシリコン基板１０表面に対して垂直方向から行う（図１６）。注入されたイオンはワード線１１の真下の領域にまで達せず、拡散ビット線２１１はワード線１１下の領域には殆ど形成されない。つまり、実施の形態１では拡散ビット線２１１はトレンチ３６と同様のライン状に形成されたが、実施の形態２では拡散ビット線２１１はワード線１１の下で途切れた不連続状（破線状）に形成される。その工程を除いては、実施の形態１と同様の製造工程であるので説明は省略する。

その結果、本実施の形態に係るメモリセルの構成は、図１７および図１８のようになる。図１７はビット線２１形成領域のビット線２１の長さ方向に沿った断面図（図１のＡ−Ａ線に沿った断面図）、図１８はワード線１１形成領域のワード線１１の長さ方向に沿った断面図（Ｂ−Ｂ線に沿った断面図）である。これらの図のように拡散ビット線２１１は、ワード線１１の真下には形成されない。拡散ビット線２１１は、金属ビット線２１２の下方にワード線１１の下で途切れた破線状である。

実施の形態１ではワード線１１とビット線２１とが交差する領域の拡散ビット線２１１は、メモリトランジスタのソース／ドレインとなる。本実施の形態では、その領域に拡散ビット線２１１が形成されない。但し、メモリトランジスタの動作時にはゲート電極であるワード線１１は高電位になり当該領域には反転層が形成され、それがソース／ドレインとして機能する。

本実施の形態によれば、実施の形態１よりも拡散ビット線２１１形成のためのイオン注入の注入エネルギーを小さくできるため、メモリトランジスタにおけるパンチスルーの発生を抑制できる。さらに、メモリトランジスタのソース／ドレインは、動作時に形成される反転層であるので、ソース／ドレイン領域における接合深さは浅くなる。よって、メモリセルのサイズ縮小に寄与できる。

＜実施の形態３＞
実施の形態３に係る半導体記憶装置のメモリセルアレイは、実施の形態１のメモリセルアレイにおいて、ライン状の拡散ビット線２１１の上部に、同じくライン状に形成された第３の絶縁膜（拡散ビット線上絶縁膜）を有するものである。それを除いては、図１および図２に示したものと同様の構成である。本実施の形態でも金属ビット線２１２はワード線１１間で拡散ビット線２１１に接続する。そのため金属ビット線２１２は、ワード線１１間で第３の絶縁膜をを突き抜けた構造になる（後で示す図３２〜図３４を参照）。

図１９〜図３４は、本実施の形態に係る半導体記憶装置の製造工程を示す図である。図２０，図２２，図２４，図２６，図２８，図２９，図３２はビット線２１形成領域のビット線２１の長さ方向に沿った断面図（図１のＡ−Ａ線に沿った断面図）である。図１９，図２１，図２３，図２５，図２７，図３０，図３３はワード線１１形成領域のワード線１１の長さ方向に沿った断面図（Ｂ−Ｂ線に沿った断面図）である。図３１，図３４はワード線１１間領域のワード線１１の長さ方向に沿った断面図（Ｃ−Ｃ線に沿った断面図）である。以下、これらの図に基づいて、本実施の形態に係る半導体記憶装置の製造方法を説明する。

まず、シリコン基板１０上にＯＮＯ膜３０を形成し、その上にフォトレジスト４０を形成する。フォトレジスト４０に対して露光・現像処理を行い、拡散ビット線２１１の形成領域の位置に対応した複数のライン状の開口を形成する。そして、当該フォトレジスト４０をマスクにしたエッチングにより、ＯＮＯ膜３０をライン状に除去する。つまり、拡散ビット線２１１の形成領域上のＯＮＯ膜３０が除去される（図１９）。続いて、フォトレジスト４０をマスクにしてリン（Ｐ）あるいは砒素（Ａｓ）をイオン注入することにより、シリコン基板１０内にライン状の拡散ビット線２１１を形成する（図２０，図２１）。

シリコン基板１０のＯＮＯ膜３０で覆われていない部分を選択的に酸化することで、拡散ビット線２１１上部に、第３絶縁膜（拡散ビット線上絶縁膜）であるライン状のＬＯＣＯＳ膜４１を形成する（図２２，図２３）。ＬＯＣＯＳ膜４１は、例えば素子分離に使用されるものよりも薄いものである。このＬＯＣＯＳ膜４１形成工程おける熱処理の際、拡散ビット線２１１を形成するために注入した不純物イオンの拡散が促進される。次いでポリシリコン３１を堆積してその上部に例えばＷＳｉ₂等のシリサイド３２を形成し、その上にシリコン窒化膜３３を堆積する（図２４，図２５）。

そして、ＯＮＯ膜３０、ポリシリコン３１、シリサイド３２およびシリコン窒化膜３３を、複数のライン状のワード線１１のパターンにパターニングする。その結果、ゲート絶縁膜１１０（以下「ＯＮＯ膜１１０」）およびＬＯＣＯＳ膜４１の上に、上面にシリコン窒化膜の第１絶縁膜としてのハードマスク１１１を有するポリシリコン層１１ａとシリサイド層１１ｂとから成るワード線１１が形成される。ワード線１１側面には、熱酸化膜１１３を形成した後に第２絶縁膜としてのサイドウォール１１２を形成する（図２６，図２７）。そしてその上に、シリコン窒化膜のエッチングストッパ層３４およびシリコン酸化膜の層間絶縁膜３５を堆積する（図２８）。

層間絶縁膜３５に対し、ビット線２１を形成しようとする領域にトレンチ３６を形成する。ビット線２１とワード線１１とは直交するので、トレンチ３６はワード線１１に直交するように形成される。続いて、トレンチ３６内のエッチングストッパ層３４とＬＯＣＯＳ膜４１をエッチングして、トレンチ３６内のワード線２１間に半導体基板１０（拡散ビット線２１１）を露出させる（図２９〜図３１）。

そして、層間絶縁膜３５上に、ＴｉＮ等のバリアメタル３７およびタングステン（Ｗ）等の金属をＣＶＤ法あるいはスパッタ法により堆積してトレンチ３６を埋め込む。続いてエッチバックあるいはＣＭＰ法により層間絶縁膜３５上面の余剰なバリアメタル３７および金属膜を除去する。その結果、トレンチ３６と同じライン状の金属ビット線２１２が形成される（図３２〜図３４）。図３４に示すように、金属ビット線２１２はワード線１１間でビット線上絶縁膜を突き抜けて拡散ビット線２１１に接続する。

以上の工程により、本実施の形態に係るメモリセルアレイの形成が完了する。この後は、層間絶縁膜３５の上にさらに別の層間絶縁膜を形成して、金属ビット線２１２に接続するためのコンタクトを形成した後、従来の半導体記憶装置の製法と同様の工程により必要な配線等を形成する。

本実施の形態によれば、ワード線１１の形成の前に拡散ビット線２１１の形成のためのイオン注入が行われるので、当該イオン注入の際にワード線１１はマスクとならない。よって、拡散ビット線２１１の長さ方向に不純物濃度が一様な拡散ビット線２１１が形成される。また、拡散ビット線２１１形成後に行われるＬＯＣＯＳ膜４１形成工程おける熱処理により、拡散ビット線２１１の不純物イオンは熱拡散するので、拡散ビット線２１１内の不純物濃度プロファイルは実施の形態１に比べて急峻ではなくなる。よって、メモリセル（メモリトランジスタ）の安定した動作が可能になり、動作信頼性が向上する。

＜実施の形態４＞
実施の形態４に係る半導体記憶装置のメモリセルアレイは、実施の形態３のメモリセルアレイにおいて、拡散ビット線２１１の幅が、第３の絶縁膜（拡散ビット線上絶縁膜）であるＬＯＣＯＳ膜４１の幅よりも狭い構造を有するものである。（後で示す図４２〜図４４を参照）。

図３５〜図４４は、本実施の形態に係る半導体記憶装置の製造工程を示す図である。図２０，図３５，図３７〜図３９，図４２はビット線２１形成領域のビット線２１の長さ方向に沿った断面図（図１のＡ−Ａ線に沿った断面図）である。図３６，図４０，図４３はワード線１１形成領域のワード線１１の長さ方向に沿った断面図（Ｂ−Ｂ線に沿った断面図）である。図４１，図４４はワード線１１間領域のワード線１１の長さ方向に沿った断面図（Ｃ−Ｃ線に沿った断面図）である。以下、これらの図に基づいて、本実施の形態に係る半導体記憶装置の製造方法について説明する。

まず、実施の形態３と同様に、シリコン基板１０上にＯＮＯ膜３０を形成し、拡散ビット線２１１の形成領域上のＯＮＯ膜３０を除去する。続いてイオン注入を行うことなく、シリコン基板１０のＯＮＯ膜３０で覆われていない部分を選択的に酸化することで、第３絶縁膜（拡散ビット線上絶縁膜）であるライン状のＬＯＣＯＳ膜４１を形成する（図３５，図３６）。

次いで、実施の形態３で図２４〜図２７で示した工程と同様にして、ゲート絶縁膜１１０（以下「ＯＮＯ膜１１０」）およびＬＯＣＯＳ膜４１の上に、上面にシリコン窒化膜の第１絶縁膜としてのハードマスク１１１、側面に第２絶縁膜としてのサイドウォール１１２を有するワード線１１を形成する（図３７）。そしてその上に、シリコン窒化膜のエッチングストッパ層３４およびシリコン酸化膜の層間絶縁膜３５を堆積する（図３８）。

層間絶縁膜３５に対し、ビット線２１を形成しようとする領域にトレンチ５６を形成する。このとき、トレンチ５６の幅をＬＯＣＯＳ膜４１の幅よりも狭く形成する。トレンチ５６内のエッチングストッパ層３４とＬＯＣＯＳ膜４１をエッチングして、トレンチ５６内のワード線２１間に半導体基板１０（拡散ビット線２１１）を露出させる。

トレンチ５６が形成された層間絶縁膜３５をマスクにして、トレンチ５６内にリン（Ｐ）あるいは砒素（Ａｓ）のイオン注入を行うことでシリコン基板１０内に拡散ビット線２１１を形成する。実施の形態１と同様にこのイオン注入は、シリコン基板１０に対してトレンチ５６のラインに沿って傾いた斜め方向から行う。それによりワード線１１下の領域まで不純物イオンが入り込み、拡散ビット線２１１はワード線１１間だけでなく、ワード線１１下の領域にも形成される（図３９〜図４１）。つまり、拡散ビット線２１１は、層間絶縁膜３５のトレンチ５６と同様のライン形状に形成される。トレンチ５６の幅はＬＯＣＯＳ膜４１の幅よりも狭いので、図４０および図４１に示すように、拡散ビット線２１１の幅はＬＯＣＯＳ膜４１の幅よりも狭く形成される。

そして、層間絶縁膜３５上に、ＴｉＮ等のバリアメタル３７およびタングステン（Ｗ）等の金属をＣＶＤ法あるいはスパッタ法により堆積してトレンチ５６を埋め込む。続いてエッチバックあるいはＣＭＰ法により層間絶縁膜３５上面の余剰なバリアメタル３７および金属膜を除去する。その結果、トレンチ５６と同じライン状の金属ビット線２１２が形成される（図４２〜図４４）。図４４に示すように、金属ビット線２１２はワード線１１間でビット線上絶縁膜を突き抜けて拡散ビット線２１１に接続する。

本実施の形態によれば、図３３と図４３とを比較して分かるように、拡散ビット線２１１の幅はＬＯＣＯＳ膜４１よりも狭く、拡散ビット線２１１の端部はＬＯＣＯＳ膜４１の横方向にはみ出ない。よって、実施の形態１に比べメモリトランジスタのソース／ドレイン端部での電界集中が弱められる。それによりメモリセル（メモリトランジスタ）の安定した動作が可能になり、動作信頼性が向上する。また、実施の形態３とは異なり、拡散ビット線２１１と金属ビット線２１２との位置合わせが不要であるので、位置合わせずれを考慮したマージンが必要がなく、メモリセルの高集積化に寄与できる。

＜実施の形態５＞
実施の形態４では、拡散ビット線２１１は、金属ビット線２１２の下方にライン状に形成された。それに対し実施の形態５では、拡散ビット線２１１は、金属ビット線２１２の下方に、ワード線途切れた不連続状（即ち破線状）に形成される。

本実施の形態に係る半導体記憶装置の製造方法は、実施の形態４で図３９〜図４１に示した拡散ビット線２１１の形成工程において、拡散ビット線２１１形成のためのイオン注入をシリコン基板１０表面に対して垂直方向から行う（図４５）。注入されたイオンはワード線１１の真下の領域にまで達せず、拡散ビット線２１１はワード線１１下の領域には殆ど形成されない。つまり、実施の形態４では拡散ビット線２１１はトレンチ３６と同様のライン状に形成されたが、実施の形態５では拡散ビット線２１１はワード線１１の下で途切れた不連続状（破線状）に形成される。その工程を除いては、実施の形態４と同様の製造工程であるので説明は省略する。

その結果、本実施の形態に係るメモリセルの構成は、図４６および図４７のようになる。図４６はビット線２１形成領域のビット線２１の長さ方向に沿った断面図（図１のＡ−Ａ線に沿った断面図）、図４７はワード線１１形成領域のワード線１１の長さ方向に沿った断面図（Ｂ−Ｂ線に沿った断面図）である。これらの図のように拡散ビット線２１１は、ワード線１１の真下には形成されない。拡散ビット線２１１は、金属ビット線２１２の下方にワード線１１の下で途切れた破線状である。

実施の形態２と同様に、メモリトランジスタのソースドレインとなるべき領域に拡散ビット線２１１が形成されないが、メモリトランジスタの動作時にはゲート電極であるワード線１１は高電位になり当該領域には反転層が形成され、それがソース／ドレインとして機能する。そのため本実施の形態のＬＯＣＯＳ膜４１はワード線１１の高電によってＬＯＣＯＳ膜４１下に反転層が形成される程度の薄さで形成する必要がある。

本実施の形態によれば、実施の形態４よりも拡散ビット線２１１形成のためのイオン注入の注入エネルギーを小さくできるため、メモリトランジスタにおけるパンチスルーの発生を抑制できる。さらに、メモリトランジスタのソース／ドレインは、動作時に形成される反転層であるので、ソース／ドレイン領域における接合深さは浅くなる。よって、メモリセルのサイズ縮小に寄与できる。

実施の形態１に係る半導体記憶装置の構成を示す図である。実施の形態１に係る半導体記憶装置の構成を示す図である。実施の形態１に係る半導体記憶装置の製造工程図である。実施の形態１に係る半導体記憶装置の製造工程図である。実施の形態１に係る半導体記憶装置の製造工程図である。実施の形態１に係る半導体記憶装置の製造工程図である。実施の形態１に係る半導体記憶装置の製造工程図である。実施の形態１に係る半導体記憶装置の製造工程図である。実施の形態１に係る半導体記憶装置の製造工程図である。実施の形態１に係る半導体記憶装置の製造工程図である。実施の形態１に係る半導体記憶装置の製造工程図である。実施の形態１に係る半導体記憶装置の製造工程図である。実施の形態１に係る半導体記憶装置の製造工程図である。実施の形態１に係る半導体記憶装置の製造工程図である。実施の形態１に係る半導体記憶装置の製造工程図である。実施の形態２に係る半導体記憶装置の製造工程図である。実施の形態２に係る半導体記憶装置の構成を示す図である。実施の形態２に係る半導体記憶装置の構成を示す図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態３に係る半導体記憶装置の製造工程図である。実施の形態４に係る半導体記憶装置の製造工程図である。実施の形態４に係る半導体記憶装置の製造工程図である。実施の形態４に係る半導体記憶装置の製造工程図である。実施の形態４に係る半導体記憶装置の製造工程図である。実施の形態４に係る半導体記憶装置の製造工程図である。実施の形態４に係る半導体記憶装置の製造工程図である。実施の形態４に係る半導体記憶装置の製造工程図である。実施の形態４に係る半導体記憶装置の製造工程図である。実施の形態４に係る半導体記憶装置の製造工程図である。実施の形態４に係る半導体記憶装置の製造工程図である。実施の形態５に係る半導体記憶装置の製造工程図である。実施の形態５に係る半導体記憶装置の製造工程図である。実施の形態５に係る半導体記憶装置の製造工程図である。

符号の説明

１０シリコン基板、１１ワード線、１１ａポリシリコン層、１１ｂシリサイド層、２１ビット線、３０ＯＮＯ膜、３４エッチングストッパ層、３５層間絶縁膜、３６，４６，５６トレンチ、３７バリアメタル、４０フォトレジスト、４１ＬＯＣＯＳ膜、１１０ゲート絶縁膜（ＯＮＯ膜）、１１１ハードマスク、１１２サイドウォール、１１３熱酸化膜、２１１拡散ビット線、２１２金属ビット線。

Claims

半導体基板上に形成された複数のライン状のワード線と、
前記ワード線に直交する複数のライン状のビット線と、
前記半導体基板の前記ビット線間に形成され、前記ワード線をゲート電極とするメモリトランジスタと、
前記メモリトランジスタ上に形成された層間絶縁膜とを備え、
前記ビット線の各々は、
前記半導体基板内に形成された拡散ビット線と、
前記層間絶縁膜にライン状に埋め込み形成され、前記ワード線間で前記拡散ビット線に接続した金属ビット線とから成る
ことを特徴とする半導体記憶装置。
請求項１に記載の半導体記憶装置であって、
前記メモリトランジスタにおいて、前記ゲート電極下のゲート絶縁膜は、ＯＮＯ（Oxide Nitride Oxide ）膜である
ことを特徴とする半導体記憶装置。
請求項１または請求項２に記載の半導体記憶装置であって、
前記拡散ビット線は、前記金属ビット線下方にライン状に形成されている
ことを特徴とする半導体記憶装置。
請求項１または請求項２に記載の半導体記憶装置であって、
前記拡散ビット線は、前記金属ビット線下方に、前記ワード線の下で途切れた破線状に形成されている
ことを特徴とする半導体記憶装置。
請求項１から請求項４のいずれかに記載の半導体記憶装置であって、
前記拡散ビット線上部にライン状に形成された拡散ビット線上絶縁膜をさらに有し、
前記金属ビット線は、前記ワード線間で前記拡散ビット線上絶縁膜を突き抜けて前記拡散ビット線に接続している
ことを特徴とする半導体記憶装置。
請求項５に記載の半導体記憶装置であって、
前記拡散ビット線の幅は、前記拡散ビット線上絶縁膜の幅よりも狭い
ことを特徴とする半導体記憶装置。
（ａ）半導体基板上に、下面にゲート絶縁膜、上面に第１絶縁膜、側面に第２絶縁膜を有する複数のライン状のワード線を形成する工程と、
（ｂ）前記ワード線上に層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜に前記ワード線に直交するライン状のトレンチを形成して、前記トレンチ内に前記ワード線間の前記半導体基板を露出させる工程と、
（ｄ）前記トレンチ内に、イオン注入を行うことで、前記半導体基板内に拡散ビット線を形成する工程と、
（ｅ）前記トレンチを所定の金属で埋め込むことで、前記トレンチ内にライン状の金属ビット線を形成する工程とを備える
ことを特徴とする半導体記憶装置の製造方法。
請求項７に記載の半導体記憶装置の製造方法であって、
前記ゲート絶縁膜は、ＯＮＯ膜である
ことを特徴とする半導体記憶装置の製造方法。
請求項７または請求項８に記載の半導体記憶装置の製造方法であって、
前記イオン注入は、前記トレンチのラインに沿って傾いた前記半導体基板に対して斜め方向から行われる
ことを特徴とする半導体記憶装置の製造方法。
請求項７または請求項８に記載の半導体記憶装置の製造方法であって、
前記イオン注入は、前記半導体基板に対して垂直方向から行われる
ことを特徴とする半導体記憶装置の製造方法。
（ａ）半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に複数のライン状の開口を有するレジストを形成する工程と、
（ｂ）前記レジストをマスクにしたエッチングにより、前記ゲート絶縁膜をライン状に除去する工程と、
（ｃ）前記レジストをマスクにしたイオン注入により、半導体基板内にライン状の拡散ビット線を形成する工程と、
（ｄ）前記拡散ビット線上部に、ライン状の第３絶縁膜を形成する工程と、
（ｅ）前記ゲート絶縁膜および前記第３絶縁膜の上に、前記拡散ビット線に直交し、上面に第１絶縁膜、側面に第２絶縁膜を有する複数のライン状のワード線を形成する工程と、
（ｆ）前記ワード線上に層間絶縁膜を形成する工程と、
（ｇ）前記層間絶縁膜の前記拡散ビット線の上方にライン状のトレンチを形成し、前記トレンチ内の前記ワード線間の前記第３絶縁膜を除去して前記拡散ビット線を露出させる工程と、
（ｈ）前記トレンチを所定の金属で埋め込むことで、前記トレンチ内にライン状の金属ビット線を形成する工程とを備える
ことを特徴とする半導体記憶装置の製造方法。
請求項１１に記載の半導体記憶装置の製造方法であって、
前記ゲート絶縁膜は、ＯＮＯ膜である
ことを特徴とする半導体記憶装置の製造方法。
（ａ）半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜上に複数のライン状の開口を有するレジストを形成する工程と、
（ｂ）前記レジストをマスクにしたエッチングにより、前記ゲート絶縁膜をライン状に除去する工程と、
（ｃ）前記半導体基板上部の、前記工程（ｂ）で前記ゲート絶縁膜が除去された領域に、ライン状の第３絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜および前記第３絶縁膜の上に、前記第３絶縁膜に直交し、上面に第１絶縁膜、側面に第２絶縁膜を有する複数のライン状のワード線を形成する工程と、（ｅ）前記ワード線上に層間絶縁膜を形成する工程と、
（ｆ）前記層間絶縁膜の前記第３絶縁膜上方に、前記拡散ビット線上絶縁膜よりも狭い幅のライン状のトレンチを形成し、前記トレンチ内の前記ワード線間の前記第３絶縁膜を除去して前記半導体基板を露出させる工程と、
（ｇ）前記トレンチ内にイオン注入を行うことで、前記半導体基板内に拡散ビット線を形成する工程と、
（ｈ）前記トレンチを所定の金属で埋め込むことで、前記トレンチ内にライン状の金属ビット線を形成する工程とを備える
ことを特徴とする半導体記憶装置の製造方法。
請求項１３に記載の半導体記憶装置の製造方法であって、
前記ゲート絶縁膜は、ＯＮＯ膜である
ことを特徴とする半導体記憶装置の製造方法。
請求項１３または請求項１４に記載の半導体記憶装置の製造方法であって、
前記イオン注入は、前記トレンチのラインに沿って傾いた前記半導体基板に対して斜め方向から行われる
ことを特徴とする半導体記憶装置の製造方法。
請求項１３または請求項１４に記載の半導体記憶装置の製造方法であって、
前記イオン注入は、前記半導体基板に対して垂直方向から行われる
ことを特徴とする半導体記憶装置の製造方法。