JP2001325793A - 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法 - Google Patents
不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法Info
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 特に単ゲート型のフラッシュメモリ等、不揮
発性半導体メモリの書き込み信頼性向上を、メモリセル
アレイの基本構成を代えずに実現することを課題とし、 【解決手段】 半導体基板上の薄い電荷トラップ層を介
して設けられたゲート電極からなる例えば単ゲート型メ
モリセルを有するフラッシュメモリにおいて、前記メモ
リセルに対してデータ書込み後、前記電荷トラップ層か
ら電子を一部排除するよう前記メモリセルに対して短パ
ルスを加えることを特徴とする不揮発性半導体メモリ。
発性半導体メモリの書き込み信頼性向上を、メモリセル
アレイの基本構成を代えずに実現することを課題とし、 【解決手段】 半導体基板上の薄い電荷トラップ層を介
して設けられたゲート電極からなる例えば単ゲート型メ
モリセルを有するフラッシュメモリにおいて、前記メモ
リセルに対してデータ書込み後、前記電荷トラップ層か
ら電子を一部排除するよう前記メモリセルに対して短パ
ルスを加えることを特徴とする不揮発性半導体メモリ。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭ（電
気的消去・書き換え可能な不揮発性メモリ）やフラッシ
ュメモリ（一括的に電気的消去可能なＥＥＰＲＯＭ）な
どの不揮発性メモリのデータ保持の改良技術に関する。
詳しくは、電荷蓄積可能な絶縁膜材料を用いてゲート絶
縁膜を構成したＥＥＰＲＯＭやフラッシュメモリに採用
して、一度書き込んだデータを安易に劣化させることな
く、高い読み出し特性を保持するための改良技術に関す
る。
気的消去・書き換え可能な不揮発性メモリ）やフラッシ
ュメモリ（一括的に電気的消去可能なＥＥＰＲＯＭ）な
どの不揮発性メモリのデータ保持の改良技術に関する。
詳しくは、電荷蓄積可能な絶縁膜材料を用いてゲート絶
縁膜を構成したＥＥＰＲＯＭやフラッシュメモリに採用
して、一度書き込んだデータを安易に劣化させることな
く、高い読み出し特性を保持するための改良技術に関す
る。
【０００２】
【従来の技術】ＥＥＰＲＯＭ（電気的消去・書き換え可
能な不揮発性メモリ）やフラッシュメモリ（一括的に電
気的消去可能なＥＥＰＲＯＭ）などの不揮発性メモリに
用いるメモリセルは、過去の技術によれば、互いに薄い
絶縁膜を挟んで重ねて設けられる浮遊ゲート電極と制御
ゲート電極とからなる二重ゲート構造によって構成され
るのが一般であったが、最近、このような二重ゲート構
造の複雑な製造プロセスが微細化の障害として顕著にな
ってきて、新たに、ゲート構造を単ゲート化できる技術
が注目されている。
能な不揮発性メモリ）やフラッシュメモリ（一括的に電
気的消去可能なＥＥＰＲＯＭ）などの不揮発性メモリに
用いるメモリセルは、過去の技術によれば、互いに薄い
絶縁膜を挟んで重ねて設けられる浮遊ゲート電極と制御
ゲート電極とからなる二重ゲート構造によって構成され
るのが一般であったが、最近、このような二重ゲート構
造の複雑な製造プロセスが微細化の障害として顕著にな
ってきて、新たに、ゲート構造を単ゲート化できる技術
が注目されている。
【０００３】このような単ゲート型の不揮発性メモリの
場合には、シリコン基板とゲート電極との間に被膜され
るゲート絶縁膜として電荷蓄積可能な材料、例えば窒化
膜系の材料を採用し、電荷の蓄積は浮遊ゲートにて行う
のに代えて、この電荷蓄積可能なゲート絶縁膜に捕捉す
ることによって行う。このような単ゲート型不揮発性半
導体メモリの例として、ＳＯＮＯＳ型メモリがある。Ｓ
ＯＮＯＳ型メモリは、ゲート絶縁膜として、シリコン酸
化膜（ＳｉＯ），シリコン窒化膜（ＳｉＮ），シリコン
酸化膜（ＳｉＯ）の積層構造を有し、シリコン窒化膜
（ＳｉＮ）に電荷を出し入れすることで記録を行うもの
である。（シリコン酸化膜（ＳｉＯ）のうち、シリコン
基板に近い方を第１ゲート酸化膜、ゲート電極に近い方
を第２ゲート酸化膜と呼ぶことにする。） このようなＳＯＮＯＳ型のメモリセルに対し、一般的に
は、ソースとドレインとを並列に接続したセル配置がと
られる。これは、隣接する複数のメモリセルのソース、
ドレインをそれぞれ並列に接続して列を形成し、１つの
列を１つのビット線とするものである。ビット線は選択
ゲートを介してセンスアンプに接続される。列方向に隣
接するメモリセルのゲートは単一の導線で結ばれ、ワー
ド線となる。
場合には、シリコン基板とゲート電極との間に被膜され
るゲート絶縁膜として電荷蓄積可能な材料、例えば窒化
膜系の材料を採用し、電荷の蓄積は浮遊ゲートにて行う
のに代えて、この電荷蓄積可能なゲート絶縁膜に捕捉す
ることによって行う。このような単ゲート型不揮発性半
導体メモリの例として、ＳＯＮＯＳ型メモリがある。Ｓ
ＯＮＯＳ型メモリは、ゲート絶縁膜として、シリコン酸
化膜（ＳｉＯ），シリコン窒化膜（ＳｉＮ），シリコン
酸化膜（ＳｉＯ）の積層構造を有し、シリコン窒化膜
（ＳｉＮ）に電荷を出し入れすることで記録を行うもの
である。（シリコン酸化膜（ＳｉＯ）のうち、シリコン
基板に近い方を第１ゲート酸化膜、ゲート電極に近い方
を第２ゲート酸化膜と呼ぶことにする。） このようなＳＯＮＯＳ型のメモリセルに対し、一般的に
は、ソースとドレインとを並列に接続したセル配置がと
られる。これは、隣接する複数のメモリセルのソース、
ドレインをそれぞれ並列に接続して列を形成し、１つの
列を１つのビット線とするものである。ビット線は選択
ゲートを介してセンスアンプに接続される。列方向に隣
接するメモリセルのゲートは単一の導線で結ばれ、ワー
ド線となる。
【０００４】上記のＳＯＮＯＳ型メモリセルの不揮発性
半導体メモリとしての動作は、次の通りである。 ［データ書込動作］データ書き込みの動作は、選択した
セルのドレインに接続されたビット線に書き込み電位Vd
p（=5V程度）を印加し、ソースに接続されたビット線に
0Vを与え、ワード線にVwp（=10V程度）を印加すること
で行う。このとき、非選択セルのビット線とワード線は
浮遊させておき、書き込みを回避する。上記のデータ書
き込み動作が行われたとき、選択されたセルにおいて、
ドレイン近傍でホットな電子が発生する。ホットな電子
は第１ゲート酸化膜の障壁を超えて、ドレインに近い窒
化膜中にトラップされる。これにより、選択されたセル
のしきい値電圧が正方向にシフトする。この状態を
“０”とする。 ［データ消去動作］データ消去動作は、選択されたブロ
ックのすべてのメモリセルに対して行う。データ消去動
作は、選択されたブロックのワード線すべてにVwe（=−
3V程度）を印加し、ビット線すべてをVbe（=7V程度）に
することで行う。これにより、窒化膜中にトラップされ
ていた電子が排除され、しきい値電圧が負方向にシフト
する。この状態を“１”とする。 ［データ読出動作］データの読み出し動作は、選択され
たメモリセルにつながるワード線にVwr（=4V程度）を印
加し、ドレインに接続されたビット線に読み出し電位Vb
r（=1V程度）を印加し、ソースに接続されたビット線に
0Vを与えることで行う。ただし、読み出し動作における
ドレインとソースの関係は、データ書き込み動作におけ
る関係と反転させる。これは、データ書き込みの際にド
レインとした拡散層の近傍に、電子がトラップされてい
る為である。すなわちドレインとソースを反転させた方
が、しきい値のシフトが大きくとれるためである。デー
タの読み出しは、選択メモリセルに流れる電流の絶対値
で判定する。 ［データベリファイ動作］ベリファイ（検証動作）書き
込みの場合は、上記の書き込み動作を行った後、検証動
作を行い書き込みが十分であるかどうか確認するために
行われる。書き込みが不十分であれば、そのセルに対
し、再び書き込み動作を行う。検証動作と書き込み動作
は、すべてのデータが書き込まれるまで繰り返される。
ベリファイ（検証動作）消去の場合は、上記消去動作の
後に検証動作を行い、消去が不十分な場合は、再び消去
動作を行う。これらの動作は消去が十分に行われるまで
行われる。
半導体メモリとしての動作は、次の通りである。 ［データ書込動作］データ書き込みの動作は、選択した
セルのドレインに接続されたビット線に書き込み電位Vd
p（=5V程度）を印加し、ソースに接続されたビット線に
0Vを与え、ワード線にVwp（=10V程度）を印加すること
で行う。このとき、非選択セルのビット線とワード線は
浮遊させておき、書き込みを回避する。上記のデータ書
き込み動作が行われたとき、選択されたセルにおいて、
ドレイン近傍でホットな電子が発生する。ホットな電子
は第１ゲート酸化膜の障壁を超えて、ドレインに近い窒
化膜中にトラップされる。これにより、選択されたセル
のしきい値電圧が正方向にシフトする。この状態を
“０”とする。 ［データ消去動作］データ消去動作は、選択されたブロ
ックのすべてのメモリセルに対して行う。データ消去動
作は、選択されたブロックのワード線すべてにVwe（=−
3V程度）を印加し、ビット線すべてをVbe（=7V程度）に
することで行う。これにより、窒化膜中にトラップされ
ていた電子が排除され、しきい値電圧が負方向にシフト
する。この状態を“１”とする。 ［データ読出動作］データの読み出し動作は、選択され
たメモリセルにつながるワード線にVwr（=4V程度）を印
加し、ドレインに接続されたビット線に読み出し電位Vb
r（=1V程度）を印加し、ソースに接続されたビット線に
0Vを与えることで行う。ただし、読み出し動作における
ドレインとソースの関係は、データ書き込み動作におけ
る関係と反転させる。これは、データ書き込みの際にド
レインとした拡散層の近傍に、電子がトラップされてい
る為である。すなわちドレインとソースを反転させた方
が、しきい値のシフトが大きくとれるためである。デー
タの読み出しは、選択メモリセルに流れる電流の絶対値
で判定する。 ［データベリファイ動作］ベリファイ（検証動作）書き
込みの場合は、上記の書き込み動作を行った後、検証動
作を行い書き込みが十分であるかどうか確認するために
行われる。書き込みが不十分であれば、そのセルに対
し、再び書き込み動作を行う。検証動作と書き込み動作
は、すべてのデータが書き込まれるまで繰り返される。
ベリファイ（検証動作）消去の場合は、上記消去動作の
後に検証動作を行い、消去が不十分な場合は、再び消去
動作を行う。これらの動作は消去が十分に行われるまで
行われる。
【０００５】ＳＯＮＯＳ型のメモリセルは、浮遊ゲート
型のメモリセルとは違い、絶縁膜に電子をトラップさせ
るという特徴をもつ。トラップされる電荷の密度は2.0
×101 2cm-2 〜 1.0×1013cm-2程度と概算されている。
これは、劣化した場合の、基板とゲート第一酸化膜の界
面における界面準位密度に近い値である。従って、ＳＯ
ＮＯＳ型のメモリセルにおいて、第１ゲート酸化膜中、
あるいは、これと基板との界面にあるトラップサイトの
密度は、窒化膜中のトラップサイトと比することが出来
るため、トランジスタ特性に大きな影響を及ぼす。上記
のような書き込み・消去特性を繰り返すと、第１ゲート
酸化膜および界面が劣化し、余分なトラップサイトを増
加させることとなりうる。すなわち動作をさせるうち
に、メモリセルの特性、特に読み出し特性が初期特性か
らずれる、という問題があった。
型のメモリセルとは違い、絶縁膜に電子をトラップさせ
るという特徴をもつ。トラップされる電荷の密度は2.0
×101 2cm-2 〜 1.0×1013cm-2程度と概算されている。
これは、劣化した場合の、基板とゲート第一酸化膜の界
面における界面準位密度に近い値である。従って、ＳＯ
ＮＯＳ型のメモリセルにおいて、第１ゲート酸化膜中、
あるいは、これと基板との界面にあるトラップサイトの
密度は、窒化膜中のトラップサイトと比することが出来
るため、トランジスタ特性に大きな影響を及ぼす。上記
のような書き込み・消去特性を繰り返すと、第１ゲート
酸化膜および界面が劣化し、余分なトラップサイトを増
加させることとなりうる。すなわち動作をさせるうち
に、メモリセルの特性、特に読み出し特性が初期特性か
らずれる、という問題があった。
【０００６】これは、ＳＯＮＯＳ型のメモリセルに限ら
ず、シリコン酸化膜よりも電子を捕捉しやすい絶縁膜を
ゲート酸化膜上に有し、それを電子トラップとして利用
するすべてのメモリセルにあてはまる。
ず、シリコン酸化膜よりも電子を捕捉しやすい絶縁膜を
ゲート酸化膜上に有し、それを電子トラップとして利用
するすべてのメモリセルにあてはまる。
【０００７】
【発明が解決しようとする課題】このように、従来のＳ
ＯＮＯＳ型不揮発性メモリセルを始め、ゲート絶縁膜に
電荷捕捉する型のメモリセルでは、データ書き込みや消
去を繰り返すことにより、第１ゲート酸化膜及び界面に
余分なトラップサイトが増加し、メモリセルの読み出し
特性が著しく劣化するという問題が見いだされた。図１
参照。
ＯＮＯＳ型不揮発性メモリセルを始め、ゲート絶縁膜に
電荷捕捉する型のメモリセルでは、データ書き込みや消
去を繰り返すことにより、第１ゲート酸化膜及び界面に
余分なトラップサイトが増加し、メモリセルの読み出し
特性が著しく劣化するという問題が見いだされた。図１
参照。
【０００８】図１は、従来のＳＯＮＯＳ型不揮発性メモ
リの読出特性を示すグラフ（その１）であり、横軸にゲ
ート電圧（Ｖｇ），縦軸にドレイン電流（Ｉｄ）を取っ
て、使用開始の状態（初期状態）における特性（図中、
白抜き角形の点）と、一万回のデータ書き込み，消去を
繰り返す動作（「サイクリング」動作）の後の特性（図
中、黒丸の点）とを対比して同一グラフ上に示したもの
である。図１から明らかなように、初期状態において、
ゲート電圧（Ｖｇ）の値を上げてゆくと、ドレイン電流
（Ｉｄ）はある部分で急峻に応答しており、メモリセル
の「カットオフ特性」と呼ばれる応答特性が見て取れ
る。しかしながら、一万回のサイクリング動作の後に
は、この急峻なカットオフ特性は明らかに劣化してい
る。すなわち、一万回のサイクリング動作後には、ゲー
ト電圧（Ｖｇ）の値が上昇してもドレイン電流（Ｉｄ）
は漸次上昇を続けるだけで、ゲート電圧（Ｖｇ）の一定
値から急峻に立ち上がる様子は見られない。図２参照。
リの読出特性を示すグラフ（その１）であり、横軸にゲ
ート電圧（Ｖｇ），縦軸にドレイン電流（Ｉｄ）を取っ
て、使用開始の状態（初期状態）における特性（図中、
白抜き角形の点）と、一万回のデータ書き込み，消去を
繰り返す動作（「サイクリング」動作）の後の特性（図
中、黒丸の点）とを対比して同一グラフ上に示したもの
である。図１から明らかなように、初期状態において、
ゲート電圧（Ｖｇ）の値を上げてゆくと、ドレイン電流
（Ｉｄ）はある部分で急峻に応答しており、メモリセル
の「カットオフ特性」と呼ばれる応答特性が見て取れ
る。しかしながら、一万回のサイクリング動作の後に
は、この急峻なカットオフ特性は明らかに劣化してい
る。すなわち、一万回のサイクリング動作後には、ゲー
ト電圧（Ｖｇ）の値が上昇してもドレイン電流（Ｉｄ）
は漸次上昇を続けるだけで、ゲート電圧（Ｖｇ）の一定
値から急峻に立ち上がる様子は見られない。図２参照。
【０００９】図２は、従来のＳＯＮＯＳ型不揮発性メモ
リの読出特性を示すグラフ（その２）であり、図１と同
様に、横軸にゲート電圧，縦軸にドレイン電流を取っ
て、使用開始の状態（劣化前）における特性（図中、実
線）と、一万回のサイクリング動作後（劣化後）の特性
（図中、一点鎖線）とを対比して同一グラフ上模式的に
示したものである。カットオフ特性の劣化は、図２に示
すように、ベリファイ（検証）書き込み時に、電荷の蓄
積が不十分であっても検証を終了してしまうという問題
につながる。すなわち、ドレイン電圧の一定値（基準電
流）に対して、劣化前のように急峻なカットオフ特性が
得られていれば、適正なゲート電圧の書き込みレベルに
達しないものを検出できるが、カットオフ特性が劣化し
た後には、ドレイン電流の基準電流値に対して、ゲート
電圧の値が書き込みレベルに達しなくても、書き込みレ
ベルに達したものと誤認してしまうことが起こりうる。
リの読出特性を示すグラフ（その２）であり、図１と同
様に、横軸にゲート電圧，縦軸にドレイン電流を取っ
て、使用開始の状態（劣化前）における特性（図中、実
線）と、一万回のサイクリング動作後（劣化後）の特性
（図中、一点鎖線）とを対比して同一グラフ上模式的に
示したものである。カットオフ特性の劣化は、図２に示
すように、ベリファイ（検証）書き込み時に、電荷の蓄
積が不十分であっても検証を終了してしまうという問題
につながる。すなわち、ドレイン電圧の一定値（基準電
流）に対して、劣化前のように急峻なカットオフ特性が
得られていれば、適正なゲート電圧の書き込みレベルに
達しないものを検出できるが、カットオフ特性が劣化し
た後には、ドレイン電流の基準電流値に対して、ゲート
電圧の値が書き込みレベルに達しなくても、書き込みレ
ベルに達したものと誤認してしまうことが起こりうる。
【００１０】しかしながら、従来より、カットオフ特性
の劣化は、加熱すれば回復可能であることが知られてい
る。図３参照。
の劣化は、加熱すれば回復可能であることが知られてい
る。図３参照。
【００１１】図３は、従来のＳＯＮＯＳ型不揮発性メモ
リの読出特性を示すグラフ（その３）であり、図１，図
２と同様に、横軸にゲート電圧（Ｖｇ），縦軸にドレイ
ン電流（Ｉｄ）を取って、加熱処理前における特性（図
中、実線と白抜き角点）と、加熱処理後における特性
（図中、点線と黒角点）とを対比して同一グラフ上に示
したものである。図３から、加熱処理によってカットオ
フ特性は改善できることが理解できるであろう。すなわ
ち、加熱前にあって相当の回数のサイクリングを経てゲ
ート電圧（Ｖｇ）の変化に対しドレイン電流（Ｉｄ）が
漸増の変化しか示さず、十分にカットオフ特性が劣化し
ていたとしても、加熱した後には、ゲート電圧（Ｖｇ）
の一定値でグラフが変曲し、急峻にドレイン電流（Ｉ
ｄ）が応答する良好なカットオフ特性が回復している様
子が判るであろう。
リの読出特性を示すグラフ（その３）であり、図１，図
２と同様に、横軸にゲート電圧（Ｖｇ），縦軸にドレイ
ン電流（Ｉｄ）を取って、加熱処理前における特性（図
中、実線と白抜き角点）と、加熱処理後における特性
（図中、点線と黒角点）とを対比して同一グラフ上に示
したものである。図３から、加熱処理によってカットオ
フ特性は改善できることが理解できるであろう。すなわ
ち、加熱前にあって相当の回数のサイクリングを経てゲ
ート電圧（Ｖｇ）の変化に対しドレイン電流（Ｉｄ）が
漸増の変化しか示さず、十分にカットオフ特性が劣化し
ていたとしても、加熱した後には、ゲート電圧（Ｖｇ）
の一定値でグラフが変曲し、急峻にドレイン電流（Ｉ
ｄ）が応答する良好なカットオフ特性が回復している様
子が判るであろう。
【００１２】このように、加熱によるカットオフ特性改
善の実験事実が示すことは、カットオフ特性が劣化する
ほど、ベリファイ書込後のしきい値が熱的なストレスに
より負方向にシフトし、消去状態と書込状態のウィンド
ウマージンが狭くなってしまうことである。すなわち、
カットオフ特性の劣化はリテンション特性の劣化という
問題にもつながる。
善の実験事実が示すことは、カットオフ特性が劣化する
ほど、ベリファイ書込後のしきい値が熱的なストレスに
より負方向にシフトし、消去状態と書込状態のウィンド
ウマージンが狭くなってしまうことである。すなわち、
カットオフ特性の劣化はリテンション特性の劣化という
問題にもつながる。
【００１３】従来技術には、上述のように、正しく書き
込まれたか否か正確なデータベリファイが行えないとい
う問題や、データリテンション特性が劣化してしまうと
いう問題があることが明らかとなったもので、本発明
は、かかる問題を解決し、正確なデータベリファイ・良
好なデータリテンションを性能として確保し、データ書
き込みや消去といったデバイス動作により第１ゲート酸
化膜及び界面が劣化しても、常に同一で良好な読み出し
特性を提供することを課題としてなされたものである。
込まれたか否か正確なデータベリファイが行えないとい
う問題や、データリテンション特性が劣化してしまうと
いう問題があることが明らかとなったもので、本発明
は、かかる問題を解決し、正確なデータベリファイ・良
好なデータリテンションを性能として確保し、データ書
き込みや消去といったデバイス動作により第１ゲート酸
化膜及び界面が劣化しても、常に同一で良好な読み出し
特性を提供することを課題としてなされたものである。
【００１４】
【課題を解決するための手段】本発明は、例えば、以下
のような構成によって、上記課題を解決するものであ
る。 （１）半導体基板上に、第１ゲート酸化膜と、シリコン
酸化膜よりも電荷をトラップしやすい絶縁材からなる電
荷トラップ層と、第2ゲート酸化膜とからなるゲート絶
縁膜と、ゲート電極とが順に重ねて形成され、前記電荷
トラップ層と前記半導体基板との間で電荷の移動を生じ
させて、電気的書き換えを可能にしたメモリセルが複数
個マトリクス配置されたメモリセルアレイを有する不揮
発性半導体記憶装置（EEPROM）において、前記メモリセ
ルに対してデータを書き込んだ後に、前記電荷トラップ
層から電子を一部排除するよう動作する不揮発性半導体
記憶装置。 （２）前記（１）記載の不揮発性半導体記憶装置であっ
て、前記ゲート電極にVwp、前記メモリセルのドレイン
にVdpなる電圧を印加して前記メモリセルにデータを書
き込む手段と、前記ゲート絶縁膜にVwe、前記メモリセ
ルのソース乃至ドレインにVbeなる消去電圧をte秒間印
加して前記メモリセルからデータを消去する手段と、前
記データ書き込み動作の後に、前記ゲート絶縁膜にVws
なる電圧、前記ソース乃至ドレインにVbsなる電圧をts
秒間印加し、電子の一部排除動作を行う手段とを、 0≦|Vws|≦|Vwe|，0≦|Vbs|≦|Vbe|，ts≦te の関係を満たして有する不揮発性半導体記憶装置。 （３）前記（２）記載の不揮発性半導体記憶装置であっ
て、前記した電子の一部排除動作を Vbs = Vdp なる電圧の関係をもって行う不揮発性半導体記憶装置。 （４）前記（１）〜（３）記載の不揮発性半導体記憶装
置であって、ベリファイ書き込みを行う際、前記メモリ
セルアレイに対してデータの書き込みを行った後に、前
記電子の一部排除動作及びベリファイ動作を行い、この
操作を十分書き込みが行われるまで繰り返す不揮発性半
導体記憶装置。 （５）半導体基板上に、第１ゲート酸化膜と、シリコン
酸化膜よりも電荷をトラップしやすい絶縁材からなる電
荷トラップ層と、第2ゲート酸化膜とからなるゲート絶
縁膜と、ゲート電極とが順に重ねて形成され、前記電荷
トラップ層と前記半導体基板との間で電荷の移動を生じ
させて、電気的書き換えを可能にしたメモリセルが複数
個マトリクス配置されたメモリセルアレイを有する不揮
発性半導体記憶装置（EEPROM）に対し、前記メモリセル
内に記憶されたデータを消去する電圧と同等の電圧を、
電子の一部排除動作を行うように短時間印加することを
特徴とする不揮発性半導体記憶装置のデータ保持方法。 （６）前記（５）記載の不揮発性半導体記憶装置のデー
タ保持方法であって、前記ゲート電極にVwp、前記メモ
リセルのドレインにVdpなる電圧を印加して前記メモリ
セルにデータを書き込む手段と、前記ゲート絶縁膜にVw
e、前記メモリセルのソース乃至ドレインにVbeなる消去
電圧をte秒間印加して前記メモリセルからデータを消去
する手段と、前記データ書き込み動作の後に、前記ゲー
ト絶縁膜にVwsなる電圧、前記ソース乃至ドレインにVbs
なる電圧をts秒間印加し、電子の一部排除動作を行う手
段とを、 0≦|Vws|≦|Vwe|，0≦|Vbs|≦|Vbe|，ts≦te の関係を満たして有する不揮発性半導体記憶装置のデー
タ保持方法。 （７）前記（６）記載の不揮発性半導体記憶装置のデー
タ保持方法であって、電子の一部排除動作を Vbs = Vdp なる電圧の関係をもって行う不揮発性半導体記憶装置の
データ保持方法。 （８）前記（５）〜（７）記載の不揮発性半導体記憶装
置のデータ保持方法であって、ベリファイ書き込みを行
う際、メモリセルアレイに書き込みを行った後に前記電
子の一部排除動作及び検証動作を行い、この操作を十分
書き込みが行われるまで繰り返す不揮発性半導体記憶装
置のデータ保持方法。
のような構成によって、上記課題を解決するものであ
る。 （１）半導体基板上に、第１ゲート酸化膜と、シリコン
酸化膜よりも電荷をトラップしやすい絶縁材からなる電
荷トラップ層と、第2ゲート酸化膜とからなるゲート絶
縁膜と、ゲート電極とが順に重ねて形成され、前記電荷
トラップ層と前記半導体基板との間で電荷の移動を生じ
させて、電気的書き換えを可能にしたメモリセルが複数
個マトリクス配置されたメモリセルアレイを有する不揮
発性半導体記憶装置（EEPROM）において、前記メモリセ
ルに対してデータを書き込んだ後に、前記電荷トラップ
層から電子を一部排除するよう動作する不揮発性半導体
記憶装置。 （２）前記（１）記載の不揮発性半導体記憶装置であっ
て、前記ゲート電極にVwp、前記メモリセルのドレイン
にVdpなる電圧を印加して前記メモリセルにデータを書
き込む手段と、前記ゲート絶縁膜にVwe、前記メモリセ
ルのソース乃至ドレインにVbeなる消去電圧をte秒間印
加して前記メモリセルからデータを消去する手段と、前
記データ書き込み動作の後に、前記ゲート絶縁膜にVws
なる電圧、前記ソース乃至ドレインにVbsなる電圧をts
秒間印加し、電子の一部排除動作を行う手段とを、 0≦|Vws|≦|Vwe|，0≦|Vbs|≦|Vbe|，ts≦te の関係を満たして有する不揮発性半導体記憶装置。 （３）前記（２）記載の不揮発性半導体記憶装置であっ
て、前記した電子の一部排除動作を Vbs = Vdp なる電圧の関係をもって行う不揮発性半導体記憶装置。 （４）前記（１）〜（３）記載の不揮発性半導体記憶装
置であって、ベリファイ書き込みを行う際、前記メモリ
セルアレイに対してデータの書き込みを行った後に、前
記電子の一部排除動作及びベリファイ動作を行い、この
操作を十分書き込みが行われるまで繰り返す不揮発性半
導体記憶装置。 （５）半導体基板上に、第１ゲート酸化膜と、シリコン
酸化膜よりも電荷をトラップしやすい絶縁材からなる電
荷トラップ層と、第2ゲート酸化膜とからなるゲート絶
縁膜と、ゲート電極とが順に重ねて形成され、前記電荷
トラップ層と前記半導体基板との間で電荷の移動を生じ
させて、電気的書き換えを可能にしたメモリセルが複数
個マトリクス配置されたメモリセルアレイを有する不揮
発性半導体記憶装置（EEPROM）に対し、前記メモリセル
内に記憶されたデータを消去する電圧と同等の電圧を、
電子の一部排除動作を行うように短時間印加することを
特徴とする不揮発性半導体記憶装置のデータ保持方法。 （６）前記（５）記載の不揮発性半導体記憶装置のデー
タ保持方法であって、前記ゲート電極にVwp、前記メモ
リセルのドレインにVdpなる電圧を印加して前記メモリ
セルにデータを書き込む手段と、前記ゲート絶縁膜にVw
e、前記メモリセルのソース乃至ドレインにVbeなる消去
電圧をte秒間印加して前記メモリセルからデータを消去
する手段と、前記データ書き込み動作の後に、前記ゲー
ト絶縁膜にVwsなる電圧、前記ソース乃至ドレインにVbs
なる電圧をts秒間印加し、電子の一部排除動作を行う手
段とを、 0≦|Vws|≦|Vwe|，0≦|Vbs|≦|Vbe|，ts≦te の関係を満たして有する不揮発性半導体記憶装置のデー
タ保持方法。 （７）前記（６）記載の不揮発性半導体記憶装置のデー
タ保持方法であって、電子の一部排除動作を Vbs = Vdp なる電圧の関係をもって行う不揮発性半導体記憶装置の
データ保持方法。 （８）前記（５）〜（７）記載の不揮発性半導体記憶装
置のデータ保持方法であって、ベリファイ書き込みを行
う際、メモリセルアレイに書き込みを行った後に前記電
子の一部排除動作及び検証動作を行い、この操作を十分
書き込みが行われるまで繰り返す不揮発性半導体記憶装
置のデータ保持方法。
【００１５】次に、本発明の作用を説明する。本発明の
特徴を要して言えば、電荷蓄積絶縁膜を従来のゲート絶
縁膜に代えて用いた不揮発性半導体メモリ（ＥＥＰＲＯ
Ｍ）のデータ書き込み動作後に、例えば、データ消去の
ためにメモリセルに対して印加するのに相当する電位関
係をごく一瞬だけメモリセルに対して与えることで、読
み出し特性を改善できるというものである。このような
読み出し特性改善の効果は、電荷蓄積絶縁膜を従来のゲ
ート絶縁膜に代えて用いた不揮発性半導体メモリ（ＥＥ
ＰＲＯＭ）に特有のものであり、データ消去電位相当の
パルスをデータ書込後のメモリセルに対して与える動作
を従来型のＥＥＰＲＯＭに対して行ってみても、同様の
読み出し特性の改善は得られない。すなわち、本発明の
読み出し特性改善の知見は、本発明者等が究明して得た
新しいものと考えられるが、その原理は未だ良く解明さ
れていない。再び図１参照。
特徴を要して言えば、電荷蓄積絶縁膜を従来のゲート絶
縁膜に代えて用いた不揮発性半導体メモリ（ＥＥＰＲＯ
Ｍ）のデータ書き込み動作後に、例えば、データ消去の
ためにメモリセルに対して印加するのに相当する電位関
係をごく一瞬だけメモリセルに対して与えることで、読
み出し特性を改善できるというものである。このような
読み出し特性改善の効果は、電荷蓄積絶縁膜を従来のゲ
ート絶縁膜に代えて用いた不揮発性半導体メモリ（ＥＥ
ＰＲＯＭ）に特有のものであり、データ消去電位相当の
パルスをデータ書込後のメモリセルに対して与える動作
を従来型のＥＥＰＲＯＭに対して行ってみても、同様の
読み出し特性の改善は得られない。すなわち、本発明の
読み出し特性改善の知見は、本発明者等が究明して得た
新しいものと考えられるが、その原理は未だ良く解明さ
れていない。再び図１参照。
【００１６】図１に示されるように、SONOS型メモリセ
ルのような、シリコン酸化膜よりも電子をトラップしや
すい絶縁膜をゲート酸化膜上に有し、それを電子トラッ
プとして利用するメモリセルにおいては、界面の劣化が
メモリセルの読み出し特性に大きく影響することが実験
的に確かめられている。しかし、データ消去と同じ動作
ではあるが、データ消去に比べて緩和されたゲート電圧
もしくはドレイン電圧、あるいは著しく短くした印加パ
ルス幅によって構成されるストレス動作（「ポストライ
ト動作」と呼ぶ）をデータ書き込み動作の後に行えば、
読み出し特性を改善できることが実験的に確かめられ
た。図４参照。
ルのような、シリコン酸化膜よりも電子をトラップしや
すい絶縁膜をゲート酸化膜上に有し、それを電子トラッ
プとして利用するメモリセルにおいては、界面の劣化が
メモリセルの読み出し特性に大きく影響することが実験
的に確かめられている。しかし、データ消去と同じ動作
ではあるが、データ消去に比べて緩和されたゲート電圧
もしくはドレイン電圧、あるいは著しく短くした印加パ
ルス幅によって構成されるストレス動作（「ポストライ
ト動作」と呼ぶ）をデータ書き込み動作の後に行えば、
読み出し特性を改善できることが実験的に確かめられ
た。図４参照。
【００１７】図４は、本発明のＳＯＮＯＳ型不揮発性メ
モリの読出特性を示すグラフ（その１）であり、図４
中、横軸にゲート電圧（Ｖｇ），縦軸にドレイン電流
（Ｉｄ）をとり、初期状態、すなわち使用開始前におけ
る状態を点線，データ書込後における状態を細線，ソフ
ト書込後における状態を太線で示した。図４に示される
通りに、使用開始前における状態（初期状態）における
急峻なカットオフ特性は、データの書き換えを通して経
時的に劣化し、ゲート電圧（Ｖｇ）の増加に対するドレ
イン電流（Ｉｄ）の応答は非常に悪化したものの、本発
明のポストライトパルスをデータ書込後に行ったこと
で、読み出し特性が改善されることが判る。
モリの読出特性を示すグラフ（その１）であり、図４
中、横軸にゲート電圧（Ｖｇ），縦軸にドレイン電流
（Ｉｄ）をとり、初期状態、すなわち使用開始前におけ
る状態を点線，データ書込後における状態を細線，ソフ
ト書込後における状態を太線で示した。図４に示される
通りに、使用開始前における状態（初期状態）における
急峻なカットオフ特性は、データの書き換えを通して経
時的に劣化し、ゲート電圧（Ｖｇ）の増加に対するドレ
イン電流（Ｉｄ）の応答は非常に悪化したものの、本発
明のポストライトパルスをデータ書込後に行ったこと
で、読み出し特性が改善されることが判る。
【００１８】以上のように、本発明のように、データ書
き込みを行う場合に、データ書き込みのためのパルスを
加えた後にポストライトパルスを入力すると読み出し特
性が改善されることが、実験事実から明らかとなったも
のである。
き込みを行う場合に、データ書き込みのためのパルスを
加えた後にポストライトパルスを入力すると読み出し特
性が改善されることが、実験事実から明らかとなったも
のである。
【００１９】ところで、このポストライトパルスが長す
ぎても効果が得られなくなる。ポストライト動作のパル
スが長いと、データ書き込みのために窒化膜中に注入し
た電子が引き抜かれて、しきい値電圧の負方向へのシフ
トが起こるようになる。従って、ポストライト動作のパ
ルスは消去動作のパルスよりも短くしなければならな
い。このことも実験事実から明らかとなったもので、図
５を参照して説明する。図５参照。
ぎても効果が得られなくなる。ポストライト動作のパル
スが長いと、データ書き込みのために窒化膜中に注入し
た電子が引き抜かれて、しきい値電圧の負方向へのシフ
トが起こるようになる。従って、ポストライト動作のパ
ルスは消去動作のパルスよりも短くしなければならな
い。このことも実験事実から明らかとなったもので、図
５を参照して説明する。図５参照。
【００２０】図５は、本発明のＳＯＮＯＳ型不揮発性メ
モリのしきい値特性を示すグラフであり、図５中、横軸
には、書込後のメモリセルに対して消去電位を与える時
間（パルス長；ts）（秒）をとり、縦軸には、しきい値
電圧（Ｖ）およびＳ係数（mV/dec）をとって、互いの関
係を示したものである。パルス長ts(秒)に対するしきい
値電圧（Ｖ）の変化は、白抜き点をつないだグラフで示
され、一方、パルス長ts(秒)に対するＳ係数（mV/dec）
の変化は、黒塗り点をつないだグラフで示されている。
書込後のメモリセルに対して与えるパルス（以下「ポス
トライトパルス」と称する。）の電圧条件は、必ずしも
データ消去時にメモリセルに与える電圧条件と同じであ
る必要はなく、メモリセルの電荷蓄積膜から電荷を基板
側に引き抜くような電位であれば、電圧条件が異なって
いても、本発明の効果を得ることができるであろう。し
かし、ポストライトパルスの電圧条件が消去時の電圧条
件と同じであれば、基本的にはパルスの時間制御だけで
済むことになるので、回路構成が簡単化するという効果
が付随的に得られ好ましい。そこで以下では、ポストラ
イトパルスの電圧条件が、消去動作時の電圧条件と等し
い場合を第一の例として挙げて説明する。図５からts<
１×10-6 sec = ts0であれば、しきい値電圧は初期状態
に戻らないがS係数は回復することが分かる。従って、
ポストライト動作の電圧条件を消去動作のそれと等しく
するならば、ts<ts0であることが望ましい。ts0は通常
の消去時間teの10000分の１である。
モリのしきい値特性を示すグラフであり、図５中、横軸
には、書込後のメモリセルに対して消去電位を与える時
間（パルス長；ts）（秒）をとり、縦軸には、しきい値
電圧（Ｖ）およびＳ係数（mV/dec）をとって、互いの関
係を示したものである。パルス長ts(秒)に対するしきい
値電圧（Ｖ）の変化は、白抜き点をつないだグラフで示
され、一方、パルス長ts(秒)に対するＳ係数（mV/dec）
の変化は、黒塗り点をつないだグラフで示されている。
書込後のメモリセルに対して与えるパルス（以下「ポス
トライトパルス」と称する。）の電圧条件は、必ずしも
データ消去時にメモリセルに与える電圧条件と同じであ
る必要はなく、メモリセルの電荷蓄積膜から電荷を基板
側に引き抜くような電位であれば、電圧条件が異なって
いても、本発明の効果を得ることができるであろう。し
かし、ポストライトパルスの電圧条件が消去時の電圧条
件と同じであれば、基本的にはパルスの時間制御だけで
済むことになるので、回路構成が簡単化するという効果
が付随的に得られ好ましい。そこで以下では、ポストラ
イトパルスの電圧条件が、消去動作時の電圧条件と等し
い場合を第一の例として挙げて説明する。図５からts<
１×10-6 sec = ts0であれば、しきい値電圧は初期状態
に戻らないがS係数は回復することが分かる。従って、
ポストライト動作の電圧条件を消去動作のそれと等しく
するならば、ts<ts0であることが望ましい。ts0は通常
の消去時間teの10000分の１である。
【００２１】ところで、窒化膜中に注入した電子をデー
タを消去してしまうほど積極的には引き抜かずに、読み
出し特性だけを改善する本発明のポストライトパルスの
手段は、上述のように、データ消去時の電圧関係と同じ
にしてパルスの幅を短く調節することで対応する以外
に、メモリセルのゲート電圧もしくはドレイン電圧を消
去動作における電圧に比べて緩和することが考えられ
る。すなわち、ポストライトパルスのためのワード線電
圧をVws、ビット線電圧をVbsとし、消去動作におけるワ
ード線電圧をVwe、ビット線電圧をVbeとするならば、|V
ws|＜|Vwe|，|Vbs|＜|Vbe|なる関係を満たすようポスト
ライト動作のストレス条件を設定すれば、窒化膜中に注
入した電子をデータを消去してしまうほど積極的には引
き抜くことなく、読み出し特性だけを改善することがで
きる。より具体的には、データ書き込みの後にポストラ
イトパルスを加える際、選択されたメモリセルブロック
が有する全ビットラインをVbsとし、すべてのワードラ
インにVwsを印加する。この際、このメモリセルブロッ
クが形成されたp型基板（またはp型ウェル及びn型基
板）は接地しておく。こうして、メモリセルの常に同一
で良好な読み出し特性が得られる。
タを消去してしまうほど積極的には引き抜かずに、読み
出し特性だけを改善する本発明のポストライトパルスの
手段は、上述のように、データ消去時の電圧関係と同じ
にしてパルスの幅を短く調節することで対応する以外
に、メモリセルのゲート電圧もしくはドレイン電圧を消
去動作における電圧に比べて緩和することが考えられ
る。すなわち、ポストライトパルスのためのワード線電
圧をVws、ビット線電圧をVbsとし、消去動作におけるワ
ード線電圧をVwe、ビット線電圧をVbeとするならば、|V
ws|＜|Vwe|，|Vbs|＜|Vbe|なる関係を満たすようポスト
ライト動作のストレス条件を設定すれば、窒化膜中に注
入した電子をデータを消去してしまうほど積極的には引
き抜くことなく、読み出し特性だけを改善することがで
きる。より具体的には、データ書き込みの後にポストラ
イトパルスを加える際、選択されたメモリセルブロック
が有する全ビットラインをVbsとし、すべてのワードラ
インにVwsを印加する。この際、このメモリセルブロッ
クが形成されたp型基板（またはp型ウェル及びn型基
板）は接地しておく。こうして、メモリセルの常に同一
で良好な読み出し特性が得られる。
【００２２】
【発明の実施の形態】それでは、以下、本発明の好まし
い実施形態につき、図面を参照しつつ説明する。 ［第１の実施形態］図６乃至図8参照。
い実施形態につき、図面を参照しつつ説明する。 ［第１の実施形態］図６乃至図8参照。
【００２３】図６は、本発明の一実施形態に基づく不揮
発性メモリのメモリセルアレイの平面模式図を示す。図
7は、本発明の一実施形態に基づく不揮発性メモリの等
価回路であり、図6に平面模式的に示したメモリセルア
レイに対応する回路を等価的に示したものである。図８
は、本発明の一実施形態に基づく不揮発性メモリのメモ
リセルアレイの断面図（（ａ）はＡ−Ａ'断面を示し、
（ｂ）はＢ−Ｂ'断面）である。
発性メモリのメモリセルアレイの平面模式図を示す。図
7は、本発明の一実施形態に基づく不揮発性メモリの等
価回路であり、図6に平面模式的に示したメモリセルア
レイに対応する回路を等価的に示したものである。図８
は、本発明の一実施形態に基づく不揮発性メモリのメモ
リセルアレイの断面図（（ａ）はＡ−Ａ'断面を示し、
（ｂ）はＢ−Ｂ'断面）である。
【００２４】図６では、行方向に8個のメモリセルのソ
ースとドレインが並列接続されており、列方向には隣接
するメモリセルのゲート電極が接続されて示されている
が、このうち、ひとつのメモリセルに着目して以下説明
する。図８によれば、メモリセルはそれぞれ、ｐ基板１
４上に第１ゲート酸化膜１５が形成され、第１ゲート酸
化膜１６の上に窒化膜が形成され、さらに窒化膜の上に
第2ゲート酸化膜１７が形成されることによる積層され
たゲート絶縁膜を介してゲート電極１１が形成されてな
る。これらのメモリセルのソース、ドレインであるn型
拡散層１２は、図６によれば、列方向に共有されてい
る。図８に示される通りに、ソースとドレインは同じ構
造をしており、ゲートを中心に関して線対称の関係にあ
る。また、図８によれば、メモリセルは素子分離酸化膜
１３により行方向に隣接するメモリセルと素子分離され
ている。素子分離酸化膜は同時にソース、ドレインとゲ
ート電極を絶縁している。ここで、図８に断面が描かれ
たメモリセルの製造工程は、以下のようなものである。
まず、ｐ型基板14上に第１ゲート酸化膜15をウェット酸
化により7nm形成した後、CVD法によりSIN膜16を5nm成長
させ、第2ゲート酸化膜17をウェット酸化で10nm形成さ
せる。これによりONO膜を形成する。次にゲートとなる
領域をフォトレジストでマスクし、ソースおよびドレイ
ンとなる領域のONO膜をエッチングにより除去する。こ
の状態でAsを基板に垂直に注入し、拡散層１２を形成す
る。また、Ｂを拡散層１２の両脇に拡散するように、斜
めから注入する。フォトレジストを除去した後、フィー
ルド酸化を行い、素子分離酸化膜１３を形成する。素子
分離酸化膜１３の厚さは50nmとなるようにしている。以
上のようにして、メモリセルは形成される。
ースとドレインが並列接続されており、列方向には隣接
するメモリセルのゲート電極が接続されて示されている
が、このうち、ひとつのメモリセルに着目して以下説明
する。図８によれば、メモリセルはそれぞれ、ｐ基板１
４上に第１ゲート酸化膜１５が形成され、第１ゲート酸
化膜１６の上に窒化膜が形成され、さらに窒化膜の上に
第2ゲート酸化膜１７が形成されることによる積層され
たゲート絶縁膜を介してゲート電極１１が形成されてな
る。これらのメモリセルのソース、ドレインであるn型
拡散層１２は、図６によれば、列方向に共有されてい
る。図８に示される通りに、ソースとドレインは同じ構
造をしており、ゲートを中心に関して線対称の関係にあ
る。また、図８によれば、メモリセルは素子分離酸化膜
１３により行方向に隣接するメモリセルと素子分離され
ている。素子分離酸化膜は同時にソース、ドレインとゲ
ート電極を絶縁している。ここで、図８に断面が描かれ
たメモリセルの製造工程は、以下のようなものである。
まず、ｐ型基板14上に第１ゲート酸化膜15をウェット酸
化により7nm形成した後、CVD法によりSIN膜16を5nm成長
させ、第2ゲート酸化膜17をウェット酸化で10nm形成さ
せる。これによりONO膜を形成する。次にゲートとなる
領域をフォトレジストでマスクし、ソースおよびドレイ
ンとなる領域のONO膜をエッチングにより除去する。こ
の状態でAsを基板に垂直に注入し、拡散層１２を形成す
る。また、Ｂを拡散層１２の両脇に拡散するように、斜
めから注入する。フォトレジストを除去した後、フィー
ルド酸化を行い、素子分離酸化膜１３を形成する。素子
分離酸化膜１３の厚さは50nmとなるようにしている。以
上のようにして、メモリセルは形成される。
【００２５】図６に示される通りに、メモリセルのソー
スとドレインを行方向に接続することにより形成される
拡散層の列はビットラインとなる。ビットラインは選択
ゲートを介してセンスアンプに接続される。さらに図６
によれば、メモリセルのゲート電極は、列方向に配設す
る導電層によって、隣接するメモリセルのゲート電極と
同時形成され、ワード線を構成している。以上が、本発
明が適用される不揮発性メモリのメモリセルアレイの概
略である。
スとドレインを行方向に接続することにより形成される
拡散層の列はビットラインとなる。ビットラインは選択
ゲートを介してセンスアンプに接続される。さらに図６
によれば、メモリセルのゲート電極は、列方向に配設す
る導電層によって、隣接するメモリセルのゲート電極と
同時形成され、ワード線を構成している。以上が、本発
明が適用される不揮発性メモリのメモリセルアレイの概
略である。
【００２６】次に、上述の如くに構成されたメモリセル
を有する不揮発性メモリ（EEPROM）の動作について説明
する。図７及び図８参照。 ［メモリセルのデータ消去動作］まず、データ書き込み
を行うメモリセルアレイ・ブロックを選択する。選択さ
れたブロックに対し、データ書き込み動作に先立ちその
ブロックすべてのメモリセルのデータ消去を行う。デー
タ消去時は、選択されたブロックすべてのビット線に7.
0(V)が印加される。次に、選択されたブロックすべての
ワード線に−3.0(V)が印加される。このバイアス状態を
約10msec保つことにより、選択されたブロックすべての
メモリセルで窒化膜から電子が除去され、しきい値が低
い「１」の状態となる。 ［メモリセルへのデータ書込動作］次いで、データ書き
込み動作が行われる。選択されたブロックに対してデー
タを書き込むには、選択されたメモリセルのドレインに
つながるビット線を5.2(V)、ソースにつながるビット線
を0(V)の状態にしておき、選択されたメモリセルのワー
ド線に9.5(V)を印加する。このとき、非選択であるメモ
リセルのソース・ドレインにつながるビット線は浮遊さ
せておく。ただし、選択されたメモリセルとビット線を
共有しているメモリセルに関しては、ビット線の片方が
5.2(V)もしくは0(V)になっている。上記の動作でデータ
書き込みを行った場合、選択されたメモリセルのドレイ
ンとなる拡散層の近くで窒化膜中に電子が注入され、し
きい値が高い「０」状態となる。また、非選択セルには
書き込みが行われない。 ［メモリセルへのポストライトパルス印加動作］次に、
ポストライトパルス印加動作に入る。選択されたブロッ
クにポストライト動作を行うには、選択されたブロック
すべてのビット線に7.0(V)を印加する。次に、選択され
たブロックすべてのワード線に−3.0(V)を印加する。こ
のバイアス状態を約3μsec保つことにより、選択された
ブロックすべてのメモリセルで読み出し特性が改善され
る。表１参照。
を有する不揮発性メモリ（EEPROM）の動作について説明
する。図７及び図８参照。 ［メモリセルのデータ消去動作］まず、データ書き込み
を行うメモリセルアレイ・ブロックを選択する。選択さ
れたブロックに対し、データ書き込み動作に先立ちその
ブロックすべてのメモリセルのデータ消去を行う。デー
タ消去時は、選択されたブロックすべてのビット線に7.
0(V)が印加される。次に、選択されたブロックすべての
ワード線に−3.0(V)が印加される。このバイアス状態を
約10msec保つことにより、選択されたブロックすべての
メモリセルで窒化膜から電子が除去され、しきい値が低
い「１」の状態となる。 ［メモリセルへのデータ書込動作］次いで、データ書き
込み動作が行われる。選択されたブロックに対してデー
タを書き込むには、選択されたメモリセルのドレインに
つながるビット線を5.2(V)、ソースにつながるビット線
を0(V)の状態にしておき、選択されたメモリセルのワー
ド線に9.5(V)を印加する。このとき、非選択であるメモ
リセルのソース・ドレインにつながるビット線は浮遊さ
せておく。ただし、選択されたメモリセルとビット線を
共有しているメモリセルに関しては、ビット線の片方が
5.2(V)もしくは0(V)になっている。上記の動作でデータ
書き込みを行った場合、選択されたメモリセルのドレイ
ンとなる拡散層の近くで窒化膜中に電子が注入され、し
きい値が高い「０」状態となる。また、非選択セルには
書き込みが行われない。 ［メモリセルへのポストライトパルス印加動作］次に、
ポストライトパルス印加動作に入る。選択されたブロッ
クにポストライト動作を行うには、選択されたブロック
すべてのビット線に7.0(V)を印加する。次に、選択され
たブロックすべてのワード線に−3.0(V)を印加する。こ
のバイアス状態を約3μsec保つことにより、選択された
ブロックすべてのメモリセルで読み出し特性が改善され
る。表１参照。
【００２７】表１は、図７におけるメモリセルM52にデ
ータが書き込まれる場合を例にとって、上述の各動作時
にメモリセルアレイに印加される電位の関係を示したも
のである。
ータが書き込まれる場合を例にとって、上述の各動作時
にメモリセルアレイに印加される電位の関係を示したも
のである。
【００２８】
【表１】
【００２９】次に、ポストライトパルスを印加する際の
不揮発性メモリの動作シーケンスを、図９を用いて説明
する。図９参照。
不揮発性メモリの動作シーケンスを、図９を用いて説明
する。図９参照。
【００３０】図９は、ポストライトパルス印加時にメモ
リセルのゲート（＝ワード線）、ドレイン、ソースの各
電位の変化を時間とともに示した動作シーケンス図であ
る。図に示すように、ゲート（＝ワード線），ドレイ
ン，ソースの各電位は、ポストライトパルス印加前、ゲ
ート（＝ワード線）とドレインとが先ずＨレベル（＝Ｖ
wp（Ｖ））となりメモリセルにデータが書き込まれる。
続いて、ｔs（sec）の時間、ゲートがマイナス電位のＶ
ws（Ｖ）に立ち下がるとともに、ドレインがプラス電位
のＶds（Ｖ）に立ち上がって、メモリセルにはポストラ
イトパルスが印加される。図１１乃至図１５参照。
リセルのゲート（＝ワード線）、ドレイン、ソースの各
電位の変化を時間とともに示した動作シーケンス図であ
る。図に示すように、ゲート（＝ワード線），ドレイ
ン，ソースの各電位は、ポストライトパルス印加前、ゲ
ート（＝ワード線）とドレインとが先ずＨレベル（＝Ｖ
wp（Ｖ））となりメモリセルにデータが書き込まれる。
続いて、ｔs（sec）の時間、ゲートがマイナス電位のＶ
ws（Ｖ）に立ち下がるとともに、ドレインがプラス電位
のＶds（Ｖ）に立ち上がって、メモリセルにはポストラ
イトパルスが印加される。図１１乃至図１５参照。
【００３１】次に、データ書き込みに続くポストライト
パルス印加を実現させるための回路およびその動作の一
実施形態を説明する。
パルス印加を実現させるための回路およびその動作の一
実施形態を説明する。
【００３２】図１１は、本発明の第１の実施形態に則し
たEEPROMの回路構成を示すブロック図である。図１１で
は、アドレス選択を行うためのアドレスバッファ及び
行、列のアドレスデコーダ等は省略して、書き込み及び
ポストライトの動作に関係する部分の構成を示す。図１
２は、本発明の第１の実施形態に則したEEPROMの発振回
路の構成図（ａ）とパルスタイミング図（ｂ）である。
図１３は、本発明の第１の実施形態に則したEEPROMの高
電圧スイッチ回路の構成図（ａ）とパルスタイミング図
（ｂ）である。図１４は、本発明の第１の実施形態に則
したEEPROMのビット線電圧発生回路の構成図（ａ）とパ
ルスタイミング図（ｂ）である。図１５は、本発明の第
１の実施形態に則したEEPROMのワード線電圧発生回路の
構成図（ａ）とパルスタイミング図（ｂ）である。
たEEPROMの回路構成を示すブロック図である。図１１で
は、アドレス選択を行うためのアドレスバッファ及び
行、列のアドレスデコーダ等は省略して、書き込み及び
ポストライトの動作に関係する部分の構成を示す。図１
２は、本発明の第１の実施形態に則したEEPROMの発振回
路の構成図（ａ）とパルスタイミング図（ｂ）である。
図１３は、本発明の第１の実施形態に則したEEPROMの高
電圧スイッチ回路の構成図（ａ）とパルスタイミング図
（ｂ）である。図１４は、本発明の第１の実施形態に則
したEEPROMのビット線電圧発生回路の構成図（ａ）とパ
ルスタイミング図（ｂ）である。図１５は、本発明の第
１の実施形態に則したEEPROMのワード線電圧発生回路の
構成図（ａ）とパルスタイミング図（ｂ）である。
【００３３】図１２（ａ）で示された発振回路は、外部
よりデータ書き込みコマンドが入力されると、オシレー
タ（OSC）の発振がカウンター回路Count1に入力され、
データ書き込みのための予備パルス（Prg Pulse）を生
成する。このPrg Pulseの立ち上がりエッジ（期間）
と、OSCの発振でカウンター回路Count2より、データ書
き込みのためのパルス（Real Prg Pulse）を生成する。
よりデータ書き込みコマンドが入力されると、オシレー
タ（OSC）の発振がカウンター回路Count1に入力され、
データ書き込みのための予備パルス（Prg Pulse）を生
成する。このPrg Pulseの立ち上がりエッジ（期間）
と、OSCの発振でカウンター回路Count2より、データ書
き込みのためのパルス（Real Prg Pulse）を生成する。
【００３４】次に、図１２（ｂ）に示すように、Prg Pu
lseの立ち上がりエッジ（期間）に遅延をかけたもの
と、Real Prg Pulseの立ち下がりエッジ、およびOSCの
発振でカウンター回路Count3より、ポストライト動作の
ためのパルス（Light Ers Pulse）を生成する。これらP
rg Pulse、Real Prg Pulse、Light Ers PulseをHVSWとW
LOUTの制御信号とする。
lseの立ち上がりエッジ（期間）に遅延をかけたもの
と、Real Prg Pulseの立ち下がりエッジ、およびOSCの
発振でカウンター回路Count3より、ポストライト動作の
ためのパルス（Light Ers Pulse）を生成する。これらP
rg Pulse、Real Prg Pulse、Light Ers PulseをHVSWとW
LOUTの制御信号とする。
【００３５】図１３（ａ）で示された高電圧スイッチ回
路は、ビット線BLに供給する電圧を制御するための論理
修正を行う。HVSWによってReal Prg PulseおよびLight
ErsPulseは正論理から負論理に変換される。同時に電圧
の変換も兼ね、Real Prg Pulseはデータ書き込みのため
のビット線電圧、Light Ers Pulseはポストライト動作
のためのビット線電圧となるよう高電圧化される。すな
わち、HVSWにおいてReal Prg PulseはReal Prg HV Puls
e Bに変換され、Light Ers Pulse はLight ErsHV Pulse
Bに変換される。上記のシーケンスを図１３（ｂ）に示
す。
路は、ビット線BLに供給する電圧を制御するための論理
修正を行う。HVSWによってReal Prg PulseおよびLight
ErsPulseは正論理から負論理に変換される。同時に電圧
の変換も兼ね、Real Prg Pulseはデータ書き込みのため
のビット線電圧、Light Ers Pulseはポストライト動作
のためのビット線電圧となるよう高電圧化される。すな
わち、HVSWにおいてReal Prg PulseはReal Prg HV Puls
e Bに変換され、Light Ers Pulse はLight ErsHV Pulse
Bに変換される。上記のシーケンスを図１３（ｂ）に示
す。
【００３６】図１４（ａ）で示されたビット線電圧発生
回路は、作動増幅型の電圧発生回路である。ただし、動
作時間は、OSC部分より出力されたReal Prg PulseがＨ
の状態の時のみである。ビット線電圧発生回路は、図１
４（ｂ）に示すように、RealPrg HV Pulse BとLight Er
s HV Pulse Bの制御信号を合成して、ビット線に印加す
るための電圧パルスを発生させる。BLOUTによって生成
される上記の電圧パルスは、データ書き込みのためのビ
ット線電圧と、ポストライト動作のためのビット線電圧
の２つの異なる高さをもつ。
回路は、作動増幅型の電圧発生回路である。ただし、動
作時間は、OSC部分より出力されたReal Prg PulseがＨ
の状態の時のみである。ビット線電圧発生回路は、図１
４（ｂ）に示すように、RealPrg HV Pulse BとLight Er
s HV Pulse Bの制御信号を合成して、ビット線に印加す
るための電圧パルスを発生させる。BLOUTによって生成
される上記の電圧パルスは、データ書き込みのためのビ
ット線電圧と、ポストライト動作のためのビット線電圧
の２つの異なる高さをもつ。
【００３７】図１５（ａ）で示されたワード線電圧発生
回路は、ワード線に印加する電圧を制御する。WLOUTは
高電圧変換スイッチを利用している。制御信号Real Prg
PulseとLight Ers Pulseにより、それらの信号がＨア
クティブの状態で、ワード線に対し、それぞれ個別の電
圧を印加する。すなわち、Real Prg PulseがHの際は、
ワード線にVwpなる電圧が印加され、Light Ersの際は、
ワード線にVwsなる電圧が印加される。図１５（ａ）に
示されたワード線電圧発生回路の構成によれば、簡単の
ためVwsが0(V)となるようにしている。しかし、Vwsが負
電圧となるように回路を変更しても構わない。
回路は、ワード線に印加する電圧を制御する。WLOUTは
高電圧変換スイッチを利用している。制御信号Real Prg
PulseとLight Ers Pulseにより、それらの信号がＨア
クティブの状態で、ワード線に対し、それぞれ個別の電
圧を印加する。すなわち、Real Prg PulseがHの際は、
ワード線にVwpなる電圧が印加され、Light Ersの際は、
ワード線にVwsなる電圧が印加される。図１５（ａ）に
示されたワード線電圧発生回路の構成によれば、簡単の
ためVwsが0(V)となるようにしている。しかし、Vwsが負
電圧となるように回路を変更しても構わない。
【００３８】以上が、本発明の一実施形態に則した説明
であるが、他にも種々の変形が考えられるので、例示し
ておく。例えば、メモリセルの接続形式を問わず、ＮＯ
Ｒ接続型であってもＮＡＮＤ接続型であっても同様の効
果を得ることができる。また、実質的には、ポストライ
トパルスをメモリセルに印加するタイミングを問わな
い。すなわち、データが書き込まれたメモリセルに対し
てであれば、書き込み直後にポストライトパルスを印加
しても良いし、また読み出す直前に印加しても良い。電
荷トラップ層の材料としては、窒化膜の上面・下面にそ
れぞれ酸化膜を形成して窒化膜をサンドイッチした所謂
ＯＮＯ膜を例示したが、これに置き換えて電荷を捕捉し
やすい絶縁材料を用いることも良い。例えば、窒化膜に
代えてAl2O 3（アルミナ）／Ta2O5（五酸化タンタル）積
層膜を用いることもできる。さらに、不揮発性メモリ単
体でなくても良く、不揮発性メモリと他のデバイスとが
混載された半導体デバイスに対しても適用可能である。 ［第２の実施形態］上記の第１の実施形態では、書き込
み後の不揮発性メモリセルに対して、消去時の印加電位
並であるもののその長さが実質的にデータ消去に寄与し
ないレベルに極めて短いポストライトパルスを印加する
場合を例示したが、続く第２の実施形態として、ポスト
ライトパルス印加と同様の機能を書き込みベリファイ時
に付加した場合について、その動作を説明する。
であるが、他にも種々の変形が考えられるので、例示し
ておく。例えば、メモリセルの接続形式を問わず、ＮＯ
Ｒ接続型であってもＮＡＮＤ接続型であっても同様の効
果を得ることができる。また、実質的には、ポストライ
トパルスをメモリセルに印加するタイミングを問わな
い。すなわち、データが書き込まれたメモリセルに対し
てであれば、書き込み直後にポストライトパルスを印加
しても良いし、また読み出す直前に印加しても良い。電
荷トラップ層の材料としては、窒化膜の上面・下面にそ
れぞれ酸化膜を形成して窒化膜をサンドイッチした所謂
ＯＮＯ膜を例示したが、これに置き換えて電荷を捕捉し
やすい絶縁材料を用いることも良い。例えば、窒化膜に
代えてAl2O 3（アルミナ）／Ta2O5（五酸化タンタル）積
層膜を用いることもできる。さらに、不揮発性メモリ単
体でなくても良く、不揮発性メモリと他のデバイスとが
混載された半導体デバイスに対しても適用可能である。 ［第２の実施形態］上記の第１の実施形態では、書き込
み後の不揮発性メモリセルに対して、消去時の印加電位
並であるもののその長さが実質的にデータ消去に寄与し
ないレベルに極めて短いポストライトパルスを印加する
場合を例示したが、続く第２の実施形態として、ポスト
ライトパルス印加と同様の機能を書き込みベリファイ時
に付加した場合について、その動作を説明する。
【００３９】各動作時にメモリセルアレイに印加される
電位の関係は、［第１の実施形態］において引用した
［表１］の例にしたがう。
電位の関係は、［第１の実施形態］において引用した
［表１］の例にしたがう。
【００４０】次に、このようなパルスを発生させてポス
トライトパルスを印加する手順の概略を説明する。図１
０参照。
トライトパルスを印加する手順の概略を説明する。図１
０参照。
【００４１】図１０は、本発明の第２の実施形態に則し
たプログラムシーケンスを示す図であり、ベリファイ書
き込みを行う場合の動作手順の一例を示す。図１０に示
されるように、先ずひとつのメモリブロックに対してデ
ータの書込み動作を始めようとする際には、データ書込
み回数を計数するためのカウンタＮおよびベリファイの
結果、データを書込んだか書き込んでいないかを記録し
ておくためのフラグＭを準備しておき、データ書込みに
あたりこのカウンタＮをまずＮ＝１とする。同時に、デ
ータ未書込みであるので、フラグＭは取りあえずＭ＝０
とする。続いて、当該メモリブロックの端から順にベリ
ファイを行うので、ベリファイを始めるスタートアドレ
スを先ず認識し、当該スタートアドレスに対応するメモ
リセルからデータを読み出してみて、データが実際に書
き込まれていたか否かを検証〔ベリファイ〕した後、書
込みが正常になされていなければ、データを書き込む動
作を行い、フラグＭをＭ＝１とする。書込みが正常にな
されていれば、データを改めて書込むことは行わないま
ま、フラグＭはＭ＝０として次のアドレスに対応するメ
モリセルへの書込みのベリファイを行う。すなわち、デ
ータ読み出しは、選択したビットのワード線電圧を書き
込みレベルの4.5(V)とし、ドレインにつながるビットラ
インを1.6(V)とし、ソースにつながるビットラインを0
(V)とする。ただし、読み出しにおけるソースとドレイ
ンの関係は、そのビットを書き込む際に設定したソース
とドレインの関係と逆である。この関係を逆にする理由
は［従来の技術］の項でも述べた通りに、データ書き込
みの際にドレインとした拡散層の近傍に電子がトラップ
されているためであり、ドレインとソースとを反転させ
た方がしきい値のシフトが大きくとれるためである。こ
のとき、基板は接地されている。選択したメモリセルに
流れる電流は判定回路に流れ、基準電流以上であると"
1"、基準電流以下であると"0"と判定される。データが
書き込まれるべきメモリセルにおいて、しきい値のシフ
トが十分でなく"1"と判定されると、そのメモリセルに
対して書き込み動作を行う。このような動作を当該メモ
リセルブロック内の全メモリセルに対して順次行い、全
てのアドレスに対応するメモリセルに対してデータベリ
ファイが終わったら、途中ベリファイの結果、当該メモ
リブロック内のいずれかのメモリセルに対して再書込み
を行わねばならなかったか否かをフラグＭで判断する。
そして、実際にＭ≠０だと判れば、再書込みをどこかで
行ったものとして、その場合にはメモリブロックへのポ
ストライトパルス印加回数を計数しているカウンタＮの
値をチェックする。当該メモリブロックへのポストライ
トパルス印加回数があまりに多い場合、例えば１０回以
上の場合には、救済不可能とみなしてエラーとして処理
を終えるが、そうでない場合、当該メモリブロック内の
全メモリセルに対してポストライトパルスを与える。そ
の後、ポストライトパルス印加カウント数Ｎに１を加え
たら、ルーチンの最初に戻って再び同じメモリブロック
に対して正常な書込みが行われているか否かベリファイ
動作を行う。以上が、データベリファイ工程にポストラ
イトパルス印加動作を組み入れる一例の工程概略であ
る。以上の書き込み動作の全てが終了すると、データが
書き込まれたメモリセルは、ドレイン電圧1.6(V)、ソー
ス電圧0（V）の下で、基準電流に達するワード線電圧が
書き込みレベルの4.5(V)以上となる。
たプログラムシーケンスを示す図であり、ベリファイ書
き込みを行う場合の動作手順の一例を示す。図１０に示
されるように、先ずひとつのメモリブロックに対してデ
ータの書込み動作を始めようとする際には、データ書込
み回数を計数するためのカウンタＮおよびベリファイの
結果、データを書込んだか書き込んでいないかを記録し
ておくためのフラグＭを準備しておき、データ書込みに
あたりこのカウンタＮをまずＮ＝１とする。同時に、デ
ータ未書込みであるので、フラグＭは取りあえずＭ＝０
とする。続いて、当該メモリブロックの端から順にベリ
ファイを行うので、ベリファイを始めるスタートアドレ
スを先ず認識し、当該スタートアドレスに対応するメモ
リセルからデータを読み出してみて、データが実際に書
き込まれていたか否かを検証〔ベリファイ〕した後、書
込みが正常になされていなければ、データを書き込む動
作を行い、フラグＭをＭ＝１とする。書込みが正常にな
されていれば、データを改めて書込むことは行わないま
ま、フラグＭはＭ＝０として次のアドレスに対応するメ
モリセルへの書込みのベリファイを行う。すなわち、デ
ータ読み出しは、選択したビットのワード線電圧を書き
込みレベルの4.5(V)とし、ドレインにつながるビットラ
インを1.6(V)とし、ソースにつながるビットラインを0
(V)とする。ただし、読み出しにおけるソースとドレイ
ンの関係は、そのビットを書き込む際に設定したソース
とドレインの関係と逆である。この関係を逆にする理由
は［従来の技術］の項でも述べた通りに、データ書き込
みの際にドレインとした拡散層の近傍に電子がトラップ
されているためであり、ドレインとソースとを反転させ
た方がしきい値のシフトが大きくとれるためである。こ
のとき、基板は接地されている。選択したメモリセルに
流れる電流は判定回路に流れ、基準電流以上であると"
1"、基準電流以下であると"0"と判定される。データが
書き込まれるべきメモリセルにおいて、しきい値のシフ
トが十分でなく"1"と判定されると、そのメモリセルに
対して書き込み動作を行う。このような動作を当該メモ
リセルブロック内の全メモリセルに対して順次行い、全
てのアドレスに対応するメモリセルに対してデータベリ
ファイが終わったら、途中ベリファイの結果、当該メモ
リブロック内のいずれかのメモリセルに対して再書込み
を行わねばならなかったか否かをフラグＭで判断する。
そして、実際にＭ≠０だと判れば、再書込みをどこかで
行ったものとして、その場合にはメモリブロックへのポ
ストライトパルス印加回数を計数しているカウンタＮの
値をチェックする。当該メモリブロックへのポストライ
トパルス印加回数があまりに多い場合、例えば１０回以
上の場合には、救済不可能とみなしてエラーとして処理
を終えるが、そうでない場合、当該メモリブロック内の
全メモリセルに対してポストライトパルスを与える。そ
の後、ポストライトパルス印加カウント数Ｎに１を加え
たら、ルーチンの最初に戻って再び同じメモリブロック
に対して正常な書込みが行われているか否かベリファイ
動作を行う。以上が、データベリファイ工程にポストラ
イトパルス印加動作を組み入れる一例の工程概略であ
る。以上の書き込み動作の全てが終了すると、データが
書き込まれたメモリセルは、ドレイン電圧1.6(V)、ソー
ス電圧0（V）の下で、基準電流に達するワード線電圧が
書き込みレベルの4.5(V)以上となる。
【００４２】本実施例では外部より書き込みコマンドが
入力されると、周辺回路内部で、書き込みパルスに続い
てポストライト動作のパルスを自動的に発生させた。し
かし、外部コマンドにより消去パルスを直接発生させて
も良い。
入力されると、周辺回路内部で、書き込みパルスに続い
てポストライト動作のパルスを自動的に発生させた。し
かし、外部コマンドにより消去パルスを直接発生させて
も良い。
【００４３】
【発明の効果】以上のように、本発明によれば、電気的
書き換え・消去可能な不揮発性メモリ（ＥＥＰＲＯＭ）
の書き込みデータ保持特性を、実質的にメモリセルアレ
イの製造プロセスを変更しないままに向上できるという
効果がある。また、消去電位並の電位を与えそのパルス
長だけを短く変更してさえ効果を得ることが可能なた
め、その場合、本発明の目的のために特に昇圧回路等を
新設する必要もなく、またＥＥＰＲＯＭの外でパルス発
生を制御することもできるという付随的な効果がある。
書き換え・消去可能な不揮発性メモリ（ＥＥＰＲＯＭ）
の書き込みデータ保持特性を、実質的にメモリセルアレ
イの製造プロセスを変更しないままに向上できるという
効果がある。また、消去電位並の電位を与えそのパルス
長だけを短く変更してさえ効果を得ることが可能なた
め、その場合、本発明の目的のために特に昇圧回路等を
新設する必要もなく、またＥＥＰＲＯＭの外でパルス発
生を制御することもできるという付随的な効果がある。
【００４４】さらに本発明において、ＣＰＵクロック等
の外部クロックを使ってタイミングの制御を行うことに
すれば、ＥＥＰＲＯＭ内部で自己完結的に制御する必要
がなくなるので、ＥＥＰＲＯＭ内の周辺回路を簡素化で
き、汎用されるＥＥＰＲＯＭをそのまま使用可能という
効果が加わる。
の外部クロックを使ってタイミングの制御を行うことに
すれば、ＥＥＰＲＯＭ内部で自己完結的に制御する必要
がなくなるので、ＥＥＰＲＯＭ内の周辺回路を簡素化で
き、汎用されるＥＥＰＲＯＭをそのまま使用可能という
効果が加わる。
【図１】従来のＳＯＮＯＳ型不揮発性メモリの読出特性
を示すグラフ（その１）
を示すグラフ（その１）
【図２】従来のＳＯＮＯＳ型不揮発性メモリの読出特性
を示すグラフ（その２）
を示すグラフ（その２）
【図３】従来のＳＯＮＯＳ型不揮発性メモリの読出特性
を示すグラフ（その３）
を示すグラフ（その３）
【図４】ポストライト動作により読み出し特性が改善さ
れることを示した特性図、
れることを示した特性図、
【図５】メモリセルの、書き込みが行われた状態からの
消去時間と、しきい値電圧およびＳ係数の変化を示すグ
ラフ
消去時間と、しきい値電圧およびＳ係数の変化を示すグ
ラフ
【図６】メモリセルアレイの平面模式図
【図７】メモリセルアレイの等価回路図（図６に対応す
るメモリセルアレイ回路を等価的に示す図）、
るメモリセルアレイ回路を等価的に示す図）、
【図８】メモリセルアレイの要部断面図（図６のＡ−
Ａ'およびＢ−Ｂ'の断面を示す図）、
Ａ'およびＢ−Ｂ'の断面を示す図）、
【図９】ポストライト動作を付加したプログラムシーケ
ンスの一例を示す図、
ンスの一例を示す図、
【図１０】ポストライト動作を付加した書き込みベリフ
ァイのシーケンスの一例を示す図、
ァイのシーケンスの一例を示す図、
【図１１】ポストライト動作を実現させるための回路構
成の一例を示す図、
成の一例を示す図、
【図１２】発振回路の一例と、そのシーケンスを示す
図、
図、
【図１３】高電圧スイッチ回路の一例と、そのシーケン
スを示す図、
スを示す図、
【図１４】ビット線電圧発生回路の一例と、そのシーケ
ンスを示す図、
ンスを示す図、
【図１５】ワード線電圧発生回路の一例と、そのシーケ
ンスを示す図、
ンスを示す図、
１１ ワード線（制御ゲート） １２ ビット線（n型拡散層） １３ 素子分離酸化膜 １４ p型基板（またはp型ウェルおよびｎ型基板） １５ 第１ゲート酸化膜 １６ 窒化膜 １７ 第２ゲート酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者 馬渡 博史 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B025 AA02 AB01 AC01 AD04 AD08 AD09 AE08 5F001 AA12 AA13 AC06 AD19 AD62 AE02 AE08 AG02 AG12 AG21 5F083 EP17 EP18 EP65 EP70 ER02 ER22 ER30 JA02 JA04 JA06 KA07 KA08 KA13 PR12 PR21 PR37 5F101 BA42 BA45 BC11 BD10 BD37 BE05 BE07 BH02 BH03 BH09
Claims (8)
- 【請求項１】 半導体基板上に、第１ゲート酸化膜と、
シリコン酸化膜よりも電荷をトラップしやすい絶縁材か
らなる電荷トラップ層と、第2ゲート酸化膜とからなる
ゲート絶縁膜と、ゲート電極とが順に重ねて形成され、
前記電荷トラップ層と前記半導体基板との間で電荷の移
動を生じさせて、電気的書き換えを可能にしたメモリセ
ルが複数個マトリクス配置されたメモリセルアレイを有
する不揮発性半導体記憶装置（EEPROM）において、 前記メモリセルに対してデータを書き込んだ後に、前記
電荷トラップ層から電子を一部排除するよう動作する不
揮発性半導体記憶装置。 - 【請求項２】 前記ゲート電極にVwp、前記メモリセル
のドレインにVdpなる電圧を印加して前記メモリセルに
データを書き込む手段と、 前記ゲート絶縁膜にVwe、前記メモリセルのソース乃至
ドレインにVbeなる消去電圧をte秒間印加して前記メモ
リセルからデータを消去する手段と、 前記データ書き込み動作の後に、前記ゲート絶縁膜にVw
sなる電圧、前記ソース乃至ドレインにVbsなる電圧をts
秒間印加し、電子の一部排除動作を行う手段とを、 0≦|Vws|≦|Vwe|，0≦|Vbs|≦|Vbe|，ts≦te の関係を満たして有する請求項１記載の不揮発性半導体
記憶装置。 - 【請求項３】 前記した電子の一部排除動作を Vbs = Vdp なる電圧の関係をもって行う請求項２記載の不揮発性半
導体記憶装置。 - 【請求項４】 ベリファイ書き込みを行う際、前記メモ
リセルアレイに対してデータの書き込みを行った後に、
前記電子の一部排除動作及びベリファイ動作を行い、こ
の操作を十分書き込みが行われるまで繰り返す請求項1
乃至3記載の不揮発性半導体記憶装置。 - 【請求項５】 半導体基板上に、第１ゲート酸化膜と、
シリコン酸化膜よりも電荷をトラップしやすい絶縁材か
らなる電荷トラップ層と、第2ゲート酸化膜とからなる
ゲート絶縁膜と、ゲート電極とが順に重ねて形成され、
前記電荷トラップ層と前記半導体基板との間で電荷の移
動を生じさせて、電気的書き換えを可能にしたメモリセ
ルが複数個マトリクス配置されたメモリセルアレイを有
する不揮発性半導体記憶装置（EEPROM）に対し、前記メ
モリセル内に記憶されたデータを消去する電圧と同等の
電圧を、電子の一部排除動作を行うように短時間印加す
ることを特徴とする不揮発性半導体記憶装置のデータ保
持方法。 - 【請求項６】 前記ゲート電極にVwp、前記メモリセル
のドレインにVdpなる電圧を印加して前記メモリセルに
データを書き込む手段と、 前記ゲート絶縁膜にVwe、前記メモリセルのソース乃至
ドレインにVbeなる消去電圧をte秒間印加して前記メモ
リセルからデータを消去する手段と、 前記データ書き込み動作の後に、前記ゲート絶縁膜にVw
sなる電圧、前記ソース乃至ドレインにVbsなる電圧をts
秒間印加し、電子の一部排除動作を行う手段とを、 0≦|Vws|≦|Vwe|，0≦|Vbs|≦|Vbe|，ts≦te の関係を満たして有する請求項５記載の不揮発性半導体
記憶装置のデータ保持方法。 - 【請求項７】 電子の一部排除動作を Vbs = Vdp なる電圧の関係をもって行う請求項６記載の不揮発性半
導体記憶装置のデータ保持方法。 - 【請求項８】 ベリファイ書き込みを行う際、メモリセ
ルアレイに書き込みを行った後に前記電子の一部排除動
作及び検証動作を行い、この操作を十分書き込みが行わ
れるまで繰り返す請求項５乃至７記載の不揮発性半導体
記憶装置のデータ保持方法。
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|---|---|---|---|
| JP2000141072A JP4002712B2 (ja) | 2000-05-15 | 2000-05-15 | 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法 |
| TW089121506A TW466711B (en) | 2000-05-15 | 2000-10-13 | Non-volatile semiconductor memory device and data holding method of the same |
| US09/689,714 US6567312B1 (en) | 2000-05-15 | 2000-10-13 | Non-volatile semiconductor memory device having a charge storing insulation film and data holding method therefor |
| KR1020000065214A KR100675072B1 (ko) | 2000-05-15 | 2000-11-03 | 불휘발성 반도체 기억 장치 및 불휘발성 반도체 기억장치의 데이터 유지 방법 |
| DE10100939A DE10100939B4 (de) | 2000-05-15 | 2001-01-10 | Nichtflüchtige Halbleiterspeichervorrichtung und Datenhalteverfahren derselben |
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