JP3980874B2 - 半導体記憶装置及びその駆動方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体記憶装置及びその駆動方法に関し、特に、データの書き換えを行うために用いて好適なものである。
【0002】
【従来の技術】
不揮発性メモリとして、例えばゲート酸化膜間に形成した窒化膜に電子を蓄積してデータの保持を行うフラッシュメモリがある。このフラッシュメモリは、セル構造が単純なため製造コストを低減できる等の利点を有している。
【0003】
ここで、上記窒化膜に電子を蓄積してデータの保持を行うNOR型フラッシュメモリセルにおける従来のデータ書き込み、消去動作を、図9のNOR型フラッシュメモリセルの構造の一例を示した断面図を用いて簡単に説明する。
【0004】
まず、データの書き込みは、チャネルホットエレクトロンを発生させて行う。具体的には、例えば、コントロールゲート24に約9V、ドレイン25に約5V、ソース26及び基板27に0Vをそれぞれ印加することにより、チャネル28のドレイン25近傍で発生するホットエレクトロンを、窒化膜29にトラップさせることにより行う。
【0005】
一方、データの消去は、ホットホールインジェクションにより行う。具体的には、例えば、コントロールゲート24に約−6V、ドレイン25に約6V、基板27に0Vを印加すると共に、ソース26をフローティングにすることにより、ドレイン25から基板27に流れるバンド間トンネル電流によって発生するホールを窒化膜29に注入し、窒化膜29にトラップされている電子28を中和させることにより行う。
【0006】
このようにして、従来は、窒化膜中に電子を蓄積してデータの保持を行うNOR型のフラッシュメモリセルのデータの書き換えを行っていた。
【0007】
【発明が解決しようとする課題】
しかしながら、上述のような方法でデータの書き換えを繰り返し行うと、図9に示すように、窒化膜29下に形成されている酸化膜31中に電子32がトラップされてしまうため、トランジスタ特性、特にサブシュレッシュホールド特性が劣化してしまう虞があった(以下、上記データの書き換えを繰り返し行うことをサイクリングと表す)。
【0008】
一般に、酸化膜中へホールが注入されると、酸化膜のトラップ準位が増加することが知られている。したがって、上述したホットホールインジェクションによりデータの消去を行うと、窒化膜29下に形成される酸化膜31に電子32が多くトラップされ、このトラップした電子32により、サブシュレッシュホールド特性が劣化する。
【0009】
このようにサブシュレッシュホールド特性が劣化すると、サイクリング前後におけるゲート電圧Vgとドレイン電流Idとの関係(Vg−Idカーブ)は、図10のように変化する。図10に示したように、サイクリング後のVg−Idカーブ33は、サイクリング前のVg−Idカーブ34に比べ、高いゲート電圧Vgにおけるドレイン電流Idが減少してしまう特性になり、窒化膜29への電子注入量が少ない場合でも、プログラムベリファイをパスしてしまう。
【0010】
すなわち、上記窒化膜に電子を蓄積してデータの保持を行うNOR型のフラッシュメモリセルを有した従来の半導体記憶装置では、窒化膜29にトラップしている電子30が少なくても、酸化膜31に電子32がトラップされるため、窒化膜29に所定の電子が蓄積されていると誤判断してしまい、メモリのデータ保持特性を十分に得ることができなかった。
【0011】
また、酸化膜31にトラップされた電子32は、不安定な領域に存在しているため、弱い電界にさらされたり、放置したりすると、容易に基板27に抜けてしまう。特に、高温放置を行った場合に、より容易に基板27に抜けるようになる(以下、高温放置することをベークと表す)。
【0012】
酸化膜31にトラップされた電子32が、ベーク等によって基板27に抜けると、図10に示したサイクリング後のVg−Idカーブ33は、同じく図10に示したベーク後のVg−Idカーブ35のように変化する。
【0013】
すなわち、ベーク後のフラッシュメモリセルは、サイクリング後に比べると、サブシュレッシュホールド特性は回復するが、サイクリング前に比べると、高いゲート電圧Vgにおけるドレイン電流Idが増加する特性になり、この場合、窒化膜29に蓄積されている電子が少ないため、プログラムベリファイをパスすることができなくなる。
【0014】
このため、例えば、「データ0」(書き込み状態)の読み出しマージンが小さくなって、読み出したデータが化けてしまい、メモリのデータ保持特性が劣化してしまう虞があった。
【0015】
本発明は、上述の問題点にかんがみ、ゲート絶縁膜中に形成した窒化膜に電荷を蓄積してデータを保持するフラッシュメモリセルのデータ保持特性を向上させることを目的とする。
【0016】
【課題を解決するための手段】
本発明は、上記の課題を解決するため、以下に示す態様を備える。
【0017】
本発明の第1の態様は、半導体基板上に形成される第1のゲート絶縁膜と、上記第1のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第2のゲート絶縁膜と、上記第2のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、上記セルアレイに備えたメモリセルのコントロールゲートを、上記半導体基板に対して負電圧にするデータ消去動作と、上記データ消去動作と上記データ消去動作のベリファイとの間に上記データ消去動作毎に、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを0V、所定の正電圧、またはフローティングにする第1デトラップ動作とを含む制御を行う制御回路とを有することを特徴とする。
【0019】
上記第1の態様における構成では、電子トラップ層に蓄積されずに、電子トラップ層下部の第1のゲート絶縁膜にトラップされた電子が抜き出されるようになる。
【0020】
また、上記制御回路は、上記メモリセルにデータを書き込むための書き込みシーケンス中に、上記デトラップ動作を行うように制御すれば好ましく、特に、上記メモリセルにデータを書き込んだ直後に、上記デトラップ動作を行うように制御するようにすれば、データ書き込み後に第1のゲート絶縁膜にトラップされた電子を抜き出すことができ、電子が第1のゲート絶縁膜にトラップされることなく、確実に電子トラップ層に蓄積されるようになる。
【0025】
また、上記第1の態様において、上記制御回路は、上記デトラップ動作時に、電子トラップ層及び半導体基板間にFN電流が流れるのを阻止できる範囲内の負電圧を、上記コントロールゲートに印加すれば好ましい。
【0026】
かかる構成では、電子トラップ層下部の第1のゲート絶縁膜にトラップされた電子だけが抜き出されるようになる。
【0027】
【発明の実施の形態】
(第1の実施の形態)
次に、添付の図面を参照しながら、本発明の第1の実施の形態の半導体記憶装置及びその駆動方法について説明する。なお、本実施の形態では、上記半導体記憶装置に備えられるメモリセルが、NOR型の場合を例に挙げて説明する。
【0028】
図1は、本実施の形態の半導体記憶装置の構成の一例を示すブロック図である。
図1において、半導体記憶装置1は、セルアレイ2と、入出力バッファ3と、制御回路4と、データラッチ5と、書き込み回路及び電圧切り替え回路6と、アドレスラッチ7と、第1のデコーダ8と、第2のデコーダ9と、消去回路10と、チップイネーブル/出力イネーブル回路11とを有している。
【0029】
セルアレイ2は、主として図示しない外部装置から送られてくるデータを記憶する複数のメモリセルを有して構成される。
【0030】
なお、上述したように、本実施の形態では、外部とデータのやり取りを行うためのビット線1本に対して複数個のメモリセルが並列に接続されるNOR型の構造のメモリセルを採用している。また、このセルアレイ2は、チップイネーブル/出力イネーブル回路11から入力するチップイネーブル信号CEの反転信号/CEに基づいて動作する。
【0031】
入出力バッファ3は、データラッチ5を介してセルアレイ2に記憶するためのデータD1を、上記外部装置から入力すると共に、セルアレイ2に記憶されているデータD2を上記外部装置に出力する機能を有する。なお、入出力バッファ3は、チップイネーブル/出力イネーブル回路11から入力する出力イネーブル信号OEの反転信号/OEに基づいてデータD2を上記外部装置に出力する。
【0032】
制御回路4は、ライトイネーブル信号WEの反転信号/WE及び上記チップイネーブル信号の反転信号/CEに基づいて、制御信号を生成し、半導体記憶装置1の動作を統括制御する機能を有する。
【0033】
この制御回路4で生成される制御信号は、具体的に、データの書き込み指示、書き込みベリファイ、または消去ベリファイを行うためのメモリセル制御信号SAや、データの消去を行うためのデータ消去制御信号SBや、データラッチ5の動作を制御するためのデータラッチ制御信号SC等である。
【0034】
上記書き込みベリファイは、データの書き込みを行うメモリセルにデータが書き込まれていることを確認する動作である。具体的には、制御回路4が、データを書き込むメモリセルの閾値が所定値よりも高い値であることを確認する動作である。
【0035】
一方、上記消去ベリファイは、データの消去を行うメモリセルからデータが消去されていることを確認する動作である。具体的には、制御回路4が、データを消去するメモリセルの閾値が上記所定値よりも低い値であることを確認する動作である。
【0036】
データラッチ5は、制御回路4から出力されるデータラッチ制御信号SCに基づいて、入出力バッファ3から入力したデータD1をセルアレイ2に出力すると共に、セルアレイ2に記憶されているデータD2を入出力バッファ3に出力する機能を有する。
【0037】
さらに、このデータラッチ5は、上記書き込みベリファイ、または消去ベリファイを行う際に制御回路4から出力されるデータラッチ制御信号SCに基づいて、上記書き込みベリファイ、または消去ベリファイを行ったメモリセルのデータD2を制御回路4に出力する機能も有する。
【0038】
そして、制御回路4は、このデータD2に基づいて、メモリセルの閾値が上記所定値よりも高いか低いかを判定し、上記書き込みベリファイ、または消去ベリファイを行う。
【0039】
書き込み回路及び電圧切り替え回路6は、制御回路4から出力される上記メモリセル制御信号SAと、データラッチ5からのデータD1とに基づいて、メモリセルを活性化するためのメモリセル駆動用信号SDをアドレスラッチ7に出力する機能を有する。
【0040】
そして、この書き込み回路及び電圧切り替え回路6は、セルアレイ2内の各メモリセルに印加するゲート電圧の値を切り替える機能も有している。
【0041】
アドレスラッチ7は、書き込み回路及び電圧切り替え回路6から出力される上記メモリセル駆動用信号SDに基づいて、書き込みを行うメモリセルのアドレス信号ADDを、行デコーダ8及び列デコーダ9に出力する機能を有する。
【0042】
行デコーダ8及び列デコーダ9は、上記アドレス信号ADDに基づいてデータの書き込みまたは読出しを行うメモリセルを指定する。
【0043】
消去回路10は、上記データ消去制御信号SBに基づいて、セルアレイ2に記憶されているデータをセクター単位で一括消去するデータ消去パルス信号SEを生成し、メモリセルに記憶されているデータを消去する機能を有する。
【0044】
図2は、上記セルアレイ2内に配置されているNOR型フラッシュメモリセルの構造の一例を示した断面図であり、図3は、図2に示したNOR型フラッシュメモリセルの等価回路図である。
【0045】
図2及び図3において、NOR型フラッシュメモリセル12は、半導体基板としてのp型シリコン基板13と、第1のゲート絶縁膜としての第1のゲート酸化膜14と、電子トラップ層としての窒化膜15と、第2のゲート絶縁膜としての第2のゲート酸化膜16と、コントロールゲート17と、第1の拡散層18と、第2の拡散層19とを有している。
【0046】
図2に示すように、第1のゲート酸化膜14、窒化膜15、第2のゲート酸化膜16、及びコントロールゲート17は、p型シリコン基板13上の所定領域に順次積層形成される。すなわち、上記窒化膜15は、ゲート酸化膜間に形成される構造になる。
【0047】
また、拡散層18、19は、例えばn型不純物を、コントロールゲート17をマスクとして、上記コントロールゲート17の上方からp型シリコン基板13の所定領域にn型不純物をイオンドープして形成され、例えば、第1の拡散層18がソース、第2の拡散層19がドレインとなる。
【0048】
そして、図3に示すように、上記NOR型フラッシュメモリセル12は、窒化膜15内に電子20を蓄積してデータを保存すると共に、上記窒化膜15内に蓄積されている電子20を中和してデータの消去をおこなう構成となる。
【0049】
このような構成の本実施の形態のNOR型フラッシュメモリセル12は、例えば、書き込みを行うビットを含むセクター内のデータの消去を行って、「データ1」の状態にしてから、「データ0」の書き込みを行う。そして、この書き込み終了後、データが書き込まれていることを確認する書き込みベリファイを行う。
【0050】
上記「データ0」の書き込みは、具体的には、例えば、コントロールゲート17に約9V、ドレイン19に約5V、ソース18及びシリコン基板13に0Vをそれぞれ印加して、チャネルで発生するホットエレクトロンを、窒化膜15にトラップさせて行う。
【0051】
データの消去は、メモリセル内のデータのオーバーイレースを回避するため、データを消去するセクター内の全ビットにデータの書き込みを行い(以下、この書き込み動作を消去前書き込みと表す)、その後、セクター内の全ビットに対してデータが消去されていることを確認する消去ベリファイを行ってから実行する。
【0052】
すなわち、データを消去するセクター内の全ビットにデータの書き込む消去前書き込みを行った後、データの消去を行うセクター内の全ビットのデータを読み出して消去ベリファイを行い、消去ベリファイにフェイル(Fail)し、データが消去されていないときにセクター単位でデータを消去する。
【0053】
このデータの消去は、具体的には、例えば、コントロールゲート17に約−6V、ドレイン19に約6V、シリコン基板13に0Vを印加すると共に、ソース18をフローティングにすることにより、ドレイン19からシリコン基板13に流れるバンド間トンネル電流によって発生するホールを窒化膜15に注入し、窒化膜15にトラップされている電子20を中和させることにより行う。
【0054】
また、データの読み出しは、ドレイン及びソースを上記データ書き込み時、及びデータ消去時と逆にするリバースリードにより行う。
【0055】
具体的には、例えば、第1の拡散層18をドレイン、第2の拡散層19をソースとし、コントロールゲート17に約5V、ドレイン18に約1.5V、ソース19及び基板13にそれぞれ0Vを印加して行う。
【0056】
これにより、例えば、窒化膜15中に電子20がトラップされている場合には、このトラップされた電子20によりチャネルの形成が阻害され、電流が流れなくなり、セルの状態を読み出すことが可能となる。
【0057】
以上のようにしてデータの書き込み、及び消去を繰り返すと、窒化膜15の下部に形成される第1のゲート酸化膜14に、電子21がトラップされるようになるため、本実施の形態の半導体記憶装置1では、データ書き込みシーケンス中、及びデータ消去シーケンス中のうち、少なくとも何れか一方で、上述した第1のゲート酸化膜14にトラップされた電子21をデトラップする。
【0058】
具体的には、NOR型フラッシュメモリセル12の窒化膜15に蓄積されている電子20を抜き出してデータを消去するときに印加するゲート電圧(例えば−6V)よりも絶対値の大きい負電圧を、コントロールゲート17に印加すると共に、p型シリコン基板13、ソース18、及びドレイン19にそれぞれ0V(または正電圧)を印加する。
【0059】
ただし、図4に示すように、コントロールゲート17に印加する電圧の絶対値Vg(ゲート電圧と基板電圧との差)を高くしすぎると、窒化膜15、及びp型シリコン基板13間にFN(Fowler-Nordheim)電流が流れるため、デトラップ前後におけるフラッシュメモリセル12の閾値の変化量ΔVTHが増大してしまい、本来保持すべき窒化膜15に蓄積されている電子20もp型シリコン基板13に抜き出されてしまう。
【0060】
そこで、第1の酸化膜14にトラップされた電子21をデトラップする時にコントロールゲート17に印加する電圧の絶対値を、データ消去時におけるゲート電圧よりも大きく、且つ、上記FN電流が流れない範囲で設定し、第1のゲート酸化膜14に蓄積されている電子21のみをp型シリコン基板13に抜き出すようにする。
【0061】
具体的には、例えば、コントロールゲート17に−6Vを印加してデータを消去した場合に、コントロールゲート17を−10V(Vg=−10V)、シリコン基板13、ドレイン18、及びソース19をそれぞれ0V(Vsub=Vd=Vs=0V)にすることで、第1のゲート酸化膜14に蓄積されている電子21だけをp型シリコン基板13にデトラップする。
【0062】
ここで、図5のフローチャートを参照しながら、本実施の形態の半導体記憶装置のデータの書き込みシーケンスについて説明する。
【0063】
まず、最初のステップS1において、制御回路4は、書き込みを行うビットに既にデータが書き込まれているか否かを判定する上記書き込みベリファイを行う。
【0064】
具体的に、制御回路4は、ライトイネーブル信号WEの反転信号/WEに基づいて、メモリセル制御信号SAを生成して書き込み回路及び電圧切り替え回路6に出力すると共に、チップイネーブル信号CEの反転信号/CEに基づいて、データラッチ制御信号SCを生成してデータラッチ5に出力する。
【0065】
メモリセル制御信号SAを入力した書き込み回路及び電圧切り替え回路6は、メモリセル駆動用信号SDをアドレスラッチ7に出力する。これにより、アドレス信号ADDがデコーダ8、9に出力され、書き込みを行うメモリセルが指定される。そして、アドレス信号ADDにより指定されたメモリセルのデータD2が、データラッチ5を介して制御回路4に出力される。
【0066】
制御回路4は、このデータD2に基づいて、メモリセルの閾値電圧が上記所定値よりも高くなっていることを確認(ベリファイ)することで、書き込みを行うメモリセルの窒化膜15に蓄積されている電子21が所定の値より多くなっていることを確認する。
【0067】
以上のようにして、制御回路4が書き込みベリファイをした結果、書き込みベリファイをパスすれば、書き込み動作を終了するが、書き込みベリファイにフェイルし、書き込みを行うビットにデータが書き込まれていないと判定すると、ステップS2に進み、データラッチ5は、制御回路4からのデータラッチ制御信号SCに基づいて、データD1をセルアレイ2に出力し、データを書き込む。
【0068】
次に、ステップS3において、制御回路4は、ステップS1の動作で指定したメモリセルのコントロールゲート17に、上述した範囲の値の負電圧(例えば−10V)を印加すると共に、ソース18、ドレイン19、及びp型シリコン基板13に0V(または正電圧)を印加して第1のゲート酸化膜14にトラップした電子21をp型シリコン基板13にデトラップする。そして、ステップS1の動作に戻り、書き込みベリファイをパスするまでステップS1〜S3の動作を繰り返す。
【0069】
なお、ステップS3において、ソース18、及びドレイン19をフローティングにしてもよい。また、p型シリコン基板13に対してコントロールゲート17に負電圧が印加されればよいので、p型シリコン基板13に印加する電圧は必ずしも0Vでなくてもよい。また、p型シリコン基板13、ソース18、及びドレイン19に正電圧を印加する場合は、略同じ値の正電圧を、p型シリコン基板13、ソース18、及びドレイン19に印加するようにする。
【0070】
以上のように、本実施の形態では、データの書き込み直後に第1の酸化膜14にトラップした電子21をp型シリコン基板13にデトラップするようにしたので、書き込み後に第1のゲート酸化膜14にトラップした電子21を、その都度p型シリコン基板13にデトラップすることができる。したがって、外部装置から入力したデータが、NOR型メモリセル12の窒化膜15に確実に書き込まれるようになり、データ保持特性が向上する。
【0071】
なお、本実施の形態では、窒化膜15に十分に電子を書き込むようにするために、データ書き込み直後にデトラップを行う構成としたが、データ書き込み直後ではなく、ステップS1の動作で書き込みベリファイをパスした後にデトラップを行うようにしてもよい。このようにすれば、デトラップを行う回数を減らすことができる。そして、デトラップを書き込み直後に行うか書き込みベリファイをパスした後に行うかは、半導体記憶装置1の使用目的に合わせて、適宜選択すればよい。
【0072】
また、図5に示したフローチャートは、1ビットの書き込み動作を説明したものであるが、数ビットの書き込み動作を行う場合は、ステップS1において、書き込みベリファイをパスした後、次のアドレスのメモリセルについてステップS1〜ステップS3と同様の動作を行う構成になる。
【0073】
次に、図6のフローチャートを参照しながら、本実施の形態の半導体記憶装置のデータ消去シーケンスについて説明する。
【0074】
まず、ステップS11〜ステップS15において、半導体記憶装置1は、メモリセル内のデータのオーバーイレースを回避するため、データ消去の直前に、消去を行うセクターの全ビットにデータの書き込みを行う上記消去前書き込みシーケンスを実行する。
【0075】
具体的には、ステップS11において、制御回路4は、データ消去を行うセクター内のアドレスの全ビットにデータが書き込まれているか否かを判定する書き込みベリファイを行う。この書き込みベリファイは、図5のステップS1の動作における書き込みベリファイと同様の動作を行うことにより実現する。
【0076】
判定の結果、書き込みベリファイにフェイルし、データ消去を行う上記セクター内のアドレスの全ビットにデータが書き込まれていないと判定すると、ステップS12に進み、書き込み回路及び電圧切り替え回路6は、制御回路4から入力したメモリセル制御信号SAに基づいて、データ書き込み信号としてのメモリセル駆動用信号SDを生成し、アドレスラッチ7を介して上記所定のアドレスの全ビットに出力してデータを書き込む。
【0077】
次に、ステップS13において、制御回路4は、コントロールゲート17に上述した範囲の値の負電圧(例えば−10V)を印加すると共に、ソース18、ドレイン19、及びp型シリコン基板13に0V(または正電圧)を印加して第1のゲート酸化膜14にトラップされている電子21をp型シリコン基板13にデトラップする。そして、ステップS11の書き込みベリファイをパスするまでステップS11〜S13の動作を繰り返す。
【0078】
なお、ステップS13において、ソース18、及びドレイン19をフローティングにしてもよい。また、p型シリコン基板13に対してコントロールゲート17に負電圧が印加されればよいので、p型シリコン基板13に印加する電圧は必ずしも0Vでなくてもよい。また、p型シリコン基板13、ソース18、及びドレイン19に正電圧を印加する場合は、略同じ値の正電圧を、p型シリコン基板13、ソース18、及びドレイン19に印加するようにする。
【0079】
一方、ステップS11において、書き込みベリファイをパスし、データ消去を行う所定のアドレスの全ビットにデータが書き込まれていると判定すると、ステップS14に進み、制御回路4は、データラッチ5から出力されるデータD2に基づいて、ステップS11で行った書き込みベリファイが、セクター内の最後のアドレスに対するものであるか否かを判定する。
【0080】
判定の結果、書き込みベリファイが、セクター内の最後のアドレスに対するものでないと判定すると、ステップS15に進んで次のアドレスに移行し、再びステップS11の書き込みベリファイを行って、セクター内の全ビット書き込みが行われるまでステップS11〜S15の動作を繰り返す。
【0081】
以上のように、ステップS11〜ステップS15までの消去前書き込みシーケンスが、複数のアドレスにデータを書き込むシーケンスであるのに対し、図5に示したステップS1〜S3の書き込みシーケンスは1ビットに対する書き込みを行うシーケンスである。したがって、データ書き込みと消去前書き込みとは同じシーケンスにより実行される。
【0082】
そして、ステップS14において、書き込みベリファイがセクター内の最後のアドレスに対するものであると判定され、セクター内の全ビットデータが書き込まれると、ステップS16に進んで制御回路4は、セクター内の全ビットが消去されているか否かを判定する消去ベリファイを行う。
【0083】
この消去ベリファイは、制御回路4が、セルアレイ2からデータラッチ5を介して入力するデータD2に基づいて、データの消去を行うメモリセルの窒化膜15に蓄積されている電子20が所定の値より少ないことを確認(ベリファイ)すること以外の動作は、図5のステップS1の動作と同様である。なお、上記窒化膜15に蓄積されている電子20が所定の値より少ないことを確認する動作は、具体的に、メモリセルの閾値電圧が所定の値よりも低くなっていることを確認することで行われる。
【0084】
判定の結果、消去ベリファイをパスし、セクター内の全ビットが消去されていると判定すると、消去動作を終了する。
【0085】
一方、消去ベリファイにフェイルし、セクター内の全ビットが消去されていないと判定すると、ステップS17に進んで、消去回路10は、制御回路4から出力されるデータ消去制御信号SBに基づいて、データ消去パルス信号SEをセルアレイ2に出力し、セクター内の全ビット消去を行う。
【0086】
次に、ステップS18において、制御回路4は、コントロールゲート17に上述した範囲の値の負電圧(例えば−10V)を印加すると共に、ソース18、ドレイン19、及びp型シリコン基板13に0V(または正電圧)を印加して、第1の酸化膜14にトラップしている電子21をシリコン基板13にデトラップする。そして、ステップS16の消去ベリファイをパスするまでステップS16〜S18の動作を繰り返す。
【0087】
なお、ステップS18において、ソース18、及びドレイン19をフローティングにしてもよい。また、p型シリコン基板13に対してコントロールゲート17に負電圧が印加されればよいので、p型シリコン基板13に印加する電圧は必ずしも0Vでなくてもよい。また、p型シリコン基板13、ソース18、及びドレイン19に正電圧を印加する場合は、略同じ値の正電圧を、p型シリコン基板13、ソース18、及びドレイン19に印加するようにする。
【0088】
一般に、フラッシュメモリセル12では、書き込み時間に比べて消去時間が長い。具体的には、例えば、書き込み時間が約16μsec/wordなのに対し、消去時間は約1sec/sectorである。
【0089】
したがって、上述したようにして消去シーケンス中にデトラップを行うようにすれば、書き込みシーケンス中にデトラップを行うよりもシーケンス全体の遅延の影響を小さくすることが可能になる。
【0090】
また、消去シーケンス中にデトラップを行うようにすれば、第1の酸化膜14にトラップされている電子をデータの書き換え毎に除去できるので、図6のステップS11における書き込みベリファイ、またはステップS16における消去ベリファイを短時間でパスできるようになり、書き込みベリファイ、または消去ベリファイをフェイルする状態のメモリセルに対してデータの書き換えを行う場合には、データ書き換え時に生じる遅延を小さくすることができる。
【0091】
なお、本実施の形態では、より短時間で消去動作を終了することができるように、消去動作中に2回デトラップを行うようにしたが(図6のステップS13とステップS18)、デトラップは必ずしも2回行う必要はなく、ステップS13及びステップS18のうち、少なくとも何れか一方で行えばよい。
【0092】
図7は、図5のステップS3、及び図6のステップS13、S18で行ったデトラップ前後におけるNOR型フラッシュメモリセル12のゲート電圧Vgとドレイン電流Idの関係を表すVg−Idカーブの変化を示した図である。
【0093】
図7に示したように、デトラップ前のVg−Idカーブ22は、デトラップ後のVg−Idカーブ23のように変化する。
【0094】
したがって、上述した方法で第1の酸化膜14にトラップされた電子21をデトラップすることにより、メモリセル12の閾値VTHを変化させずにサブスレッシュホールド特性を改善できる。
【0095】
以上のことから、NOR型フラッシュメモリセル12が本来有している閾値を基準として上記書き込みベリファイ及び消去ベリファイを行えるようになり、従来のように、窒化膜15に蓄積されている電子20が少ない状態で書き込みベリファイをパスしたり、読み出しマージンが低下してデータ化けしたりすることがなくなり、NOR型フラッシュメモリセル12のデータ保持特性を向上させることができる。
【0096】
なお、本実施の形態では、NOR型フラッシュメモリセル12に備えたシリコン窒化膜などの窒化膜15に電子20を蓄積してデータを保持する構成としたが、データを保持するために電子20をトラップする膜は、絶縁体であれば窒化膜15に限定されない。
【0097】
また、ソース18及びドレイン19を0Vにしてデトラップを行うようにしたが、デトラップ時にホットエレクトロン、または、ホットホールインジェクションが発生しなければ、これらの電圧は必ずしも0V(または正電圧)でなくてもよく、例えば、ソース18及びドレイン19をフローティングするようにしてもよい。
【0098】
このように、ホットエレクトロン、または、ホットホールインジェクションが発生しないようにすれば、第1のゲート酸化膜14にトラップした電子21を、確実にデトラップすることができる。
【0099】
(第2の実施の形態)
次に、本発明の第2の実施の形態の半導体記憶装置及びその駆動方法について説明する。なお、本実施の形態は、データ消去動作中に第1のゲート酸化膜14にトラップしている電子21をp型シリコン基板13にデトラップするシーケンスが、上述した第1の実施の形態と異なるだけであるので、上述した第1の実施の形態と同一部分については、同一符号を付して説明を省略する。
【0100】
以下、図8のフローチャートを参照しながら、本実施の形態の半導体記憶装置のデータの消去シーケンスについて説明する。
【0101】
まず、ステップS21〜ステップS24において、上述した第1の実施の形態で説明した図6のステップS11、S12、S14、S15と同様にして消去前書き込みシーケンスを実行する。
【0102】
すなわち、ステップS21において、制御回路4は、書き込みベリファイにより、データ消去を行うセクター内のアドレスの全ビットにデータが書き込まれていないと判定すると、メモリセル制御信号SAを生成する。
【0103】
そして、ステップS22において、書き込み回路及び電圧切り替え回路6は、制御回路4からのメモリセル制御信号SAに基づいて、メモリセル駆動用信号SDを生成し、アドレスラッチ7を介して上記セクター内のアドレスの全ビットにデータを書き込む。
【0104】
一方、書き込みベリファイの結果、データ消去を行う全ビットにデータが書き込まれていると判定すると、ステップS23に進み、制御回路4は、書き込みベリファイが、セクター内の最後のアドレスに対するものであるか否かを判定する。
【0105】
そして、最後のアドレスに対する書き込みベリファイでなければ、ステップS24に進んで次のアドレスに移行し、セクター内の全ビットにデータの書き込みが行われるまでステップS21〜S24の動作を繰り返す。
【0106】
次に、ステップS25において、制御回路4は、コントロールゲート17に上述した第1の実施の形態と同様の範囲の負電圧(例えば−10V)を印加すると共に、ソース18、ドレイン19、及びp型シリコン基板13に0V(または正電圧)を印加して第1のゲート酸化膜14にトラップされている電子21をp型シリコン基板13にデトラップする。
【0107】
なお、ステップS25において、ソース18、及びドレイン19をフローティングにしてもよい。また、p型シリコン基板13に対してコントロールゲート17に負電圧が印加されればよいので、p型シリコン基板13に印加する電圧は必ずしも0Vでなくてもよい。また、p型シリコン基板13、ソース18、及びドレイン19に正電圧を印加する場合は、略同じ値の正電圧を、p型シリコン基板13、ソース18、及びドレイン19に印加するようにする。
【0108】
次に、ステップS26において、制御回路4は、セクター内の全ビットが消去されているか否かを判定する消去ベリファイを行う。なお、本実施の形態の消去ベリファイも第1の実施の形態における消去ベリファイと同様に、メモリセルの窒化膜15に蓄積されている電子21が所定の値より少ないことを確認(ベリファイ)すること以外は、書き込みベリファイと同様の動作を行う。上記窒化膜15に蓄積されている電子21が所定の値より少ないことを確認する動作は、具体的に、メモリセルの閾値電圧が所定の値よりも低くなっていることを確認することで行われる。
【0109】
判定の結果、消去ベリファイにフェイルし、セクター内の全ビットが消去されていないと判定すると、ステップS27に進んで、消去回路10は、制御回路4から出力されるデータ消去制御信号SBに基づいて、データ消去パルス信号SEをセルアレイ2に出力し、セクター内の全ビットの消去を行う。そして、セクター内の全ビットの消去が終了し、ステップS26の消去ベリファイをパスするまでステップS26、S27の動作を繰り返す。
【0110】
一方、消去ベリファイをパスし、セクター内の全ビットが消去されていると判定すると、ステップS28に進み、制御回路4は、コントロールゲート17に上述した第1の実施の形態と同様の範囲の負電圧(例えば−10V)を印加すると共に、ソース18、ドレイン19、及びp型シリコン基板13に0V(または正電圧)を印加してデトラップを行い、第1の酸化膜14にトラップしている電子21をシリコン基板13にデトラップする。
【0111】
なお、ステップS28において、ソース18、及びドレイン19をフローティングにしてもよい。また、p型シリコン基板13に対してコントロールゲート17に負電圧が印加されればよいので、p型シリコン基板13に印加する電圧は必ずしも0Vでなくてもよい。また、p型シリコン基板13、ソース18、及びドレイン19に正電圧を印加する場合は、略同じ値の正電圧を、p型シリコン基板13、ソース18、及びドレイン19に印加するようにする。
【0112】
以上のように、消去前書き込みの後に消去を行う複数のセルに対して一括してデトラップを行い、さらに、消去ベリファイをパスした後に複数のセルに対して一括してデトラップを行うようにすれば、上述した第1の実施の形態の効果に加え、デトラップの回数を大幅に減らすことができる。
【0113】
なお、本実施の形態では、より短時間で消去動作を終了することができるように、消去動作中に2回デトラップを行うようにしたが(図8のステップS25とステップS32)、デトラップは必ずしも2回行う必要はなく、ステップS25とステップS32のどちらか1回行えばよい。
【0114】
また、上述した第1及び第2の実施の形態では、メモリセルがNOR型の場合について説明したが、NAND型の場合でも上述したのと同様にして、窒化膜下に形成される第1の酸化膜にトラップした電子をデトラップすることができる。
【0115】
以下、本発明の諸態様を付記としてまとめて記載する。
【0116】
(付記1) 半導体基板上に形成される第1のゲート絶縁膜と、上記第1のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第2のゲート絶縁膜と、上記第2のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、
上記セルアレイに備えたメモリセルのコントロールゲートを、上記半導体基板に対して負電圧にするデータ消去動作と、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを0V、所定の正電圧、またはフローティングにするデトラップ動作とを含む制御を行う制御回路とを有することを特徴とする半導体記憶装置。
【0117】
(付記2) 上記制御回路は、上記デトラップ動作時に、コントロールゲートに負電圧を印加するとともに、上記半導体基板、ソース、及びドレインに同じ値の正電圧を印加し、上記コントロールゲートと、上記半導体基板、ソース、及びドレインとの間の電界が、上記データ消去動作時よりも大きくなるストレスを印加ことを特徴とする付記1に記載の半導体記憶装置。
【0118】
(付記3) 半導体基板上に形成される第1のゲート絶縁膜と、上記第1のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第2のゲート絶縁膜と、上記第2のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、
上記セルアレイに備えたメモリセルにデータを書き込むためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを0V、所定の正電圧、またはフローティングにするデトラップ動作を含む制御を行う制御回路とを有することを特徴とする半導体記憶装置。
【0119】
(付記4) 上記制御回路は、上記デトラップ動作時に、コントロールゲートに負電圧を印加するとともに、上記半導体基板、ソース、及びドレインに同じ値の正電圧を印加し、上記コントロールゲートと、上記半導体基板、ソース、及びドレインとの間の電界が、上記データ消去動作時よりも大きくなるストレスを印加ことを特徴とする付記3に記載の半導体記憶装置。
【0120】
(付記5) 上記制御回路は、上記メモリセルにデータを書き込むための書き込みシーケンス中に、上記デトラップ動作を行うように制御することを特徴とする付記1に記載の半導体記憶装置。
【0121】
(付記6) 上記制御回路は、上記メモリセルにデータを書き込んだ直後に、上記デトラップ動作を行うように制御することを特徴とする付記3に記載の半導体記憶装置。
【0122】
(付記7) 上記制御回路は、上記メモリセルにデータを書き込むための書き込みシーケンスの最後に上記デトラップ動作を行うように制御することを特徴とする付記3に記載の半導体記憶装置。
【0123】
(付記8) 上記制御回路は、上記メモリセルのデータを消去するための消去シーケンスのうち、データ消去動作と異なる時に、上記デトラップ動作を行うことを特徴とする付記3に記載の半導体記憶装置。
【0124】
(付記9) 半導体基板上に形成される第1のゲート絶縁膜と、上記第1のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第2のゲート絶縁膜と、上記第2のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、
上記セルアレイに備えたメモリセルに書き込まれているデータを消去するためのシーケンスのうち、データ消去動作と異なる時に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを0V、所定の正電圧、またはフローティングにするデトラップ動作を含む制御を行う制御回路とを有することを特徴とする半導体記憶装置。
【0125】
(付記10) 上記制御回路は、上記デトラップ動作時に、コントロールゲートに負電圧を印加するとともに、上記半導体基板、ソース、及びドレインに同じ値の正電圧を印加し、上記コントロールゲートと、上記半導体基板、ソース、及びドレインとの間の電界が、上記データ消去動作時よりも大きくなるストレスを印加ことを特徴とする付記9に記載の半導体記憶装置。
【0126】
(付記11) 上記制御回路は、上記メモリセルのデータを消去した直後に上記デトラップ動作を行うように制御することを特徴とする付記9に記載の半導体記憶装置。
【0127】
(付記12) 上記制御回路は、上記メモリセルのデータを消去するための消去シーケンスの最後に上記デトラップ動作を行うことを特徴とする付記7に記載の半導体記憶装置。
【0128】
(付記13) 上記制御回路は、上記デトラップ動作時に、電子トラップ層及び半導体基板間にFN電流が流れるのを阻止できる範囲内の負電圧を、上記コントロールゲートに印加することを特徴とする付記1、3、及び9の何れか1項に記載の半導体記憶装置。
【0129】
(付記14) 上記電子トラップ層は、窒化膜からなることを特徴とする付記1、3、及び9の何れか1項に記載の半導体記憶装置。
【0130】
(付記15) 半導体基板上に形成される第1のゲート絶縁膜と、上記第1のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第2のゲート絶縁膜と、上記第2のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えた半導体装置の駆動方法であって、
上記メモリセルのコントロールゲートを、上記半導体基板に対して負電圧にするデータ消去動作と、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを0Vまたはフローティングにするデトラップ動作とを含む制御を行う制御処理を行うことを特徴とする半導体記憶装置の駆動方法。
【0131】
(付記16) 半導体基板上に形成される第1のゲート絶縁膜と、上記第1のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第2のゲート絶縁膜と、上記第2のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えた半導体装置の駆動方法であって、
上記メモリセルにデータを書き込むためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを0Vまたはフローティングにするデトラップ動作を含む制御を行う制御処理を行うことを特徴とする半導体記憶装置の駆動方法。
【0132】
(付記17) 上記制御処理は、上記メモリセルにデータを書き込むための書き込みシーケンス中に、上記デトラップ動作を行うように制御することを特徴とする付記15に記載の半導体記憶装置の駆動方法。
【0133】
(付記18) 上記制御処理は、上記メモリセルにデータを書き込んだ直後に、上記デトラップ動作を行うように制御することを特徴とする付記16に記載の半導体記憶装置の駆動方法。
【0134】
(付記19) 上記制御処理は、上記メモリセルにデータを書き込むための書き込みシーケンスの最後に上記デトラップ動作を行うように制御することを特徴とする付記16に記載の半導体記憶装置の駆動方法。
【0135】
(付記20) 上記制御処理は、上記メモリセルのデータを消去するための消去シーケンスのうち、データ消去動作と異なる時に、上記デトラップ動作を行うことを特徴とする付記16に記載の半導体記憶装置の駆動方法。
【0136】
(付記21) 半導体基板上に形成される第1のゲート絶縁膜と、上記第1のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第2のゲート絶縁膜と、上記第2のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えた半導体装置の駆動方法であって、
上記メモリセルに書き込まれているデータを消去するためのシーケンスのうち、データ消去動作と異なる時に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを0Vまたはフローティングにするデトラップ動作を含む制御を行う制御回路とを有することを特徴とする半導体記憶装置の駆動方法。
【0137】
(付記22) 上記制御処理は、上記メモリセルのデータを消去した直後に上記デトラップ動作を行うように制御することを特徴とする付記21に記載の半導体記憶装置の駆動方法。
【0138】
(付記23) 上記制御処理は、上記メモリセルのデータを消去するための消去シーケンスの最後に上記デトラップ動作を行うことを特徴とする付記21に記載の半導体記憶装置の駆動方法。
【0139】
(付記24) 上記制御処理は、上記デトラップ動作時に、電子トラップ層及び半導体基板間にFN電流が流れるのを阻止できる範囲内の負電圧を、上記コントロールゲートに印加することを特徴とする付記16に記載の半導体記憶装置の駆動方法。
【0140】
【発明の効果】
上述したように、本発明によれば、メモリセルにデータを書き込むためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを0V、所定の正電圧、またはフローティングにするようにしたので、電子トラップ層下部の第1のゲート絶縁膜にトラップした電子を取り除くことができる。これにより、電子トラップ層に十分電子を注入してデータを書き込め、データ保持特性を向上することができる。
【0141】
また、本発明の他の特徴によれば、メモリセルのデータを消去するためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを0V、所定の正電圧、またはフローティングにするようにしたので、データの書き換えに要する時間の遅延の影響を小さくできる。
【0142】
また、本発明の他の特徴によれば、電子トラップ層及び半導体基板間にFN電流が流れるのを阻止できる範囲内で、コントロールゲートをデータ消去動作時よりも大きな負電圧にし、これと同時に上記ソース及びドレインを0V、所定の正電圧、またはフローティングにするようにしたので、電子トラップ層下部の第1のゲート絶縁膜にトラップした電子だけを取り除くことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態を示し、半導体記憶装置の構成の一例を示すブロック図である。
【図2】本発明の第1の実施の形態を示し、半導体記憶装置のセルアレイ内に配置されているNOR型フラッシュメモリセルの構造の一例を示した断面図である。
【図3】本発明の第1の実施の形態を示し、半導体記憶装置のセルアレイ内に配置されているNOR型フラッシュメモリセルの構成の一例を示した等価回路図である。
【図4】本発明の第1の実施の形態を示し、ゲート負電圧に対する閾値電圧の変化量を示した図である。
【図5】本発明の第1の実施の形態を示し、データ書き込み動作中に第1の酸化膜に蓄積されている電子をシリコン基板に引き抜くシーケンスを説明するフローチャートである。
【図6】本発明の第1の実施の形態を示し、データ消去動作中に第1の酸化膜に蓄積されている電子をシリコン基板に引き抜くシーケンスを説明するフローチャートである。
【図7】本発明の第1の実施の形態を示し、デトラップを行う前後におけるフラッシュメモリセルのVg−Idカーブの変化の一例を示した図である。
【図8】本発明の第2の実施の形態を示し、データ消去動作中に第1の酸化膜に蓄積されている電子をシリコン基板に引き抜くシーケンスを説明するフローチャートである。
【図9】従来の技術を示し、窒化膜下に形成される酸化膜中に電子がトラップされる様子を示したNOR型フラッシュメモリセルの構造の一例を示した断面図である。
【図10】従来の技術を示し、サイクリング前後におけるフラッシュメモリセルのVg−Idカーブの変化の一例を示した図である。
【符号の説明】
1 半導体記憶装置
2 セルアレイ
12 NOR型フラッシュメモリセル
13 p型シリコン基板
14 第1のゲート酸化膜
15 窒化膜
16 第2のゲート酸化膜
17 コントロールゲート
20、21 電子
Claims (10)
- 半導体基板上に形成される第1のゲート絶縁膜と、上記第1のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第2のゲート絶縁膜と、上記第2のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、
上記セルアレイに備えたメモリセルのコントロールゲートを、上記半導体基板に対して負電圧にするデータ消去動作と、上記データ消去動作と上記データ消去動作のベリファイとの間に上記データ消去動作毎に、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを、0V、所定の正電圧、またはフローティングにする第1デトラップ動作とを含む制御を行う制御回路とを有することを特徴とする半導体記憶装置。 - 上記制御回路は、上記セルアレイに備えたメモリセルにデータを書き込むためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを、0V、所定の正電圧、またはフローティングにする第2デトラップ動作を含む制御を行うことを特徴とする請求項1記載の半導体記憶装置。
- 上記制御回路は、上記メモリセルへのデータ書き込み動作と前記データ書き込み動作のベリファイとの間に、上記第2デトラップ動作を行うように制御することを特徴とする請求項2に記載の半導体記憶装置。
- 上記制御回路は、上記データ消去動作前に行う上記セルアレイに備えたメモリセルにデータを書き込むための消去前書き込みシーケンス中に、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを、0V、所定の正電圧、またはフローティングにする第3デトラップ動作、を含む制御を行うことを特徴とする請求項1から3のいずれか一項記載の半導体記憶装置。
- 上記制御回路は、上記データ消去動作前に行う上記セルアレイに備えたメモリセルにデータを書き込むための消去前書き込みシーケンス中に、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを、0V、所定の正電圧、またはフローティングにする第3デトラップ動作、を含む制御を行い、
上記消去前書き込みシーケンスは、上記メモリセルにデータを書き込むためのシーケンスと同じシーケンスであることを特徴とする請求項2記載の半導体記憶装置。 - 上記制御回路は、上記メモリセルへの消去前書き込み動作と前記消去前書き込み動作のベリファイとの間に上記第3デトラップ動作を行うように制御することを特徴とする請求項4または5に記載の半導体記憶装置。
- 上記第1デトラップ動作は、上記データ消去動作により上記第1のゲート絶縁膜にトラップされた電子をデトラップすることを特徴とする請求項1〜6の何れか1項に記載の半導体記憶装置。
- 前記メモリセルは、前記メモリセル内の前記電子トラップ層の一部に電子を蓄積することによりデータが書き込まれ、
前記消去動作は、バンド間トンネル電流により発生するホールを前記電子トラップ層の前記一部に注入することにより行うことを特徴とする請求項1〜7の何れか一項に記載の 半導体記憶装置。 - 半導体基板上に形成される第1のゲート絶縁膜と、上記第1のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第2のゲート絶縁膜と、上記第2のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えた半導体装置の駆動方法であって、
上記メモリセルのコントロールゲートを、上記半導体基板に対して負電圧にするデータ消去動作と、上記データ消去動作と上記データ消去動作のベリファイとの間に上記データ消去動作毎に、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを0Vまたはフローティングにする第1デトラップ動作とを含む制御を行う制御処理を行うことを特徴とする半導体記憶装置の駆動方法。 - 上記メモリセルにデータを書き込むためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを0Vまたはフローティングにする第2デトラップ動作を含む制御を行う制御処理を行うことを特徴とする請求項9記載の半導体記憶装置の駆動方法。
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