JP3980874B2 - 半導体記憶装置及びその駆動方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 102
- 238000000034 method Methods 0.000 title claims description 40
- 239000000758 substrate Substances 0.000 claims description 103
- 238000010893 electron trap Methods 0.000 claims description 33
- 238000012795 verification Methods 0.000 claims description 12
- 239000012212 insulator Substances 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 49
- 229910052710 silicon Inorganic materials 0.000 description 49
- 239000010703 silicon Substances 0.000 description 49
- 150000004767 nitrides Chemical class 0.000 description 41
- 230000001351 cycling effect Effects 0.000 description 8
- 238000009792 diffusion process Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000002784 hot electron Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003472 neutralizing effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
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- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその駆動方法に関し、特に、データの書き換えを行うために用いて好適なものである。
【０００２】
【従来の技術】
不揮発性メモリとして、例えばゲート酸化膜間に形成した窒化膜に電子を蓄積してデータの保持を行うフラッシュメモリがある。このフラッシュメモリは、セル構造が単純なため製造コストを低減できる等の利点を有している。
【０００３】
ここで、上記窒化膜に電子を蓄積してデータの保持を行うＮＯＲ型フラッシュメモリセルにおける従来のデータ書き込み、消去動作を、図９のＮＯＲ型フラッシュメモリセルの構造の一例を示した断面図を用いて簡単に説明する。
【０００４】
まず、データの書き込みは、チャネルホットエレクトロンを発生させて行う。具体的には、例えば、コントロールゲート２４に約９Ｖ、ドレイン２５に約５Ｖ、ソース２６及び基板２７に０Ｖをそれぞれ印加することにより、チャネル２８のドレイン２５近傍で発生するホットエレクトロンを、窒化膜２９にトラップさせることにより行う。
【０００５】
一方、データの消去は、ホットホールインジェクションにより行う。具体的には、例えば、コントロールゲート２４に約−６Ｖ、ドレイン２５に約６Ｖ、基板２７に０Ｖを印加すると共に、ソース２６をフローティングにすることにより、ドレイン２５から基板２７に流れるバンド間トンネル電流によって発生するホールを窒化膜２９に注入し、窒化膜２９にトラップされている電子２８を中和させることにより行う。
【０００６】
このようにして、従来は、窒化膜中に電子を蓄積してデータの保持を行うＮＯＲ型のフラッシュメモリセルのデータの書き換えを行っていた。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述のような方法でデータの書き換えを繰り返し行うと、図９に示すように、窒化膜２９下に形成されている酸化膜３１中に電子３２がトラップされてしまうため、トランジスタ特性、特にサブシュレッシュホールド特性が劣化してしまう虞があった（以下、上記データの書き換えを繰り返し行うことをサイクリングと表す）。
【０００８】
一般に、酸化膜中へホールが注入されると、酸化膜のトラップ準位が増加することが知られている。したがって、上述したホットホールインジェクションによりデータの消去を行うと、窒化膜２９下に形成される酸化膜３１に電子３２が多くトラップされ、このトラップした電子３２により、サブシュレッシュホールド特性が劣化する。
【０００９】
このようにサブシュレッシュホールド特性が劣化すると、サイクリング前後におけるゲート電圧Ｖgとドレイン電流Ｉdとの関係（Ｖg−Ｉdカーブ）は、図１０のように変化する。図１０に示したように、サイクリング後のＶg−Ｉdカーブ３３は、サイクリング前のＶg−Ｉdカーブ３４に比べ、高いゲート電圧Ｖgにおけるドレイン電流Ｉdが減少してしまう特性になり、窒化膜２９への電子注入量が少ない場合でも、プログラムベリファイをパスしてしまう。
【００１０】
すなわち、上記窒化膜に電子を蓄積してデータの保持を行うＮＯＲ型のフラッシュメモリセルを有した従来の半導体記憶装置では、窒化膜２９にトラップしている電子３０が少なくても、酸化膜３１に電子３２がトラップされるため、窒化膜２９に所定の電子が蓄積されていると誤判断してしまい、メモリのデータ保持特性を十分に得ることができなかった。
【００１１】
また、酸化膜３１にトラップされた電子３２は、不安定な領域に存在しているため、弱い電界にさらされたり、放置したりすると、容易に基板２７に抜けてしまう。特に、高温放置を行った場合に、より容易に基板２７に抜けるようになる（以下、高温放置することをベークと表す）。
【００１２】
酸化膜３１にトラップされた電子３２が、ベーク等によって基板２７に抜けると、図１０に示したサイクリング後のＶg−Ｉdカーブ３３は、同じく図１０に示したベーク後のＶg−Ｉdカーブ３５のように変化する。
【００１３】
すなわち、ベーク後のフラッシュメモリセルは、サイクリング後に比べると、サブシュレッシュホールド特性は回復するが、サイクリング前に比べると、高いゲート電圧Ｖgにおけるドレイン電流Ｉdが増加する特性になり、この場合、窒化膜２９に蓄積されている電子が少ないため、プログラムベリファイをパスすることができなくなる。
【００１４】
このため、例えば、「データ０」（書き込み状態）の読み出しマージンが小さくなって、読み出したデータが化けてしまい、メモリのデータ保持特性が劣化してしまう虞があった。
【００１５】
本発明は、上述の問題点にかんがみ、ゲート絶縁膜中に形成した窒化膜に電荷を蓄積してデータを保持するフラッシュメモリセルのデータ保持特性を向上させることを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、上記の課題を解決するため、以下に示す態様を備える。
【００１７】
本発明の第１の態様は、半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、上記セルアレイに備えたメモリセルのコントロールゲートを、上記半導体基板に対して負電圧にするデータ消去動作と、上記データ消去動作と上記データ消去動作のベリファイとの間に上記データ消去動作毎に、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにする第１デトラップ動作とを含む制御を行う制御回路とを有することを特徴とする。
【００１９】
上記第１の態様における構成では、電子トラップ層に蓄積されずに、電子トラップ層下部の第１のゲート絶縁膜にトラップされた電子が抜き出されるようになる。
【００２０】
また、上記制御回路は、上記メモリセルにデータを書き込むための書き込みシーケンス中に、上記デトラップ動作を行うように制御すれば好ましく、特に、上記メモリセルにデータを書き込んだ直後に、上記デトラップ動作を行うように制御するようにすれば、データ書き込み後に第１のゲート絶縁膜にトラップされた電子を抜き出すことができ、電子が第１のゲート絶縁膜にトラップされることなく、確実に電子トラップ層に蓄積されるようになる。
【００２５】
また、上記第１の態様において、上記制御回路は、上記デトラップ動作時に、電子トラップ層及び半導体基板間にＦＮ電流が流れるのを阻止できる範囲内の負電圧を、上記コントロールゲートに印加すれば好ましい。
【００２６】
かかる構成では、電子トラップ層下部の第１のゲート絶縁膜にトラップされた電子だけが抜き出されるようになる。
【００２７】
【発明の実施の形態】
（第１の実施の形態）
次に、添付の図面を参照しながら、本発明の第１の実施の形態の半導体記憶装置及びその駆動方法について説明する。なお、本実施の形態では、上記半導体記憶装置に備えられるメモリセルが、ＮＯＲ型の場合を例に挙げて説明する。
【００２８】
図１は、本実施の形態の半導体記憶装置の構成の一例を示すブロック図である。
図１において、半導体記憶装置１は、セルアレイ２と、入出力バッファ３と、制御回路４と、データラッチ５と、書き込み回路及び電圧切り替え回路６と、アドレスラッチ７と、第１のデコーダ８と、第２のデコーダ９と、消去回路１０と、チップイネーブル／出力イネーブル回路１１とを有している。
【００２９】
セルアレイ２は、主として図示しない外部装置から送られてくるデータを記憶する複数のメモリセルを有して構成される。
【００３０】
なお、上述したように、本実施の形態では、外部とデータのやり取りを行うためのビット線１本に対して複数個のメモリセルが並列に接続されるＮＯＲ型の構造のメモリセルを採用している。また、このセルアレイ２は、チップイネーブル／出力イネーブル回路１１から入力するチップイネーブル信号ＣＥの反転信号／ＣＥに基づいて動作する。
【００３１】
入出力バッファ３は、データラッチ５を介してセルアレイ２に記憶するためのデータＤ１を、上記外部装置から入力すると共に、セルアレイ２に記憶されているデータＤ２を上記外部装置に出力する機能を有する。なお、入出力バッファ３は、チップイネーブル／出力イネーブル回路１１から入力する出力イネーブル信号ＯＥの反転信号／ＯＥに基づいてデータＤ２を上記外部装置に出力する。
【００３２】
制御回路４は、ライトイネーブル信号ＷＥの反転信号／ＷＥ及び上記チップイネーブル信号の反転信号／ＣＥに基づいて、制御信号を生成し、半導体記憶装置１の動作を統括制御する機能を有する。
【００３３】
この制御回路４で生成される制御信号は、具体的に、データの書き込み指示、書き込みベリファイ、または消去ベリファイを行うためのメモリセル制御信号ＳＡや、データの消去を行うためのデータ消去制御信号ＳＢや、データラッチ５の動作を制御するためのデータラッチ制御信号ＳＣ等である。
【００３４】
上記書き込みベリファイは、データの書き込みを行うメモリセルにデータが書き込まれていることを確認する動作である。具体的には、制御回路４が、データを書き込むメモリセルの閾値が所定値よりも高い値であることを確認する動作である。
【００３５】
一方、上記消去ベリファイは、データの消去を行うメモリセルからデータが消去されていることを確認する動作である。具体的には、制御回路４が、データを消去するメモリセルの閾値が上記所定値よりも低い値であることを確認する動作である。
【００３６】
データラッチ５は、制御回路４から出力されるデータラッチ制御信号ＳＣに基づいて、入出力バッファ３から入力したデータＤ１をセルアレイ２に出力すると共に、セルアレイ２に記憶されているデータＤ２を入出力バッファ３に出力する機能を有する。
【００３７】
さらに、このデータラッチ５は、上記書き込みベリファイ、または消去ベリファイを行う際に制御回路４から出力されるデータラッチ制御信号ＳＣに基づいて、上記書き込みベリファイ、または消去ベリファイを行ったメモリセルのデータＤ２を制御回路４に出力する機能も有する。
【００３８】
そして、制御回路４は、このデータＤ２に基づいて、メモリセルの閾値が上記所定値よりも高いか低いかを判定し、上記書き込みベリファイ、または消去ベリファイを行う。
【００３９】
書き込み回路及び電圧切り替え回路６は、制御回路４から出力される上記メモリセル制御信号ＳＡと、データラッチ５からのデータＤ１とに基づいて、メモリセルを活性化するためのメモリセル駆動用信号ＳＤをアドレスラッチ７に出力する機能を有する。
【００４０】
そして、この書き込み回路及び電圧切り替え回路６は、セルアレイ２内の各メモリセルに印加するゲート電圧の値を切り替える機能も有している。
【００４１】
アドレスラッチ７は、書き込み回路及び電圧切り替え回路６から出力される上記メモリセル駆動用信号ＳＤに基づいて、書き込みを行うメモリセルのアドレス信号ＡＤＤを、行デコーダ８及び列デコーダ９に出力する機能を有する。
【００４２】
行デコーダ８及び列デコーダ９は、上記アドレス信号ＡＤＤに基づいてデータの書き込みまたは読出しを行うメモリセルを指定する。
【００４３】
消去回路１０は、上記データ消去制御信号ＳＢに基づいて、セルアレイ２に記憶されているデータをセクター単位で一括消去するデータ消去パルス信号ＳＥを生成し、メモリセルに記憶されているデータを消去する機能を有する。
【００４４】
図２は、上記セルアレイ２内に配置されているＮＯＲ型フラッシュメモリセルの構造の一例を示した断面図であり、図３は、図２に示したＮＯＲ型フラッシュメモリセルの等価回路図である。
【００４５】
図２及び図３において、ＮＯＲ型フラッシュメモリセル１２は、半導体基板としてのｐ型シリコン基板１３と、第１のゲート絶縁膜としての第１のゲート酸化膜１４と、電子トラップ層としての窒化膜１５と、第２のゲート絶縁膜としての第２のゲート酸化膜１６と、コントロールゲート１７と、第１の拡散層１８と、第２の拡散層１９とを有している。
【００４６】
図２に示すように、第１のゲート酸化膜１４、窒化膜１５、第２のゲート酸化膜１６、及びコントロールゲート１７は、ｐ型シリコン基板１３上の所定領域に順次積層形成される。すなわち、上記窒化膜１５は、ゲート酸化膜間に形成される構造になる。
【００４７】
また、拡散層１８、１９は、例えばｎ型不純物を、コントロールゲート１７をマスクとして、上記コントロールゲート１７の上方からｐ型シリコン基板１３の所定領域にｎ型不純物をイオンドープして形成され、例えば、第１の拡散層１８がソース、第２の拡散層１９がドレインとなる。
【００４８】
そして、図３に示すように、上記ＮＯＲ型フラッシュメモリセル１２は、窒化膜１５内に電子２０を蓄積してデータを保存すると共に、上記窒化膜１５内に蓄積されている電子２０を中和してデータの消去をおこなう構成となる。
【００４９】
このような構成の本実施の形態のＮＯＲ型フラッシュメモリセル１２は、例えば、書き込みを行うビットを含むセクター内のデータの消去を行って、「データ１」の状態にしてから、「データ０」の書き込みを行う。そして、この書き込み終了後、データが書き込まれていることを確認する書き込みベリファイを行う。
【００５０】
上記「データ０」の書き込みは、具体的には、例えば、コントロールゲート１７に約９Ｖ、ドレイン１９に約５Ｖ、ソース１８及びシリコン基板１３に０Ｖをそれぞれ印加して、チャネルで発生するホットエレクトロンを、窒化膜１５にトラップさせて行う。
【００５１】
データの消去は、メモリセル内のデータのオーバーイレースを回避するため、データを消去するセクター内の全ビットにデータの書き込みを行い（以下、この書き込み動作を消去前書き込みと表す）、その後、セクター内の全ビットに対してデータが消去されていることを確認する消去ベリファイを行ってから実行する。
【００５２】
すなわち、データを消去するセクター内の全ビットにデータの書き込む消去前書き込みを行った後、データの消去を行うセクター内の全ビットのデータを読み出して消去ベリファイを行い、消去ベリファイにフェイル（Fail）し、データが消去されていないときにセクター単位でデータを消去する。
【００５３】
このデータの消去は、具体的には、例えば、コントロールゲート１７に約−６Ｖ、ドレイン１９に約６Ｖ、シリコン基板１３に０Ｖを印加すると共に、ソース１８をフローティングにすることにより、ドレイン１９からシリコン基板１３に流れるバンド間トンネル電流によって発生するホールを窒化膜１５に注入し、窒化膜１５にトラップされている電子２０を中和させることにより行う。
【００５４】
また、データの読み出しは、ドレイン及びソースを上記データ書き込み時、及びデータ消去時と逆にするリバースリードにより行う。
【００５５】
具体的には、例えば、第１の拡散層１８をドレイン、第２の拡散層１９をソースとし、コントロールゲート１７に約５Ｖ、ドレイン１８に約１．５Ｖ、ソース１９及び基板１３にそれぞれ０Ｖを印加して行う。
【００５６】
これにより、例えば、窒化膜１５中に電子２０がトラップされている場合には、このトラップされた電子２０によりチャネルの形成が阻害され、電流が流れなくなり、セルの状態を読み出すことが可能となる。
【００５７】
以上のようにしてデータの書き込み、及び消去を繰り返すと、窒化膜１５の下部に形成される第１のゲート酸化膜１４に、電子２１がトラップされるようになるため、本実施の形態の半導体記憶装置１では、データ書き込みシーケンス中、及びデータ消去シーケンス中のうち、少なくとも何れか一方で、上述した第１のゲート酸化膜１４にトラップされた電子２１をデトラップする。
【００５８】
具体的には、ＮＯＲ型フラッシュメモリセル１２の窒化膜１５に蓄積されている電子２０を抜き出してデータを消去するときに印加するゲート電圧（例えば−６Ｖ）よりも絶対値の大きい負電圧を、コントロールゲート１７に印加すると共に、ｐ型シリコン基板１３、ソース１８、及びドレイン１９にそれぞれ０Ｖ（または正電圧）を印加する。
【００５９】
ただし、図４に示すように、コントロールゲート１７に印加する電圧の絶対値Ｖg（ゲート電圧と基板電圧との差）を高くしすぎると、窒化膜１５、及びｐ型シリコン基板１３間にＦＮ（Fowler-Nordheim）電流が流れるため、デトラップ前後におけるフラッシュメモリセル１２の閾値の変化量ΔＶTHが増大してしまい、本来保持すべき窒化膜１５に蓄積されている電子２０もｐ型シリコン基板１３に抜き出されてしまう。
【００６０】
そこで、第１の酸化膜１４にトラップされた電子２１をデトラップする時にコントロールゲート１７に印加する電圧の絶対値を、データ消去時におけるゲート電圧よりも大きく、且つ、上記ＦＮ電流が流れない範囲で設定し、第１のゲート酸化膜１４に蓄積されている電子２１のみをｐ型シリコン基板１３に抜き出すようにする。
【００６１】
具体的には、例えば、コントロールゲート１７に−６Ｖを印加してデータを消去した場合に、コントロールゲート１７を−１０Ｖ（Ｖg＝−１０Ｖ）、シリコン基板１３、ドレイン１８、及びソース１９をそれぞれ０Ｖ（Ｖsub＝Ｖd＝Ｖs＝０Ｖ）にすることで、第１のゲート酸化膜１４に蓄積されている電子２１だけをｐ型シリコン基板１３にデトラップする。
【００６２】
ここで、図５のフローチャートを参照しながら、本実施の形態の半導体記憶装置のデータの書き込みシーケンスについて説明する。
【００６３】
まず、最初のステップＳ１において、制御回路４は、書き込みを行うビットに既にデータが書き込まれているか否かを判定する上記書き込みベリファイを行う。
【００６４】
具体的に、制御回路４は、ライトイネーブル信号ＷＥの反転信号／ＷＥに基づいて、メモリセル制御信号ＳＡを生成して書き込み回路及び電圧切り替え回路６に出力すると共に、チップイネーブル信号ＣＥの反転信号／ＣＥに基づいて、データラッチ制御信号ＳＣを生成してデータラッチ５に出力する。
【００６５】
メモリセル制御信号ＳＡを入力した書き込み回路及び電圧切り替え回路６は、メモリセル駆動用信号ＳＤをアドレスラッチ７に出力する。これにより、アドレス信号ＡＤＤがデコーダ８、９に出力され、書き込みを行うメモリセルが指定される。そして、アドレス信号ＡＤＤにより指定されたメモリセルのデータＤ２が、データラッチ５を介して制御回路４に出力される。
【００６６】
制御回路４は、このデータＤ２に基づいて、メモリセルの閾値電圧が上記所定値よりも高くなっていることを確認（ベリファイ）することで、書き込みを行うメモリセルの窒化膜１５に蓄積されている電子２１が所定の値より多くなっていることを確認する。
【００６７】
以上のようにして、制御回路４が書き込みベリファイをした結果、書き込みベリファイをパスすれば、書き込み動作を終了するが、書き込みベリファイにフェイルし、書き込みを行うビットにデータが書き込まれていないと判定すると、ステップＳ２に進み、データラッチ５は、制御回路４からのデータラッチ制御信号ＳＣに基づいて、データＤ１をセルアレイ２に出力し、データを書き込む。
【００６８】
次に、ステップＳ３において、制御回路４は、ステップＳ１の動作で指定したメモリセルのコントロールゲート１７に、上述した範囲の値の負電圧（例えば−１０Ｖ）を印加すると共に、ソース１８、ドレイン１９、及びｐ型シリコン基板１３に０Ｖ（または正電圧）を印加して第１のゲート酸化膜１４にトラップした電子２１をｐ型シリコン基板１３にデトラップする。そして、ステップＳ１の動作に戻り、書き込みベリファイをパスするまでステップＳ１〜Ｓ３の動作を繰り返す。
【００６９】
なお、ステップＳ３において、ソース１８、及びドレイン１９をフローティングにしてもよい。また、ｐ型シリコン基板１３に対してコントロールゲート１７に負電圧が印加されればよいので、ｐ型シリコン基板１３に印加する電圧は必ずしも０Ｖでなくてもよい。また、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に正電圧を印加する場合は、略同じ値の正電圧を、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に印加するようにする。
【００７０】
以上のように、本実施の形態では、データの書き込み直後に第１の酸化膜１４にトラップした電子２１をｐ型シリコン基板１３にデトラップするようにしたので、書き込み後に第１のゲート酸化膜１４にトラップした電子２１を、その都度ｐ型シリコン基板１３にデトラップすることができる。したがって、外部装置から入力したデータが、ＮＯＲ型メモリセル１２の窒化膜１５に確実に書き込まれるようになり、データ保持特性が向上する。
【００７１】
なお、本実施の形態では、窒化膜１５に十分に電子を書き込むようにするために、データ書き込み直後にデトラップを行う構成としたが、データ書き込み直後ではなく、ステップＳ１の動作で書き込みベリファイをパスした後にデトラップを行うようにしてもよい。このようにすれば、デトラップを行う回数を減らすことができる。そして、デトラップを書き込み直後に行うか書き込みベリファイをパスした後に行うかは、半導体記憶装置１の使用目的に合わせて、適宜選択すればよい。
【００７２】
また、図５に示したフローチャートは、１ビットの書き込み動作を説明したものであるが、数ビットの書き込み動作を行う場合は、ステップＳ１において、書き込みベリファイをパスした後、次のアドレスのメモリセルについてステップＳ１〜ステップＳ３と同様の動作を行う構成になる。
【００７３】
次に、図６のフローチャートを参照しながら、本実施の形態の半導体記憶装置のデータ消去シーケンスについて説明する。
【００７４】
まず、ステップＳ１１〜ステップＳ１５において、半導体記憶装置１は、メモリセル内のデータのオーバーイレースを回避するため、データ消去の直前に、消去を行うセクターの全ビットにデータの書き込みを行う上記消去前書き込みシーケンスを実行する。
【００７５】
具体的には、ステップＳ１１において、制御回路４は、データ消去を行うセクター内のアドレスの全ビットにデータが書き込まれているか否かを判定する書き込みベリファイを行う。この書き込みベリファイは、図５のステップＳ１の動作における書き込みベリファイと同様の動作を行うことにより実現する。
【００７６】
判定の結果、書き込みベリファイにフェイルし、データ消去を行う上記セクター内のアドレスの全ビットにデータが書き込まれていないと判定すると、ステップＳ１２に進み、書き込み回路及び電圧切り替え回路６は、制御回路４から入力したメモリセル制御信号ＳＡに基づいて、データ書き込み信号としてのメモリセル駆動用信号ＳＤを生成し、アドレスラッチ７を介して上記所定のアドレスの全ビットに出力してデータを書き込む。
【００７７】
次に、ステップＳ１３において、制御回路４は、コントロールゲート１７に上述した範囲の値の負電圧（例えば−１０Ｖ）を印加すると共に、ソース１８、ドレイン１９、及びｐ型シリコン基板１３に０Ｖ（または正電圧）を印加して第１のゲート酸化膜１４にトラップされている電子２１をｐ型シリコン基板１３にデトラップする。そして、ステップＳ１１の書き込みベリファイをパスするまでステップＳ１１〜Ｓ１３の動作を繰り返す。
【００７８】
なお、ステップＳ１３において、ソース１８、及びドレイン１９をフローティングにしてもよい。また、ｐ型シリコン基板１３に対してコントロールゲート１７に負電圧が印加されればよいので、ｐ型シリコン基板１３に印加する電圧は必ずしも０Ｖでなくてもよい。また、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に正電圧を印加する場合は、略同じ値の正電圧を、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に印加するようにする。
【００７９】
一方、ステップＳ１１において、書き込みベリファイをパスし、データ消去を行う所定のアドレスの全ビットにデータが書き込まれていると判定すると、ステップＳ１４に進み、制御回路４は、データラッチ５から出力されるデータＤ２に基づいて、ステップＳ１１で行った書き込みベリファイが、セクター内の最後のアドレスに対するものであるか否かを判定する。
【００８０】
判定の結果、書き込みベリファイが、セクター内の最後のアドレスに対するものでないと判定すると、ステップＳ１５に進んで次のアドレスに移行し、再びステップＳ１１の書き込みベリファイを行って、セクター内の全ビット書き込みが行われるまでステップＳ１１〜Ｓ１５の動作を繰り返す。
【００８１】
以上のように、ステップＳ１１〜ステップＳ１５までの消去前書き込みシーケンスが、複数のアドレスにデータを書き込むシーケンスであるのに対し、図５に示したステップＳ１〜Ｓ３の書き込みシーケンスは１ビットに対する書き込みを行うシーケンスである。したがって、データ書き込みと消去前書き込みとは同じシーケンスにより実行される。
【００８２】
そして、ステップＳ１４において、書き込みベリファイがセクター内の最後のアドレスに対するものであると判定され、セクター内の全ビットデータが書き込まれると、ステップＳ１６に進んで制御回路４は、セクター内の全ビットが消去されているか否かを判定する消去ベリファイを行う。
【００８３】
この消去ベリファイは、制御回路４が、セルアレイ２からデータラッチ５を介して入力するデータＤ２に基づいて、データの消去を行うメモリセルの窒化膜１５に蓄積されている電子２０が所定の値より少ないことを確認（ベリファイ）すること以外の動作は、図５のステップＳ１の動作と同様である。なお、上記窒化膜１５に蓄積されている電子２０が所定の値より少ないことを確認する動作は、具体的に、メモリセルの閾値電圧が所定の値よりも低くなっていることを確認することで行われる。
【００８４】
判定の結果、消去ベリファイをパスし、セクター内の全ビットが消去されていると判定すると、消去動作を終了する。
【００８５】
一方、消去ベリファイにフェイルし、セクター内の全ビットが消去されていないと判定すると、ステップＳ１７に進んで、消去回路１０は、制御回路４から出力されるデータ消去制御信号ＳＢに基づいて、データ消去パルス信号ＳＥをセルアレイ２に出力し、セクター内の全ビット消去を行う。
【００８６】
次に、ステップＳ１８において、制御回路４は、コントロールゲート１７に上述した範囲の値の負電圧（例えば−１０Ｖ）を印加すると共に、ソース１８、ドレイン１９、及びｐ型シリコン基板１３に０Ｖ（または正電圧）を印加して、第１の酸化膜１４にトラップしている電子２１をシリコン基板１３にデトラップする。そして、ステップＳ１６の消去ベリファイをパスするまでステップＳ１６〜Ｓ１８の動作を繰り返す。
【００８７】
なお、ステップＳ１８において、ソース１８、及びドレイン１９をフローティングにしてもよい。また、ｐ型シリコン基板１３に対してコントロールゲート１７に負電圧が印加されればよいので、ｐ型シリコン基板１３に印加する電圧は必ずしも０Ｖでなくてもよい。また、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に正電圧を印加する場合は、略同じ値の正電圧を、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に印加するようにする。
【００８８】
一般に、フラッシュメモリセル１２では、書き込み時間に比べて消去時間が長い。具体的には、例えば、書き込み時間が約１６μsec／wordなのに対し、消去時間は約１sec／sectorである。
【００８９】
したがって、上述したようにして消去シーケンス中にデトラップを行うようにすれば、書き込みシーケンス中にデトラップを行うよりもシーケンス全体の遅延の影響を小さくすることが可能になる。
【００９０】
また、消去シーケンス中にデトラップを行うようにすれば、第１の酸化膜１４にトラップされている電子をデータの書き換え毎に除去できるので、図６のステップＳ１１における書き込みベリファイ、またはステップＳ１６における消去ベリファイを短時間でパスできるようになり、書き込みベリファイ、または消去ベリファイをフェイルする状態のメモリセルに対してデータの書き換えを行う場合には、データ書き換え時に生じる遅延を小さくすることができる。
【００９１】
なお、本実施の形態では、より短時間で消去動作を終了することができるように、消去動作中に２回デトラップを行うようにしたが（図６のステップＳ１３とステップＳ１８）、デトラップは必ずしも２回行う必要はなく、ステップＳ１３及びステップＳ１８のうち、少なくとも何れか一方で行えばよい。
【００９２】
図７は、図５のステップＳ３、及び図６のステップＳ１３、Ｓ１８で行ったデトラップ前後におけるＮＯＲ型フラッシュメモリセル１２のゲート電圧Ｖgとドレイン電流Ｉdの関係を表すＶg−Ｉdカーブの変化を示した図である。
【００９３】
図７に示したように、デトラップ前のＶg−Ｉdカーブ２２は、デトラップ後のＶg−Ｉdカーブ２３のように変化する。
【００９４】
したがって、上述した方法で第１の酸化膜１４にトラップされた電子２１をデトラップすることにより、メモリセル１２の閾値ＶTHを変化させずにサブスレッシュホールド特性を改善できる。
【００９５】
以上のことから、ＮＯＲ型フラッシュメモリセル１２が本来有している閾値を基準として上記書き込みベリファイ及び消去ベリファイを行えるようになり、従来のように、窒化膜１５に蓄積されている電子２０が少ない状態で書き込みベリファイをパスしたり、読み出しマージンが低下してデータ化けしたりすることがなくなり、ＮＯＲ型フラッシュメモリセル１２のデータ保持特性を向上させることができる。
【００９６】
なお、本実施の形態では、ＮＯＲ型フラッシュメモリセル１２に備えたシリコン窒化膜などの窒化膜１５に電子２０を蓄積してデータを保持する構成としたが、データを保持するために電子２０をトラップする膜は、絶縁体であれば窒化膜１５に限定されない。
【００９７】
また、ソース１８及びドレイン１９を０Ｖにしてデトラップを行うようにしたが、デトラップ時にホットエレクトロン、または、ホットホールインジェクションが発生しなければ、これらの電圧は必ずしも０Ｖ（または正電圧）でなくてもよく、例えば、ソース１８及びドレイン１９をフローティングするようにしてもよい。
【００９８】
このように、ホットエレクトロン、または、ホットホールインジェクションが発生しないようにすれば、第１のゲート酸化膜１４にトラップした電子２１を、確実にデトラップすることができる。
【００９９】
（第２の実施の形態）
次に、本発明の第２の実施の形態の半導体記憶装置及びその駆動方法について説明する。なお、本実施の形態は、データ消去動作中に第１のゲート酸化膜１４にトラップしている電子２１をｐ型シリコン基板１３にデトラップするシーケンスが、上述した第１の実施の形態と異なるだけであるので、上述した第１の実施の形態と同一部分については、同一符号を付して説明を省略する。
【０１００】
以下、図８のフローチャートを参照しながら、本実施の形態の半導体記憶装置のデータの消去シーケンスについて説明する。
【０１０１】
まず、ステップＳ２１〜ステップＳ２４において、上述した第１の実施の形態で説明した図６のステップＳ１１、Ｓ１２、Ｓ１４、Ｓ１５と同様にして消去前書き込みシーケンスを実行する。
【０１０２】
すなわち、ステップＳ２１において、制御回路４は、書き込みベリファイにより、データ消去を行うセクター内のアドレスの全ビットにデータが書き込まれていないと判定すると、メモリセル制御信号ＳＡを生成する。
【０１０３】
そして、ステップＳ２２において、書き込み回路及び電圧切り替え回路６は、制御回路４からのメモリセル制御信号ＳＡに基づいて、メモリセル駆動用信号ＳＤを生成し、アドレスラッチ７を介して上記セクター内のアドレスの全ビットにデータを書き込む。
【０１０４】
一方、書き込みベリファイの結果、データ消去を行う全ビットにデータが書き込まれていると判定すると、ステップＳ２３に進み、制御回路４は、書き込みベリファイが、セクター内の最後のアドレスに対するものであるか否かを判定する。
【０１０５】
そして、最後のアドレスに対する書き込みベリファイでなければ、ステップＳ２４に進んで次のアドレスに移行し、セクター内の全ビットにデータの書き込みが行われるまでステップＳ２１〜Ｓ２４の動作を繰り返す。
【０１０６】
次に、ステップＳ２５において、制御回路４は、コントロールゲート１７に上述した第１の実施の形態と同様の範囲の負電圧（例えば−１０Ｖ）を印加すると共に、ソース１８、ドレイン１９、及びｐ型シリコン基板１３に０Ｖ（または正電圧）を印加して第１のゲート酸化膜１４にトラップされている電子２１をｐ型シリコン基板１３にデトラップする。
【０１０７】
なお、ステップＳ２５において、ソース１８、及びドレイン１９をフローティングにしてもよい。また、ｐ型シリコン基板１３に対してコントロールゲート１７に負電圧が印加されればよいので、ｐ型シリコン基板１３に印加する電圧は必ずしも０Ｖでなくてもよい。また、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に正電圧を印加する場合は、略同じ値の正電圧を、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に印加するようにする。
【０１０８】
次に、ステップＳ２６において、制御回路４は、セクター内の全ビットが消去されているか否かを判定する消去ベリファイを行う。なお、本実施の形態の消去ベリファイも第１の実施の形態における消去ベリファイと同様に、メモリセルの窒化膜１５に蓄積されている電子２１が所定の値より少ないことを確認（ベリファイ）すること以外は、書き込みベリファイと同様の動作を行う。上記窒化膜１５に蓄積されている電子２１が所定の値より少ないことを確認する動作は、具体的に、メモリセルの閾値電圧が所定の値よりも低くなっていることを確認することで行われる。
【０１０９】
判定の結果、消去ベリファイにフェイルし、セクター内の全ビットが消去されていないと判定すると、ステップＳ２７に進んで、消去回路１０は、制御回路４から出力されるデータ消去制御信号ＳＢに基づいて、データ消去パルス信号ＳＥをセルアレイ２に出力し、セクター内の全ビットの消去を行う。そして、セクター内の全ビットの消去が終了し、ステップＳ２６の消去ベリファイをパスするまでステップＳ２６、Ｓ２７の動作を繰り返す。
【０１１０】
一方、消去ベリファイをパスし、セクター内の全ビットが消去されていると判定すると、ステップＳ２８に進み、制御回路４は、コントロールゲート１７に上述した第１の実施の形態と同様の範囲の負電圧（例えば−１０Ｖ）を印加すると共に、ソース１８、ドレイン１９、及びｐ型シリコン基板１３に０Ｖ（または正電圧）を印加してデトラップを行い、第１の酸化膜１４にトラップしている電子２１をシリコン基板１３にデトラップする。
【０１１１】
なお、ステップＳ２８において、ソース１８、及びドレイン１９をフローティングにしてもよい。また、ｐ型シリコン基板１３に対してコントロールゲート１７に負電圧が印加されればよいので、ｐ型シリコン基板１３に印加する電圧は必ずしも０Ｖでなくてもよい。また、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に正電圧を印加する場合は、略同じ値の正電圧を、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に印加するようにする。
【０１１２】
以上のように、消去前書き込みの後に消去を行う複数のセルに対して一括してデトラップを行い、さらに、消去ベリファイをパスした後に複数のセルに対して一括してデトラップを行うようにすれば、上述した第１の実施の形態の効果に加え、デトラップの回数を大幅に減らすことができる。
【０１１３】
なお、本実施の形態では、より短時間で消去動作を終了することができるように、消去動作中に２回デトラップを行うようにしたが（図８のステップＳ２５とステップＳ３２）、デトラップは必ずしも２回行う必要はなく、ステップＳ２５とステップＳ３２のどちらか１回行えばよい。
【０１１４】
また、上述した第１及び第２の実施の形態では、メモリセルがＮＯＲ型の場合について説明したが、ＮＡＮＤ型の場合でも上述したのと同様にして、窒化膜下に形成される第１の酸化膜にトラップした電子をデトラップすることができる。
【０１１５】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１１６】
（付記１） 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、
上記セルアレイに備えたメモリセルのコントロールゲートを、上記半導体基板に対して負電圧にするデータ消去動作と、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにするデトラップ動作とを含む制御を行う制御回路とを有することを特徴とする半導体記憶装置。
【０１１７】
（付記２） 上記制御回路は、上記デトラップ動作時に、コントロールゲートに負電圧を印加するとともに、上記半導体基板、ソース、及びドレインに同じ値の正電圧を印加し、上記コントロールゲートと、上記半導体基板、ソース、及びドレインとの間の電界が、上記データ消去動作時よりも大きくなるストレスを印加ことを特徴とする付記１に記載の半導体記憶装置。
【０１１８】
（付記３） 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、
上記セルアレイに備えたメモリセルにデータを書き込むためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにするデトラップ動作を含む制御を行う制御回路とを有することを特徴とする半導体記憶装置。
【０１１９】
（付記４） 上記制御回路は、上記デトラップ動作時に、コントロールゲートに負電圧を印加するとともに、上記半導体基板、ソース、及びドレインに同じ値の正電圧を印加し、上記コントロールゲートと、上記半導体基板、ソース、及びドレインとの間の電界が、上記データ消去動作時よりも大きくなるストレスを印加ことを特徴とする付記３に記載の半導体記憶装置。
【０１２０】
（付記５） 上記制御回路は、上記メモリセルにデータを書き込むための書き込みシーケンス中に、上記デトラップ動作を行うように制御することを特徴とする付記１に記載の半導体記憶装置。
【０１２１】
（付記６） 上記制御回路は、上記メモリセルにデータを書き込んだ直後に、上記デトラップ動作を行うように制御することを特徴とする付記３に記載の半導体記憶装置。
【０１２２】
（付記７） 上記制御回路は、上記メモリセルにデータを書き込むための書き込みシーケンスの最後に上記デトラップ動作を行うように制御することを特徴とする付記３に記載の半導体記憶装置。
【０１２３】
（付記８） 上記制御回路は、上記メモリセルのデータを消去するための消去シーケンスのうち、データ消去動作と異なる時に、上記デトラップ動作を行うことを特徴とする付記３に記載の半導体記憶装置。
【０１２４】
（付記９） 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、
上記セルアレイに備えたメモリセルに書き込まれているデータを消去するためのシーケンスのうち、データ消去動作と異なる時に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにするデトラップ動作を含む制御を行う制御回路とを有することを特徴とする半導体記憶装置。
【０１２５】
（付記１０） 上記制御回路は、上記デトラップ動作時に、コントロールゲートに負電圧を印加するとともに、上記半導体基板、ソース、及びドレインに同じ値の正電圧を印加し、上記コントロールゲートと、上記半導体基板、ソース、及びドレインとの間の電界が、上記データ消去動作時よりも大きくなるストレスを印加ことを特徴とする付記９に記載の半導体記憶装置。
【０１２６】
（付記１１） 上記制御回路は、上記メモリセルのデータを消去した直後に上記デトラップ動作を行うように制御することを特徴とする付記９に記載の半導体記憶装置。
【０１２７】
（付記１２） 上記制御回路は、上記メモリセルのデータを消去するための消去シーケンスの最後に上記デトラップ動作を行うことを特徴とする付記７に記載の半導体記憶装置。
【０１２８】
（付記１３） 上記制御回路は、上記デトラップ動作時に、電子トラップ層及び半導体基板間にＦＮ電流が流れるのを阻止できる範囲内の負電圧を、上記コントロールゲートに印加することを特徴とする付記１、３、及び９の何れか１項に記載の半導体記憶装置。
【０１２９】
（付記１４） 上記電子トラップ層は、窒化膜からなることを特徴とする付記１、３、及び９の何れか１項に記載の半導体記憶装置。
【０１３０】
（付記１５） 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えた半導体装置の駆動方法であって、
上記メモリセルのコントロールゲートを、上記半導体基板に対して負電圧にするデータ消去動作と、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを０Ｖまたはフローティングにするデトラップ動作とを含む制御を行う制御処理を行うことを特徴とする半導体記憶装置の駆動方法。
【０１３１】
（付記１６） 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えた半導体装置の駆動方法であって、
上記メモリセルにデータを書き込むためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを０Ｖまたはフローティングにするデトラップ動作を含む制御を行う制御処理を行うことを特徴とする半導体記憶装置の駆動方法。
【０１３２】
（付記１７） 上記制御処理は、上記メモリセルにデータを書き込むための書き込みシーケンス中に、上記デトラップ動作を行うように制御することを特徴とする付記１５に記載の半導体記憶装置の駆動方法。
【０１３３】
（付記１８） 上記制御処理は、上記メモリセルにデータを書き込んだ直後に、上記デトラップ動作を行うように制御することを特徴とする付記１６に記載の半導体記憶装置の駆動方法。
【０１３４】
（付記１９） 上記制御処理は、上記メモリセルにデータを書き込むための書き込みシーケンスの最後に上記デトラップ動作を行うように制御することを特徴とする付記１６に記載の半導体記憶装置の駆動方法。
【０１３５】
（付記２０） 上記制御処理は、上記メモリセルのデータを消去するための消去シーケンスのうち、データ消去動作と異なる時に、上記デトラップ動作を行うことを特徴とする付記１６に記載の半導体記憶装置の駆動方法。
【０１３６】
（付記２１） 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えた半導体装置の駆動方法であって、
上記メモリセルに書き込まれているデータを消去するためのシーケンスのうち、データ消去動作と異なる時に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを０Ｖまたはフローティングにするデトラップ動作を含む制御を行う制御回路とを有することを特徴とする半導体記憶装置の駆動方法。
【０１３７】
（付記２２） 上記制御処理は、上記メモリセルのデータを消去した直後に上記デトラップ動作を行うように制御することを特徴とする付記２１に記載の半導体記憶装置の駆動方法。
【０１３８】
（付記２３） 上記制御処理は、上記メモリセルのデータを消去するための消去シーケンスの最後に上記デトラップ動作を行うことを特徴とする付記２１に記載の半導体記憶装置の駆動方法。
【０１３９】
（付記２４） 上記制御処理は、上記デトラップ動作時に、電子トラップ層及び半導体基板間にＦＮ電流が流れるのを阻止できる範囲内の負電圧を、上記コントロールゲートに印加することを特徴とする付記１６に記載の半導体記憶装置の駆動方法。
【０１４０】
【発明の効果】
上述したように、本発明によれば、メモリセルにデータを書き込むためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにするようにしたので、電子トラップ層下部の第１のゲート絶縁膜にトラップした電子を取り除くことができる。これにより、電子トラップ層に十分電子を注入してデータを書き込め、データ保持特性を向上することができる。
【０１４１】
また、本発明の他の特徴によれば、メモリセルのデータを消去するためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにするようにしたので、データの書き換えに要する時間の遅延の影響を小さくできる。
【０１４２】
また、本発明の他の特徴によれば、電子トラップ層及び半導体基板間にＦＮ電流が流れるのを阻止できる範囲内で、コントロールゲートをデータ消去動作時よりも大きな負電圧にし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにするようにしたので、電子トラップ層下部の第１のゲート絶縁膜にトラップした電子だけを取り除くことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示し、半導体記憶装置の構成の一例を示すブロック図である。
【図２】本発明の第１の実施の形態を示し、半導体記憶装置のセルアレイ内に配置されているＮＯＲ型フラッシュメモリセルの構造の一例を示した断面図である。
【図３】本発明の第１の実施の形態を示し、半導体記憶装置のセルアレイ内に配置されているＮＯＲ型フラッシュメモリセルの構成の一例を示した等価回路図である。
【図４】本発明の第１の実施の形態を示し、ゲート負電圧に対する閾値電圧の変化量を示した図である。
【図５】本発明の第１の実施の形態を示し、データ書き込み動作中に第１の酸化膜に蓄積されている電子をシリコン基板に引き抜くシーケンスを説明するフローチャートである。
【図６】本発明の第１の実施の形態を示し、データ消去動作中に第１の酸化膜に蓄積されている電子をシリコン基板に引き抜くシーケンスを説明するフローチャートである。
【図７】本発明の第１の実施の形態を示し、デトラップを行う前後におけるフラッシュメモリセルのＶg−Ｉdカーブの変化の一例を示した図である。
【図８】本発明の第２の実施の形態を示し、データ消去動作中に第１の酸化膜に蓄積されている電子をシリコン基板に引き抜くシーケンスを説明するフローチャートである。
【図９】従来の技術を示し、窒化膜下に形成される酸化膜中に電子がトラップされる様子を示したＮＯＲ型フラッシュメモリセルの構造の一例を示した断面図である。
【図１０】従来の技術を示し、サイクリング前後におけるフラッシュメモリセルのＶg−Ｉdカーブの変化の一例を示した図である。
【符号の説明】
１ 半導体記憶装置
２ セルアレイ
１２ ＮＯＲ型フラッシュメモリセル
１３ ｐ型シリコン基板
１４ 第１のゲート酸化膜
１５ 窒化膜
１６ 第２のゲート酸化膜
１７ コントロールゲート
２０、２１ 電子
【発明の属する技術分野】
本発明は、半導体記憶装置及びその駆動方法に関し、特に、データの書き換えを行うために用いて好適なものである。
【０００２】
【従来の技術】
不揮発性メモリとして、例えばゲート酸化膜間に形成した窒化膜に電子を蓄積してデータの保持を行うフラッシュメモリがある。このフラッシュメモリは、セル構造が単純なため製造コストを低減できる等の利点を有している。
【０００３】
ここで、上記窒化膜に電子を蓄積してデータの保持を行うＮＯＲ型フラッシュメモリセルにおける従来のデータ書き込み、消去動作を、図９のＮＯＲ型フラッシュメモリセルの構造の一例を示した断面図を用いて簡単に説明する。
【０００４】
まず、データの書き込みは、チャネルホットエレクトロンを発生させて行う。具体的には、例えば、コントロールゲート２４に約９Ｖ、ドレイン２５に約５Ｖ、ソース２６及び基板２７に０Ｖをそれぞれ印加することにより、チャネル２８のドレイン２５近傍で発生するホットエレクトロンを、窒化膜２９にトラップさせることにより行う。
【０００５】
一方、データの消去は、ホットホールインジェクションにより行う。具体的には、例えば、コントロールゲート２４に約−６Ｖ、ドレイン２５に約６Ｖ、基板２７に０Ｖを印加すると共に、ソース２６をフローティングにすることにより、ドレイン２５から基板２７に流れるバンド間トンネル電流によって発生するホールを窒化膜２９に注入し、窒化膜２９にトラップされている電子２８を中和させることにより行う。
【０００６】
このようにして、従来は、窒化膜中に電子を蓄積してデータの保持を行うＮＯＲ型のフラッシュメモリセルのデータの書き換えを行っていた。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述のような方法でデータの書き換えを繰り返し行うと、図９に示すように、窒化膜２９下に形成されている酸化膜３１中に電子３２がトラップされてしまうため、トランジスタ特性、特にサブシュレッシュホールド特性が劣化してしまう虞があった（以下、上記データの書き換えを繰り返し行うことをサイクリングと表す）。
【０００８】
一般に、酸化膜中へホールが注入されると、酸化膜のトラップ準位が増加することが知られている。したがって、上述したホットホールインジェクションによりデータの消去を行うと、窒化膜２９下に形成される酸化膜３１に電子３２が多くトラップされ、このトラップした電子３２により、サブシュレッシュホールド特性が劣化する。
【０００９】
このようにサブシュレッシュホールド特性が劣化すると、サイクリング前後におけるゲート電圧Ｖgとドレイン電流Ｉdとの関係（Ｖg−Ｉdカーブ）は、図１０のように変化する。図１０に示したように、サイクリング後のＶg−Ｉdカーブ３３は、サイクリング前のＶg−Ｉdカーブ３４に比べ、高いゲート電圧Ｖgにおけるドレイン電流Ｉdが減少してしまう特性になり、窒化膜２９への電子注入量が少ない場合でも、プログラムベリファイをパスしてしまう。
【００１０】
すなわち、上記窒化膜に電子を蓄積してデータの保持を行うＮＯＲ型のフラッシュメモリセルを有した従来の半導体記憶装置では、窒化膜２９にトラップしている電子３０が少なくても、酸化膜３１に電子３２がトラップされるため、窒化膜２９に所定の電子が蓄積されていると誤判断してしまい、メモリのデータ保持特性を十分に得ることができなかった。
【００１１】
また、酸化膜３１にトラップされた電子３２は、不安定な領域に存在しているため、弱い電界にさらされたり、放置したりすると、容易に基板２７に抜けてしまう。特に、高温放置を行った場合に、より容易に基板２７に抜けるようになる（以下、高温放置することをベークと表す）。
【００１２】
酸化膜３１にトラップされた電子３２が、ベーク等によって基板２７に抜けると、図１０に示したサイクリング後のＶg−Ｉdカーブ３３は、同じく図１０に示したベーク後のＶg−Ｉdカーブ３５のように変化する。
【００１３】
すなわち、ベーク後のフラッシュメモリセルは、サイクリング後に比べると、サブシュレッシュホールド特性は回復するが、サイクリング前に比べると、高いゲート電圧Ｖgにおけるドレイン電流Ｉdが増加する特性になり、この場合、窒化膜２９に蓄積されている電子が少ないため、プログラムベリファイをパスすることができなくなる。
【００１４】
このため、例えば、「データ０」（書き込み状態）の読み出しマージンが小さくなって、読み出したデータが化けてしまい、メモリのデータ保持特性が劣化してしまう虞があった。
【００１５】
本発明は、上述の問題点にかんがみ、ゲート絶縁膜中に形成した窒化膜に電荷を蓄積してデータを保持するフラッシュメモリセルのデータ保持特性を向上させることを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、上記の課題を解決するため、以下に示す態様を備える。
【００１７】
本発明の第１の態様は、半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、上記セルアレイに備えたメモリセルのコントロールゲートを、上記半導体基板に対して負電圧にするデータ消去動作と、上記データ消去動作と上記データ消去動作のベリファイとの間に上記データ消去動作毎に、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにする第１デトラップ動作とを含む制御を行う制御回路とを有することを特徴とする。
【００１９】
上記第１の態様における構成では、電子トラップ層に蓄積されずに、電子トラップ層下部の第１のゲート絶縁膜にトラップされた電子が抜き出されるようになる。
【００２０】
また、上記制御回路は、上記メモリセルにデータを書き込むための書き込みシーケンス中に、上記デトラップ動作を行うように制御すれば好ましく、特に、上記メモリセルにデータを書き込んだ直後に、上記デトラップ動作を行うように制御するようにすれば、データ書き込み後に第１のゲート絶縁膜にトラップされた電子を抜き出すことができ、電子が第１のゲート絶縁膜にトラップされることなく、確実に電子トラップ層に蓄積されるようになる。
【００２５】
また、上記第１の態様において、上記制御回路は、上記デトラップ動作時に、電子トラップ層及び半導体基板間にＦＮ電流が流れるのを阻止できる範囲内の負電圧を、上記コントロールゲートに印加すれば好ましい。
【００２６】
かかる構成では、電子トラップ層下部の第１のゲート絶縁膜にトラップされた電子だけが抜き出されるようになる。
【００２７】
【発明の実施の形態】
（第１の実施の形態）
次に、添付の図面を参照しながら、本発明の第１の実施の形態の半導体記憶装置及びその駆動方法について説明する。なお、本実施の形態では、上記半導体記憶装置に備えられるメモリセルが、ＮＯＲ型の場合を例に挙げて説明する。
【００２８】
図１は、本実施の形態の半導体記憶装置の構成の一例を示すブロック図である。
図１において、半導体記憶装置１は、セルアレイ２と、入出力バッファ３と、制御回路４と、データラッチ５と、書き込み回路及び電圧切り替え回路６と、アドレスラッチ７と、第１のデコーダ８と、第２のデコーダ９と、消去回路１０と、チップイネーブル／出力イネーブル回路１１とを有している。
【００２９】
セルアレイ２は、主として図示しない外部装置から送られてくるデータを記憶する複数のメモリセルを有して構成される。
【００３０】
なお、上述したように、本実施の形態では、外部とデータのやり取りを行うためのビット線１本に対して複数個のメモリセルが並列に接続されるＮＯＲ型の構造のメモリセルを採用している。また、このセルアレイ２は、チップイネーブル／出力イネーブル回路１１から入力するチップイネーブル信号ＣＥの反転信号／ＣＥに基づいて動作する。
【００３１】
入出力バッファ３は、データラッチ５を介してセルアレイ２に記憶するためのデータＤ１を、上記外部装置から入力すると共に、セルアレイ２に記憶されているデータＤ２を上記外部装置に出力する機能を有する。なお、入出力バッファ３は、チップイネーブル／出力イネーブル回路１１から入力する出力イネーブル信号ＯＥの反転信号／ＯＥに基づいてデータＤ２を上記外部装置に出力する。
【００３２】
制御回路４は、ライトイネーブル信号ＷＥの反転信号／ＷＥ及び上記チップイネーブル信号の反転信号／ＣＥに基づいて、制御信号を生成し、半導体記憶装置１の動作を統括制御する機能を有する。
【００３３】
この制御回路４で生成される制御信号は、具体的に、データの書き込み指示、書き込みベリファイ、または消去ベリファイを行うためのメモリセル制御信号ＳＡや、データの消去を行うためのデータ消去制御信号ＳＢや、データラッチ５の動作を制御するためのデータラッチ制御信号ＳＣ等である。
【００３４】
上記書き込みベリファイは、データの書き込みを行うメモリセルにデータが書き込まれていることを確認する動作である。具体的には、制御回路４が、データを書き込むメモリセルの閾値が所定値よりも高い値であることを確認する動作である。
【００３５】
一方、上記消去ベリファイは、データの消去を行うメモリセルからデータが消去されていることを確認する動作である。具体的には、制御回路４が、データを消去するメモリセルの閾値が上記所定値よりも低い値であることを確認する動作である。
【００３６】
データラッチ５は、制御回路４から出力されるデータラッチ制御信号ＳＣに基づいて、入出力バッファ３から入力したデータＤ１をセルアレイ２に出力すると共に、セルアレイ２に記憶されているデータＤ２を入出力バッファ３に出力する機能を有する。
【００３７】
さらに、このデータラッチ５は、上記書き込みベリファイ、または消去ベリファイを行う際に制御回路４から出力されるデータラッチ制御信号ＳＣに基づいて、上記書き込みベリファイ、または消去ベリファイを行ったメモリセルのデータＤ２を制御回路４に出力する機能も有する。
【００３８】
そして、制御回路４は、このデータＤ２に基づいて、メモリセルの閾値が上記所定値よりも高いか低いかを判定し、上記書き込みベリファイ、または消去ベリファイを行う。
【００３９】
書き込み回路及び電圧切り替え回路６は、制御回路４から出力される上記メモリセル制御信号ＳＡと、データラッチ５からのデータＤ１とに基づいて、メモリセルを活性化するためのメモリセル駆動用信号ＳＤをアドレスラッチ７に出力する機能を有する。
【００４０】
そして、この書き込み回路及び電圧切り替え回路６は、セルアレイ２内の各メモリセルに印加するゲート電圧の値を切り替える機能も有している。
【００４１】
アドレスラッチ７は、書き込み回路及び電圧切り替え回路６から出力される上記メモリセル駆動用信号ＳＤに基づいて、書き込みを行うメモリセルのアドレス信号ＡＤＤを、行デコーダ８及び列デコーダ９に出力する機能を有する。
【００４２】
行デコーダ８及び列デコーダ９は、上記アドレス信号ＡＤＤに基づいてデータの書き込みまたは読出しを行うメモリセルを指定する。
【００４３】
消去回路１０は、上記データ消去制御信号ＳＢに基づいて、セルアレイ２に記憶されているデータをセクター単位で一括消去するデータ消去パルス信号ＳＥを生成し、メモリセルに記憶されているデータを消去する機能を有する。
【００４４】
図２は、上記セルアレイ２内に配置されているＮＯＲ型フラッシュメモリセルの構造の一例を示した断面図であり、図３は、図２に示したＮＯＲ型フラッシュメモリセルの等価回路図である。
【００４５】
図２及び図３において、ＮＯＲ型フラッシュメモリセル１２は、半導体基板としてのｐ型シリコン基板１３と、第１のゲート絶縁膜としての第１のゲート酸化膜１４と、電子トラップ層としての窒化膜１５と、第２のゲート絶縁膜としての第２のゲート酸化膜１６と、コントロールゲート１７と、第１の拡散層１８と、第２の拡散層１９とを有している。
【００４６】
図２に示すように、第１のゲート酸化膜１４、窒化膜１５、第２のゲート酸化膜１６、及びコントロールゲート１７は、ｐ型シリコン基板１３上の所定領域に順次積層形成される。すなわち、上記窒化膜１５は、ゲート酸化膜間に形成される構造になる。
【００４７】
また、拡散層１８、１９は、例えばｎ型不純物を、コントロールゲート１７をマスクとして、上記コントロールゲート１７の上方からｐ型シリコン基板１３の所定領域にｎ型不純物をイオンドープして形成され、例えば、第１の拡散層１８がソース、第２の拡散層１９がドレインとなる。
【００４８】
そして、図３に示すように、上記ＮＯＲ型フラッシュメモリセル１２は、窒化膜１５内に電子２０を蓄積してデータを保存すると共に、上記窒化膜１５内に蓄積されている電子２０を中和してデータの消去をおこなう構成となる。
【００４９】
このような構成の本実施の形態のＮＯＲ型フラッシュメモリセル１２は、例えば、書き込みを行うビットを含むセクター内のデータの消去を行って、「データ１」の状態にしてから、「データ０」の書き込みを行う。そして、この書き込み終了後、データが書き込まれていることを確認する書き込みベリファイを行う。
【００５０】
上記「データ０」の書き込みは、具体的には、例えば、コントロールゲート１７に約９Ｖ、ドレイン１９に約５Ｖ、ソース１８及びシリコン基板１３に０Ｖをそれぞれ印加して、チャネルで発生するホットエレクトロンを、窒化膜１５にトラップさせて行う。
【００５１】
データの消去は、メモリセル内のデータのオーバーイレースを回避するため、データを消去するセクター内の全ビットにデータの書き込みを行い（以下、この書き込み動作を消去前書き込みと表す）、その後、セクター内の全ビットに対してデータが消去されていることを確認する消去ベリファイを行ってから実行する。
【００５２】
すなわち、データを消去するセクター内の全ビットにデータの書き込む消去前書き込みを行った後、データの消去を行うセクター内の全ビットのデータを読み出して消去ベリファイを行い、消去ベリファイにフェイル（Fail）し、データが消去されていないときにセクター単位でデータを消去する。
【００５３】
このデータの消去は、具体的には、例えば、コントロールゲート１７に約−６Ｖ、ドレイン１９に約６Ｖ、シリコン基板１３に０Ｖを印加すると共に、ソース１８をフローティングにすることにより、ドレイン１９からシリコン基板１３に流れるバンド間トンネル電流によって発生するホールを窒化膜１５に注入し、窒化膜１５にトラップされている電子２０を中和させることにより行う。
【００５４】
また、データの読み出しは、ドレイン及びソースを上記データ書き込み時、及びデータ消去時と逆にするリバースリードにより行う。
【００５５】
具体的には、例えば、第１の拡散層１８をドレイン、第２の拡散層１９をソースとし、コントロールゲート１７に約５Ｖ、ドレイン１８に約１．５Ｖ、ソース１９及び基板１３にそれぞれ０Ｖを印加して行う。
【００５６】
これにより、例えば、窒化膜１５中に電子２０がトラップされている場合には、このトラップされた電子２０によりチャネルの形成が阻害され、電流が流れなくなり、セルの状態を読み出すことが可能となる。
【００５７】
以上のようにしてデータの書き込み、及び消去を繰り返すと、窒化膜１５の下部に形成される第１のゲート酸化膜１４に、電子２１がトラップされるようになるため、本実施の形態の半導体記憶装置１では、データ書き込みシーケンス中、及びデータ消去シーケンス中のうち、少なくとも何れか一方で、上述した第１のゲート酸化膜１４にトラップされた電子２１をデトラップする。
【００５８】
具体的には、ＮＯＲ型フラッシュメモリセル１２の窒化膜１５に蓄積されている電子２０を抜き出してデータを消去するときに印加するゲート電圧（例えば−６Ｖ）よりも絶対値の大きい負電圧を、コントロールゲート１７に印加すると共に、ｐ型シリコン基板１３、ソース１８、及びドレイン１９にそれぞれ０Ｖ（または正電圧）を印加する。
【００５９】
ただし、図４に示すように、コントロールゲート１７に印加する電圧の絶対値Ｖg（ゲート電圧と基板電圧との差）を高くしすぎると、窒化膜１５、及びｐ型シリコン基板１３間にＦＮ（Fowler-Nordheim）電流が流れるため、デトラップ前後におけるフラッシュメモリセル１２の閾値の変化量ΔＶTHが増大してしまい、本来保持すべき窒化膜１５に蓄積されている電子２０もｐ型シリコン基板１３に抜き出されてしまう。
【００６０】
そこで、第１の酸化膜１４にトラップされた電子２１をデトラップする時にコントロールゲート１７に印加する電圧の絶対値を、データ消去時におけるゲート電圧よりも大きく、且つ、上記ＦＮ電流が流れない範囲で設定し、第１のゲート酸化膜１４に蓄積されている電子２１のみをｐ型シリコン基板１３に抜き出すようにする。
【００６１】
具体的には、例えば、コントロールゲート１７に−６Ｖを印加してデータを消去した場合に、コントロールゲート１７を−１０Ｖ（Ｖg＝−１０Ｖ）、シリコン基板１３、ドレイン１８、及びソース１９をそれぞれ０Ｖ（Ｖsub＝Ｖd＝Ｖs＝０Ｖ）にすることで、第１のゲート酸化膜１４に蓄積されている電子２１だけをｐ型シリコン基板１３にデトラップする。
【００６２】
ここで、図５のフローチャートを参照しながら、本実施の形態の半導体記憶装置のデータの書き込みシーケンスについて説明する。
【００６３】
まず、最初のステップＳ１において、制御回路４は、書き込みを行うビットに既にデータが書き込まれているか否かを判定する上記書き込みベリファイを行う。
【００６４】
具体的に、制御回路４は、ライトイネーブル信号ＷＥの反転信号／ＷＥに基づいて、メモリセル制御信号ＳＡを生成して書き込み回路及び電圧切り替え回路６に出力すると共に、チップイネーブル信号ＣＥの反転信号／ＣＥに基づいて、データラッチ制御信号ＳＣを生成してデータラッチ５に出力する。
【００６５】
メモリセル制御信号ＳＡを入力した書き込み回路及び電圧切り替え回路６は、メモリセル駆動用信号ＳＤをアドレスラッチ７に出力する。これにより、アドレス信号ＡＤＤがデコーダ８、９に出力され、書き込みを行うメモリセルが指定される。そして、アドレス信号ＡＤＤにより指定されたメモリセルのデータＤ２が、データラッチ５を介して制御回路４に出力される。
【００６６】
制御回路４は、このデータＤ２に基づいて、メモリセルの閾値電圧が上記所定値よりも高くなっていることを確認（ベリファイ）することで、書き込みを行うメモリセルの窒化膜１５に蓄積されている電子２１が所定の値より多くなっていることを確認する。
【００６７】
以上のようにして、制御回路４が書き込みベリファイをした結果、書き込みベリファイをパスすれば、書き込み動作を終了するが、書き込みベリファイにフェイルし、書き込みを行うビットにデータが書き込まれていないと判定すると、ステップＳ２に進み、データラッチ５は、制御回路４からのデータラッチ制御信号ＳＣに基づいて、データＤ１をセルアレイ２に出力し、データを書き込む。
【００６８】
次に、ステップＳ３において、制御回路４は、ステップＳ１の動作で指定したメモリセルのコントロールゲート１７に、上述した範囲の値の負電圧（例えば−１０Ｖ）を印加すると共に、ソース１８、ドレイン１９、及びｐ型シリコン基板１３に０Ｖ（または正電圧）を印加して第１のゲート酸化膜１４にトラップした電子２１をｐ型シリコン基板１３にデトラップする。そして、ステップＳ１の動作に戻り、書き込みベリファイをパスするまでステップＳ１〜Ｓ３の動作を繰り返す。
【００６９】
なお、ステップＳ３において、ソース１８、及びドレイン１９をフローティングにしてもよい。また、ｐ型シリコン基板１３に対してコントロールゲート１７に負電圧が印加されればよいので、ｐ型シリコン基板１３に印加する電圧は必ずしも０Ｖでなくてもよい。また、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に正電圧を印加する場合は、略同じ値の正電圧を、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に印加するようにする。
【００７０】
以上のように、本実施の形態では、データの書き込み直後に第１の酸化膜１４にトラップした電子２１をｐ型シリコン基板１３にデトラップするようにしたので、書き込み後に第１のゲート酸化膜１４にトラップした電子２１を、その都度ｐ型シリコン基板１３にデトラップすることができる。したがって、外部装置から入力したデータが、ＮＯＲ型メモリセル１２の窒化膜１５に確実に書き込まれるようになり、データ保持特性が向上する。
【００７１】
なお、本実施の形態では、窒化膜１５に十分に電子を書き込むようにするために、データ書き込み直後にデトラップを行う構成としたが、データ書き込み直後ではなく、ステップＳ１の動作で書き込みベリファイをパスした後にデトラップを行うようにしてもよい。このようにすれば、デトラップを行う回数を減らすことができる。そして、デトラップを書き込み直後に行うか書き込みベリファイをパスした後に行うかは、半導体記憶装置１の使用目的に合わせて、適宜選択すればよい。
【００７２】
また、図５に示したフローチャートは、１ビットの書き込み動作を説明したものであるが、数ビットの書き込み動作を行う場合は、ステップＳ１において、書き込みベリファイをパスした後、次のアドレスのメモリセルについてステップＳ１〜ステップＳ３と同様の動作を行う構成になる。
【００７３】
次に、図６のフローチャートを参照しながら、本実施の形態の半導体記憶装置のデータ消去シーケンスについて説明する。
【００７４】
まず、ステップＳ１１〜ステップＳ１５において、半導体記憶装置１は、メモリセル内のデータのオーバーイレースを回避するため、データ消去の直前に、消去を行うセクターの全ビットにデータの書き込みを行う上記消去前書き込みシーケンスを実行する。
【００７５】
具体的には、ステップＳ１１において、制御回路４は、データ消去を行うセクター内のアドレスの全ビットにデータが書き込まれているか否かを判定する書き込みベリファイを行う。この書き込みベリファイは、図５のステップＳ１の動作における書き込みベリファイと同様の動作を行うことにより実現する。
【００７６】
判定の結果、書き込みベリファイにフェイルし、データ消去を行う上記セクター内のアドレスの全ビットにデータが書き込まれていないと判定すると、ステップＳ１２に進み、書き込み回路及び電圧切り替え回路６は、制御回路４から入力したメモリセル制御信号ＳＡに基づいて、データ書き込み信号としてのメモリセル駆動用信号ＳＤを生成し、アドレスラッチ７を介して上記所定のアドレスの全ビットに出力してデータを書き込む。
【００７７】
次に、ステップＳ１３において、制御回路４は、コントロールゲート１７に上述した範囲の値の負電圧（例えば−１０Ｖ）を印加すると共に、ソース１８、ドレイン１９、及びｐ型シリコン基板１３に０Ｖ（または正電圧）を印加して第１のゲート酸化膜１４にトラップされている電子２１をｐ型シリコン基板１３にデトラップする。そして、ステップＳ１１の書き込みベリファイをパスするまでステップＳ１１〜Ｓ１３の動作を繰り返す。
【００７８】
なお、ステップＳ１３において、ソース１８、及びドレイン１９をフローティングにしてもよい。また、ｐ型シリコン基板１３に対してコントロールゲート１７に負電圧が印加されればよいので、ｐ型シリコン基板１３に印加する電圧は必ずしも０Ｖでなくてもよい。また、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に正電圧を印加する場合は、略同じ値の正電圧を、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に印加するようにする。
【００７９】
一方、ステップＳ１１において、書き込みベリファイをパスし、データ消去を行う所定のアドレスの全ビットにデータが書き込まれていると判定すると、ステップＳ１４に進み、制御回路４は、データラッチ５から出力されるデータＤ２に基づいて、ステップＳ１１で行った書き込みベリファイが、セクター内の最後のアドレスに対するものであるか否かを判定する。
【００８０】
判定の結果、書き込みベリファイが、セクター内の最後のアドレスに対するものでないと判定すると、ステップＳ１５に進んで次のアドレスに移行し、再びステップＳ１１の書き込みベリファイを行って、セクター内の全ビット書き込みが行われるまでステップＳ１１〜Ｓ１５の動作を繰り返す。
【００８１】
以上のように、ステップＳ１１〜ステップＳ１５までの消去前書き込みシーケンスが、複数のアドレスにデータを書き込むシーケンスであるのに対し、図５に示したステップＳ１〜Ｓ３の書き込みシーケンスは１ビットに対する書き込みを行うシーケンスである。したがって、データ書き込みと消去前書き込みとは同じシーケンスにより実行される。
【００８２】
そして、ステップＳ１４において、書き込みベリファイがセクター内の最後のアドレスに対するものであると判定され、セクター内の全ビットデータが書き込まれると、ステップＳ１６に進んで制御回路４は、セクター内の全ビットが消去されているか否かを判定する消去ベリファイを行う。
【００８３】
この消去ベリファイは、制御回路４が、セルアレイ２からデータラッチ５を介して入力するデータＤ２に基づいて、データの消去を行うメモリセルの窒化膜１５に蓄積されている電子２０が所定の値より少ないことを確認（ベリファイ）すること以外の動作は、図５のステップＳ１の動作と同様である。なお、上記窒化膜１５に蓄積されている電子２０が所定の値より少ないことを確認する動作は、具体的に、メモリセルの閾値電圧が所定の値よりも低くなっていることを確認することで行われる。
【００８４】
判定の結果、消去ベリファイをパスし、セクター内の全ビットが消去されていると判定すると、消去動作を終了する。
【００８５】
一方、消去ベリファイにフェイルし、セクター内の全ビットが消去されていないと判定すると、ステップＳ１７に進んで、消去回路１０は、制御回路４から出力されるデータ消去制御信号ＳＢに基づいて、データ消去パルス信号ＳＥをセルアレイ２に出力し、セクター内の全ビット消去を行う。
【００８６】
次に、ステップＳ１８において、制御回路４は、コントロールゲート１７に上述した範囲の値の負電圧（例えば−１０Ｖ）を印加すると共に、ソース１８、ドレイン１９、及びｐ型シリコン基板１３に０Ｖ（または正電圧）を印加して、第１の酸化膜１４にトラップしている電子２１をシリコン基板１３にデトラップする。そして、ステップＳ１６の消去ベリファイをパスするまでステップＳ１６〜Ｓ１８の動作を繰り返す。
【００８７】
なお、ステップＳ１８において、ソース１８、及びドレイン１９をフローティングにしてもよい。また、ｐ型シリコン基板１３に対してコントロールゲート１７に負電圧が印加されればよいので、ｐ型シリコン基板１３に印加する電圧は必ずしも０Ｖでなくてもよい。また、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に正電圧を印加する場合は、略同じ値の正電圧を、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に印加するようにする。
【００８８】
一般に、フラッシュメモリセル１２では、書き込み時間に比べて消去時間が長い。具体的には、例えば、書き込み時間が約１６μsec／wordなのに対し、消去時間は約１sec／sectorである。
【００８９】
したがって、上述したようにして消去シーケンス中にデトラップを行うようにすれば、書き込みシーケンス中にデトラップを行うよりもシーケンス全体の遅延の影響を小さくすることが可能になる。
【００９０】
また、消去シーケンス中にデトラップを行うようにすれば、第１の酸化膜１４にトラップされている電子をデータの書き換え毎に除去できるので、図６のステップＳ１１における書き込みベリファイ、またはステップＳ１６における消去ベリファイを短時間でパスできるようになり、書き込みベリファイ、または消去ベリファイをフェイルする状態のメモリセルに対してデータの書き換えを行う場合には、データ書き換え時に生じる遅延を小さくすることができる。
【００９１】
なお、本実施の形態では、より短時間で消去動作を終了することができるように、消去動作中に２回デトラップを行うようにしたが（図６のステップＳ１３とステップＳ１８）、デトラップは必ずしも２回行う必要はなく、ステップＳ１３及びステップＳ１８のうち、少なくとも何れか一方で行えばよい。
【００９２】
図７は、図５のステップＳ３、及び図６のステップＳ１３、Ｓ１８で行ったデトラップ前後におけるＮＯＲ型フラッシュメモリセル１２のゲート電圧Ｖgとドレイン電流Ｉdの関係を表すＶg−Ｉdカーブの変化を示した図である。
【００９３】
図７に示したように、デトラップ前のＶg−Ｉdカーブ２２は、デトラップ後のＶg−Ｉdカーブ２３のように変化する。
【００９４】
したがって、上述した方法で第１の酸化膜１４にトラップされた電子２１をデトラップすることにより、メモリセル１２の閾値ＶTHを変化させずにサブスレッシュホールド特性を改善できる。
【００９５】
以上のことから、ＮＯＲ型フラッシュメモリセル１２が本来有している閾値を基準として上記書き込みベリファイ及び消去ベリファイを行えるようになり、従来のように、窒化膜１５に蓄積されている電子２０が少ない状態で書き込みベリファイをパスしたり、読み出しマージンが低下してデータ化けしたりすることがなくなり、ＮＯＲ型フラッシュメモリセル１２のデータ保持特性を向上させることができる。
【００９６】
なお、本実施の形態では、ＮＯＲ型フラッシュメモリセル１２に備えたシリコン窒化膜などの窒化膜１５に電子２０を蓄積してデータを保持する構成としたが、データを保持するために電子２０をトラップする膜は、絶縁体であれば窒化膜１５に限定されない。
【００９７】
また、ソース１８及びドレイン１９を０Ｖにしてデトラップを行うようにしたが、デトラップ時にホットエレクトロン、または、ホットホールインジェクションが発生しなければ、これらの電圧は必ずしも０Ｖ（または正電圧）でなくてもよく、例えば、ソース１８及びドレイン１９をフローティングするようにしてもよい。
【００９８】
このように、ホットエレクトロン、または、ホットホールインジェクションが発生しないようにすれば、第１のゲート酸化膜１４にトラップした電子２１を、確実にデトラップすることができる。
【００９９】
（第２の実施の形態）
次に、本発明の第２の実施の形態の半導体記憶装置及びその駆動方法について説明する。なお、本実施の形態は、データ消去動作中に第１のゲート酸化膜１４にトラップしている電子２１をｐ型シリコン基板１３にデトラップするシーケンスが、上述した第１の実施の形態と異なるだけであるので、上述した第１の実施の形態と同一部分については、同一符号を付して説明を省略する。
【０１００】
以下、図８のフローチャートを参照しながら、本実施の形態の半導体記憶装置のデータの消去シーケンスについて説明する。
【０１０１】
まず、ステップＳ２１〜ステップＳ２４において、上述した第１の実施の形態で説明した図６のステップＳ１１、Ｓ１２、Ｓ１４、Ｓ１５と同様にして消去前書き込みシーケンスを実行する。
【０１０２】
すなわち、ステップＳ２１において、制御回路４は、書き込みベリファイにより、データ消去を行うセクター内のアドレスの全ビットにデータが書き込まれていないと判定すると、メモリセル制御信号ＳＡを生成する。
【０１０３】
そして、ステップＳ２２において、書き込み回路及び電圧切り替え回路６は、制御回路４からのメモリセル制御信号ＳＡに基づいて、メモリセル駆動用信号ＳＤを生成し、アドレスラッチ７を介して上記セクター内のアドレスの全ビットにデータを書き込む。
【０１０４】
一方、書き込みベリファイの結果、データ消去を行う全ビットにデータが書き込まれていると判定すると、ステップＳ２３に進み、制御回路４は、書き込みベリファイが、セクター内の最後のアドレスに対するものであるか否かを判定する。
【０１０５】
そして、最後のアドレスに対する書き込みベリファイでなければ、ステップＳ２４に進んで次のアドレスに移行し、セクター内の全ビットにデータの書き込みが行われるまでステップＳ２１〜Ｓ２４の動作を繰り返す。
【０１０６】
次に、ステップＳ２５において、制御回路４は、コントロールゲート１７に上述した第１の実施の形態と同様の範囲の負電圧（例えば−１０Ｖ）を印加すると共に、ソース１８、ドレイン１９、及びｐ型シリコン基板１３に０Ｖ（または正電圧）を印加して第１のゲート酸化膜１４にトラップされている電子２１をｐ型シリコン基板１３にデトラップする。
【０１０７】
なお、ステップＳ２５において、ソース１８、及びドレイン１９をフローティングにしてもよい。また、ｐ型シリコン基板１３に対してコントロールゲート１７に負電圧が印加されればよいので、ｐ型シリコン基板１３に印加する電圧は必ずしも０Ｖでなくてもよい。また、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に正電圧を印加する場合は、略同じ値の正電圧を、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に印加するようにする。
【０１０８】
次に、ステップＳ２６において、制御回路４は、セクター内の全ビットが消去されているか否かを判定する消去ベリファイを行う。なお、本実施の形態の消去ベリファイも第１の実施の形態における消去ベリファイと同様に、メモリセルの窒化膜１５に蓄積されている電子２１が所定の値より少ないことを確認（ベリファイ）すること以外は、書き込みベリファイと同様の動作を行う。上記窒化膜１５に蓄積されている電子２１が所定の値より少ないことを確認する動作は、具体的に、メモリセルの閾値電圧が所定の値よりも低くなっていることを確認することで行われる。
【０１０９】
判定の結果、消去ベリファイにフェイルし、セクター内の全ビットが消去されていないと判定すると、ステップＳ２７に進んで、消去回路１０は、制御回路４から出力されるデータ消去制御信号ＳＢに基づいて、データ消去パルス信号ＳＥをセルアレイ２に出力し、セクター内の全ビットの消去を行う。そして、セクター内の全ビットの消去が終了し、ステップＳ２６の消去ベリファイをパスするまでステップＳ２６、Ｓ２７の動作を繰り返す。
【０１１０】
一方、消去ベリファイをパスし、セクター内の全ビットが消去されていると判定すると、ステップＳ２８に進み、制御回路４は、コントロールゲート１７に上述した第１の実施の形態と同様の範囲の負電圧（例えば−１０Ｖ）を印加すると共に、ソース１８、ドレイン１９、及びｐ型シリコン基板１３に０Ｖ（または正電圧）を印加してデトラップを行い、第１の酸化膜１４にトラップしている電子２１をシリコン基板１３にデトラップする。
【０１１１】
なお、ステップＳ２８において、ソース１８、及びドレイン１９をフローティングにしてもよい。また、ｐ型シリコン基板１３に対してコントロールゲート１７に負電圧が印加されればよいので、ｐ型シリコン基板１３に印加する電圧は必ずしも０Ｖでなくてもよい。また、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に正電圧を印加する場合は、略同じ値の正電圧を、ｐ型シリコン基板１３、ソース１８、及びドレイン１９に印加するようにする。
【０１１２】
以上のように、消去前書き込みの後に消去を行う複数のセルに対して一括してデトラップを行い、さらに、消去ベリファイをパスした後に複数のセルに対して一括してデトラップを行うようにすれば、上述した第１の実施の形態の効果に加え、デトラップの回数を大幅に減らすことができる。
【０１１３】
なお、本実施の形態では、より短時間で消去動作を終了することができるように、消去動作中に２回デトラップを行うようにしたが（図８のステップＳ２５とステップＳ３２）、デトラップは必ずしも２回行う必要はなく、ステップＳ２５とステップＳ３２のどちらか１回行えばよい。
【０１１４】
また、上述した第１及び第２の実施の形態では、メモリセルがＮＯＲ型の場合について説明したが、ＮＡＮＤ型の場合でも上述したのと同様にして、窒化膜下に形成される第１の酸化膜にトラップした電子をデトラップすることができる。
【０１１５】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１１６】
（付記１） 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、
上記セルアレイに備えたメモリセルのコントロールゲートを、上記半導体基板に対して負電圧にするデータ消去動作と、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにするデトラップ動作とを含む制御を行う制御回路とを有することを特徴とする半導体記憶装置。
【０１１７】
（付記２） 上記制御回路は、上記デトラップ動作時に、コントロールゲートに負電圧を印加するとともに、上記半導体基板、ソース、及びドレインに同じ値の正電圧を印加し、上記コントロールゲートと、上記半導体基板、ソース、及びドレインとの間の電界が、上記データ消去動作時よりも大きくなるストレスを印加ことを特徴とする付記１に記載の半導体記憶装置。
【０１１８】
（付記３） 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、
上記セルアレイに備えたメモリセルにデータを書き込むためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにするデトラップ動作を含む制御を行う制御回路とを有することを特徴とする半導体記憶装置。
【０１１９】
（付記４） 上記制御回路は、上記デトラップ動作時に、コントロールゲートに負電圧を印加するとともに、上記半導体基板、ソース、及びドレインに同じ値の正電圧を印加し、上記コントロールゲートと、上記半導体基板、ソース、及びドレインとの間の電界が、上記データ消去動作時よりも大きくなるストレスを印加ことを特徴とする付記３に記載の半導体記憶装置。
【０１２０】
（付記５） 上記制御回路は、上記メモリセルにデータを書き込むための書き込みシーケンス中に、上記デトラップ動作を行うように制御することを特徴とする付記１に記載の半導体記憶装置。
【０１２１】
（付記６） 上記制御回路は、上記メモリセルにデータを書き込んだ直後に、上記デトラップ動作を行うように制御することを特徴とする付記３に記載の半導体記憶装置。
【０１２２】
（付記７） 上記制御回路は、上記メモリセルにデータを書き込むための書き込みシーケンスの最後に上記デトラップ動作を行うように制御することを特徴とする付記３に記載の半導体記憶装置。
【０１２３】
（付記８） 上記制御回路は、上記メモリセルのデータを消去するための消去シーケンスのうち、データ消去動作と異なる時に、上記デトラップ動作を行うことを特徴とする付記３に記載の半導体記憶装置。
【０１２４】
（付記９） 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、
上記セルアレイに備えたメモリセルに書き込まれているデータを消去するためのシーケンスのうち、データ消去動作と異なる時に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにするデトラップ動作を含む制御を行う制御回路とを有することを特徴とする半導体記憶装置。
【０１２５】
（付記１０） 上記制御回路は、上記デトラップ動作時に、コントロールゲートに負電圧を印加するとともに、上記半導体基板、ソース、及びドレインに同じ値の正電圧を印加し、上記コントロールゲートと、上記半導体基板、ソース、及びドレインとの間の電界が、上記データ消去動作時よりも大きくなるストレスを印加ことを特徴とする付記９に記載の半導体記憶装置。
【０１２６】
（付記１１） 上記制御回路は、上記メモリセルのデータを消去した直後に上記デトラップ動作を行うように制御することを特徴とする付記９に記載の半導体記憶装置。
【０１２７】
（付記１２） 上記制御回路は、上記メモリセルのデータを消去するための消去シーケンスの最後に上記デトラップ動作を行うことを特徴とする付記７に記載の半導体記憶装置。
【０１２８】
（付記１３） 上記制御回路は、上記デトラップ動作時に、電子トラップ層及び半導体基板間にＦＮ電流が流れるのを阻止できる範囲内の負電圧を、上記コントロールゲートに印加することを特徴とする付記１、３、及び９の何れか１項に記載の半導体記憶装置。
【０１２９】
（付記１４） 上記電子トラップ層は、窒化膜からなることを特徴とする付記１、３、及び９の何れか１項に記載の半導体記憶装置。
【０１３０】
（付記１５） 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えた半導体装置の駆動方法であって、
上記メモリセルのコントロールゲートを、上記半導体基板に対して負電圧にするデータ消去動作と、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを０Ｖまたはフローティングにするデトラップ動作とを含む制御を行う制御処理を行うことを特徴とする半導体記憶装置の駆動方法。
【０１３１】
（付記１６） 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えた半導体装置の駆動方法であって、
上記メモリセルにデータを書き込むためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを０Ｖまたはフローティングにするデトラップ動作を含む制御を行う制御処理を行うことを特徴とする半導体記憶装置の駆動方法。
【０１３２】
（付記１７） 上記制御処理は、上記メモリセルにデータを書き込むための書き込みシーケンス中に、上記デトラップ動作を行うように制御することを特徴とする付記１５に記載の半導体記憶装置の駆動方法。
【０１３３】
（付記１８） 上記制御処理は、上記メモリセルにデータを書き込んだ直後に、上記デトラップ動作を行うように制御することを特徴とする付記１６に記載の半導体記憶装置の駆動方法。
【０１３４】
（付記１９） 上記制御処理は、上記メモリセルにデータを書き込むための書き込みシーケンスの最後に上記デトラップ動作を行うように制御することを特徴とする付記１６に記載の半導体記憶装置の駆動方法。
【０１３５】
（付記２０） 上記制御処理は、上記メモリセルのデータを消去するための消去シーケンスのうち、データ消去動作と異なる時に、上記デトラップ動作を行うことを特徴とする付記１６に記載の半導体記憶装置の駆動方法。
【０１３６】
（付記２１） 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えた半導体装置の駆動方法であって、
上記メモリセルに書き込まれているデータを消去するためのシーケンスのうち、データ消去動作と異なる時に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを０Ｖまたはフローティングにするデトラップ動作を含む制御を行う制御回路とを有することを特徴とする半導体記憶装置の駆動方法。
【０１３７】
（付記２２） 上記制御処理は、上記メモリセルのデータを消去した直後に上記デトラップ動作を行うように制御することを特徴とする付記２１に記載の半導体記憶装置の駆動方法。
【０１３８】
（付記２３） 上記制御処理は、上記メモリセルのデータを消去するための消去シーケンスの最後に上記デトラップ動作を行うことを特徴とする付記２１に記載の半導体記憶装置の駆動方法。
【０１３９】
（付記２４） 上記制御処理は、上記デトラップ動作時に、電子トラップ層及び半導体基板間にＦＮ電流が流れるのを阻止できる範囲内の負電圧を、上記コントロールゲートに印加することを特徴とする付記１６に記載の半導体記憶装置の駆動方法。
【０１４０】
【発明の効果】
上述したように、本発明によれば、メモリセルにデータを書き込むためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにするようにしたので、電子トラップ層下部の第１のゲート絶縁膜にトラップした電子を取り除くことができる。これにより、電子トラップ層に十分電子を注入してデータを書き込め、データ保持特性を向上することができる。
【０１４１】
また、本発明の他の特徴によれば、メモリセルのデータを消去するためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにするようにしたので、データの書き換えに要する時間の遅延の影響を小さくできる。
【０１４２】
また、本発明の他の特徴によれば、電子トラップ層及び半導体基板間にＦＮ電流が流れるのを阻止できる範囲内で、コントロールゲートをデータ消去動作時よりも大きな負電圧にし、これと同時に上記ソース及びドレインを０Ｖ、所定の正電圧、またはフローティングにするようにしたので、電子トラップ層下部の第１のゲート絶縁膜にトラップした電子だけを取り除くことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示し、半導体記憶装置の構成の一例を示すブロック図である。
【図２】本発明の第１の実施の形態を示し、半導体記憶装置のセルアレイ内に配置されているＮＯＲ型フラッシュメモリセルの構造の一例を示した断面図である。
【図３】本発明の第１の実施の形態を示し、半導体記憶装置のセルアレイ内に配置されているＮＯＲ型フラッシュメモリセルの構成の一例を示した等価回路図である。
【図４】本発明の第１の実施の形態を示し、ゲート負電圧に対する閾値電圧の変化量を示した図である。
【図５】本発明の第１の実施の形態を示し、データ書き込み動作中に第１の酸化膜に蓄積されている電子をシリコン基板に引き抜くシーケンスを説明するフローチャートである。
【図６】本発明の第１の実施の形態を示し、データ消去動作中に第１の酸化膜に蓄積されている電子をシリコン基板に引き抜くシーケンスを説明するフローチャートである。
【図７】本発明の第１の実施の形態を示し、デトラップを行う前後におけるフラッシュメモリセルのＶg−Ｉdカーブの変化の一例を示した図である。
【図８】本発明の第２の実施の形態を示し、データ消去動作中に第１の酸化膜に蓄積されている電子をシリコン基板に引き抜くシーケンスを説明するフローチャートである。
【図９】従来の技術を示し、窒化膜下に形成される酸化膜中に電子がトラップされる様子を示したＮＯＲ型フラッシュメモリセルの構造の一例を示した断面図である。
【図１０】従来の技術を示し、サイクリング前後におけるフラッシュメモリセルのＶg−Ｉdカーブの変化の一例を示した図である。
【符号の説明】
１ 半導体記憶装置
２ セルアレイ
１２ ＮＯＲ型フラッシュメモリセル
１３ ｐ型シリコン基板
１４ 第１のゲート酸化膜
１５ 窒化膜
１６ 第２のゲート酸化膜
１７ コントロールゲート
２０、２１ 電子
Claims (10)
- 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えたセルアレイと、
上記セルアレイに備えたメモリセルのコントロールゲートを、上記半導体基板に対して負電圧にするデータ消去動作と、上記データ消去動作と上記データ消去動作のベリファイとの間に上記データ消去動作毎に、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを、０Ｖ、所定の正電圧、またはフローティングにする第１デトラップ動作とを含む制御を行う制御回路とを有することを特徴とする半導体記憶装置。 - 上記制御回路は、上記セルアレイに備えたメモリセルにデータを書き込むためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを、０Ｖ、所定の正電圧、またはフローティングにする第２デトラップ動作を含む制御を行うことを特徴とする請求項１記載の半導体記憶装置。
- 上記制御回路は、上記メモリセルへのデータ書き込み動作と前記データ書き込み動作のベリファイとの間に、上記第２デトラップ動作を行うように制御することを特徴とする請求項２に記載の半導体記憶装置。
- 上記制御回路は、上記データ消去動作前に行う上記セルアレイに備えたメモリセルにデータを書き込むための消去前書き込みシーケンス中に、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを、０Ｖ、所定の正電圧、またはフローティングにする第３デトラップ動作、を含む制御を行うことを特徴とする請求項１から３のいずれか一項記載の半導体記憶装置。
- 上記制御回路は、上記データ消去動作前に行う上記セルアレイに備えたメモリセルにデータを書き込むための消去前書き込みシーケンス中に、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを、０Ｖ、所定の正電圧、またはフローティングにする第３デトラップ動作、を含む制御を行い、
上記消去前書き込みシーケンスは、上記メモリセルにデータを書き込むためのシーケンスと同じシーケンスであることを特徴とする請求項２記載の半導体記憶装置。 - 上記制御回路は、上記メモリセルへの消去前書き込み動作と前記消去前書き込み動作のベリファイとの間に上記第３デトラップ動作を行うように制御することを特徴とする請求項４または５に記載の半導体記憶装置。
- 上記第１デトラップ動作は、上記データ消去動作により上記第１のゲート絶縁膜にトラップされた電子をデトラップすることを特徴とする請求項１〜６の何れか１項に記載の半導体記憶装置。
- 前記メモリセルは、前記メモリセル内の前記電子トラップ層の一部に電子を蓄積することによりデータが書き込まれ、
前記消去動作は、バンド間トンネル電流により発生するホールを前記電子トラップ層の前記一部に注入することにより行うことを特徴とする請求項１〜７の何れか一項に記載の 半導体記憶装置。 - 半導体基板上に形成される第１のゲート絶縁膜と、上記第１のゲート絶縁膜上に形成される絶縁体からなる電子トラップ層と、上記電子トラップ層上に形成される第２のゲート絶縁膜と、上記第２のゲート絶縁膜上に形成されるコントロールゲートと、上記コントロールゲート下部領域を挟むように上記半導体基板内の表面領域に形成される一対のソース及びドレインとを有してなるメモリセルを複数備えた半導体装置の駆動方法であって、
上記メモリセルのコントロールゲートを、上記半導体基板に対して負電圧にするデータ消去動作と、上記データ消去動作と上記データ消去動作のベリファイとの間に上記データ消去動作毎に、上記コントロールゲートに印加する半導体基板に対する負電圧の絶対値を上記データ消去動作時よりも大きくし、これと同時に上記ソース及びドレインを０Ｖまたはフローティングにする第１デトラップ動作とを含む制御を行う制御処理を行うことを特徴とする半導体記憶装置の駆動方法。 - 上記メモリセルにデータを書き込むためのシーケンス中に、上記コントロールゲートを半導体基板に対して負電圧にし、これと同時に上記ソース及びドレインを０Ｖまたはフローティングにする第２デトラップ動作を含む制御を行う制御処理を行うことを特徴とする請求項９記載の半導体記憶装置の駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001367052A JP3980874B2 (ja) | 2001-11-30 | 2001-11-30 | 半導体記憶装置及びその駆動方法 |
| US10/207,056 US6856552B2 (en) | 2001-11-30 | 2002-07-30 | Semiconductor memory and method of driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001367052A JP3980874B2 (ja) | 2001-11-30 | 2001-11-30 | 半導体記憶装置及びその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003173690A JP2003173690A (ja) | 2003-06-20 |
| JP3980874B2 true JP3980874B2 (ja) | 2007-09-26 |
Family
ID=19176860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001367052A Expired - Fee Related JP3980874B2 (ja) | 2001-11-30 | 2001-11-30 | 半導体記憶装置及びその駆動方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6856552B2 (ja) |
| JP (1) | JP3980874B2 (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI305046B (ja) * | 2002-09-09 | 2009-01-01 | Macronix Int Co Ltd | |
| JP4593159B2 (ja) * | 2003-05-28 | 2010-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2007035214A (ja) * | 2005-07-29 | 2007-02-08 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| EP1833058B1 (en) * | 2006-03-10 | 2010-08-11 | STMicroelectronics Srl | Method for programming/erasing a non volatile memory cell device, in particular for flash type memories |
| KR100741466B1 (ko) * | 2006-05-22 | 2007-07-20 | 삼성전자주식회사 | 비휘발성 기억 장치의 동작 방법 |
| KR20080040425A (ko) * | 2006-11-03 | 2008-05-08 | 삼성전자주식회사 | 멀티 섹터 소거 동작 도중에 데이터를 독출할 수 있는불휘발성 메모리 장치 및 데이터 독출 방법 |
| US7929349B2 (en) | 2007-02-28 | 2011-04-19 | Samsung Electronics Co., Ltd. | Method of operating nonvolatile memory device |
| KR101281683B1 (ko) * | 2007-02-28 | 2013-07-03 | 삼성전자주식회사 | 전하 트랩형 플래시 메모리 소자의 작동 방법 |
| JP2008217971A (ja) | 2007-02-28 | 2008-09-18 | Samsung Electronics Co Ltd | 不揮発性メモリ素子の作動方法 |
| JP4354498B2 (ja) | 2007-03-30 | 2009-10-28 | Ｏｋｉセミコンダクタ株式会社 | 半導体メモリ装置の製造方法及び半導体メモリ装置の再生方法及び半導体メモリ装置の再出荷方法 |
| KR101348173B1 (ko) | 2007-05-25 | 2014-01-08 | 삼성전자주식회사 | 플래시 메모리 장치, 그것의 소거 및 프로그램 방법들,그리고 그것을 포함한 메모리 시스템 |
| KR20090011249A (ko) * | 2007-07-25 | 2009-02-02 | 삼성전자주식회사 | 비휘발성 메모리 셀 프로그래밍 방법 |
| KR101401558B1 (ko) | 2007-08-20 | 2014-06-09 | 삼성전자주식회사 | 플래시 메모리 장치, 그것의 프로그램 및 소거 방법들,그리고 그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 |
| KR101373186B1 (ko) | 2007-08-22 | 2014-03-13 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법들, 그리고그것을 포함하는 메모리 시스템 및 컴퓨터 시스템 |
| KR101244842B1 (ko) | 2007-09-07 | 2013-03-18 | 삼성전자주식회사 | 전하 트랩형 플래시 메모리 소자의 작동 방법 |
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| JP5082130B2 (ja) | 2008-02-19 | 2012-11-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2009266356A (ja) | 2008-04-30 | 2009-11-12 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| JP4881401B2 (ja) * | 2009-03-23 | 2012-02-22 | 株式会社東芝 | Ｎａｎｄ型フラッシュメモリ |
| JP2011070712A (ja) * | 2009-09-24 | 2011-04-07 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| KR101666942B1 (ko) | 2010-08-18 | 2016-10-18 | 삼성전자주식회사 | 비휘발성 메모리 장치의 프로그램 방법과, 상기 방법을 수행할 수 있는 장치들 |
| US8274839B2 (en) * | 2011-01-14 | 2012-09-25 | Fs Semiconductor Corp., Ltd. | Method of erasing a flash EEPROM memory |
| KR20120121170A (ko) * | 2011-04-26 | 2012-11-05 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 동작 방법 |
| JP2017054567A (ja) | 2015-09-10 | 2017-03-16 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09320287A (ja) * | 1996-05-24 | 1997-12-12 | Nec Corp | 不揮発性半導体記憶装置 |
| US5949717A (en) * | 1997-09-12 | 1999-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to improve flash EEPROM cell write/erase threshold voltage closure |
-
2001
- 2001-11-30 JP JP2001367052A patent/JP3980874B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-30 US US10/207,056 patent/US6856552B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20030103384A1 (en) | 2003-06-05 |
| JP2003173690A (ja) | 2003-06-20 |
| US6856552B2 (en) | 2005-02-15 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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