JP2017054567A - 半導体記憶装置 - Google Patents

Abstract

【課題】 データの信頼性を向上できる半導体記憶装置を提供する。
【解決手段】 半導体記憶装置１０は、電荷蓄積層を有するメモリセルと、メモリセルのゲートに接続されたワード線と、ワード線に書き込み電圧を印加する書き込み動作と、書き込み動作後にメモリセルの閾値電圧を確認するベリファイ動作とを行うコントローラ２０とを含む。第１電圧を用いた第１ベリファイ動作と、第１電圧より高い第２電圧を用いた第２ベリファイ動作とが行われる。第１ベリファイ動作がフェイルであり、かつ第２ベリファイ動作がパスである場合、書き込み動作が継続される。
【選択図】 図１２

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。

特開２００３−１７３６９０号公報 特開２０１０−２２５２２５号公報

実施形態は、データの信頼性を向上できる半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、電荷蓄積層を有するメモリセルと、前記メモリセルのゲートに接続されたワード線と、前記ワード線に書き込み電圧を印加する書き込み動作と、前記書き込み動作後に前記メモリセルの閾値電圧を確認するベリファイ動作とを行うコントローラとを具備する。第１電圧を用いた第１ベリファイ動作と、前記第１電圧より高い第２電圧を用いた第２ベリファイ動作とが行われる。前記第１ベリファイ動作がフェイルであり、かつ前記第２ベリファイ動作がパスである場合、前記書き込み動作が継続される。

第１実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。 図１に示したメモリセルアレイの回路図。 メモリセルトランジスタの閾値分布を説明する図。 メモリセルトランジスタのＩ−Ｖ特性を示すグラフ。 メモリセルトランジスタのＩ−Ｖ特性を示すグラフ。 メモリセルトランジスタの様子を説明する図。 メモリセルトランジスタの様子を説明する図。 メモリセルトランジスタの様子を説明する図。 メモリセルトランジスタの様子を説明する図。 第１実施形態に係るＮＡＮＤ型フラッシュメモリの書き込みに関する動作を示すフローチャート。 第１実施形態に係るＮＡＮＤ型フラッシュメモリの書き込みに関する動作を示すタイミングチャート。 第１実施形態に係るベリファイ判定動作を説明する図。 メモリセルトランジスタのＩ−Ｖ特性を示すグラフ。 メモリセルトランジスタのＩ−Ｖ特性を示すグラフ。 第２実施形態に係るＮＡＮＤ型フラッシュメモリの書き込みに関する動作を示すタイミングチャート。 第２実施形態に係るベリファイ判定動作を説明する図。 第２実施形態の変形例に係るベリファイ判定動作を説明する図。

以下、実施形態について図面を参照して説明する。
本実施形態に係る半導体記憶装置は、データを電気的に書き換え可能な不揮発性半導体メモリであり、以下の実施形態では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

［１］ 第１実施形態
［１−１］ ＮＡＮＤ型フラッシュメモリの構成
図１を用いて、ＮＡＮＤ型フラッシュメモリ１０の構成について説明する。ＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１、ロウデコーダ１２、カラムデコーダ１３、センスアンプ部１４、ページバッファ（データキャッシュ）１５、コアドライバ１６、電圧発生回路１７、入出力回路１８、アドレスレジスタ１９、コントローラ２０、及びステータスレジスタ２１を備える。

メモリセルアレイ１１は、複数のブロックを備え、複数のブロックの各々は、複数のメモリセルトランジスタＭＴ（単にメモリセルという場合もある）を備える。メモリセルトランジスタＭＴは、電気的に書き換え可能なＥＥＰＲＯＭセルから構成される。メモリセルアレイ１１には、メモリセルトランジスタＭＴに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線が配設される。メモリセルアレイ１１の詳細については後述する。

ロウデコーダ１２は、アドレスレジスタ１９からブロックアドレス信号及びロウアドレス信号を受け、これらの信号に基づいて、対応するブロック内のいずれかのワード線を選択する。カラムデコーダ１３は、アドレスレジスタ１９からカラムアドレス信号を受け、このカラムアドレス信号に基づいて、いずれかのビット線を選択する。

センスアンプ部１４は、データの読み出し時には、メモリセルからビット線に読み出されたデータを検知及び増幅する。また、センスアンプ部１４は、データの書き込み時には、書き込みデータをビット線に転送する。メモリセルアレイ１１へのデータの読み出し及び書き込みは、複数のメモリセルを単位として行われ、この単位がページとなる。

ページバッファ１５は、ページ単位でデータを保持する。ページバッファ１５は、データの読み出し時には、センスアンプ部１４からページ単位で転送されたデータを一時的に保持し、これをシリアルに入出力回路１８へ転送する。また、ページバッファ１５は、データの書き込み時には、入出力回路１８からシリアルに転送されたデータを一時的に保持し、これをページ単位でセンスアンプ部１４へ転送する。

コアドライバ１６は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１２、センスアンプ部１４、及び図示せぬソース線ドライバなどに供給する。コアドライバ１６によって供給された電圧は、ロウデコーダ１２、センスアンプ部１４、及びソース線ドライバを介してメモリセル（具体的には、ワード線、選択ゲート線、ビット線、及びソース線）に印加される。電圧発生回路１７は、各動作に必要な内部電圧（例えば、電源電圧を昇圧した電圧）を発生し、これら内部電圧をコアドライバ１６に供給する。

コントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０の全体動作を制御する。コントローラ２０は、各種の外部制御信号、例えば、チップイネーブル信号ＣＥｎ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号ＷＥｎ、及び読み出しイネーブル信号ＲＥｎを、外部のホスト装置（図示せず）から受ける。信号名に付記された“ｎ”は、アクティブ・ローを示す。

コントローラ２０は、これらの外部制御信号に基づいて、入出力端子Ｉ／Ｏから供給されるアドレスＡｄｄとコマンドＣＭＤとを識別する。そして、コントローラ２０は、アドレスＡｄｄを、アドレスレジスタ１９を介してカラムデコーダ１３及びロウデコーダ１２に転送する。また、コントローラ２０は、コマンドＣＭＤをデコードする。コントローラ２０は、外部制御信号及びコマンドＣＭＤに従って、データの読み出し、書き込み、及び消去の各シーケンス制御を行う。また、コントローラ２０は、ＮＡＮＤ型フラッシュメモリ１０の動作状態をホスト装置に通知するために、レディー／ビジー信号Ｒ／Ｂｎを出力する。ホスト装置は、レディー／ビジー信号Ｒ／Ｂｎを受けることで、ＮＡＮＤ型フラッシュメモリ１０の状態を知ることができる。

入出力回路１８は、ホスト装置との間で、ＮＡＮＤバスを介してデータ（コマンドＣＭＤ、アドレスＡｄｄ、及びデータを含む）の送受信を行う。

ステータスレジスタ２１は、例えばパワーオン時に、メモリセルアレイ１１のＲＯＭフューズから読み出された管理データを一時的に保持する。また、ステータスレジスタ２１は、メモリセルアレイ１１の動作に必要な各種データを一時的に保持する。ステータスレジスタ２１は、例えばＳＲＡＭから構成される。

［１−１−１］ メモリセルアレイ１１の構成
図２を用いて、メモリセルアレイ１１の構成について説明する。メモリセルアレイ１１は、複数のブロックＢＬＫ（ブロックＢＬＫ０〜ＢＬＫ（ｊ−１））を備える。“ｊ”は１以上の整数である。複数のブロックＢＬＫの各々は、複数のＮＡＮＤストリング２２を備える。

複数のＮＡＮＤストリング２２の各々は、複数（ｎ個）のメモリセルトランジスタＭＴ、及び２個の選択トランジスタＳＴ１、ＳＴ２を備える。“ｎ”は１以上の整数である。メモリセルトランジスタＭＴは、制御ゲート電極と電荷蓄積層（例えばフローティングゲート電極）とを含む積層ゲートを備え、データを不揮発に記憶する。１個のＮＡＮＤストリング２２に含まれるメモリセルトランジスタＭＴの数は、任意に設定可能であり、例えば、８個、１６個、３２個、６４個、又は１２８個などである。複数のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２の間に、それらの電流経路が直列接続されるようにして配置される。この直列接続の一端側のメモリセルトランジスタＭＴの電流経路は選択トランジスタＳＴ１の電流経路の一端に接続され、直列接続の他端側のメモリセルトランジスタＭＴの電流経路は選択トランジスタＳＴ２の電流経路の一端に接続される。

同一のブロックＢＬＫに含まれる複数の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤに共通接続され、同一のブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。同一行に含まれる複数のメモリセルトランジスタＭＴの制御ゲートは、複数のワード線ＷＬ（ＷＬ０〜ＷＬ（ｎ−１））の１本に共通接続される。

複数のブロックＢＬＫのうち同一列にある複数のＮＡＮＤストリング２２に含まれる選択トランジスタＳＴ１の電流経路の他端は、複数のビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）の１本に共通接続される。“ｍ”は１以上の整数である。すなわち、１本のビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリング２２を共通に接続する。なお、複数のビット線ＢＬにはそれぞれ、センスアンプ部１４に含まれる複数のセンスアンプ（ＳＡ）２３が接続される。同一のブロックＢＬＫに含まれる複数の選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続される。ソース線ＳＬは、例えば複数のブロック間でＮＡＮＤストリング２２を共通に接続する。

同一のブロックＢＬＫ内にある複数のメモリセルトランジスタＭＴのデータは、一括して消去される。データの読み出し及び書き込みは、１個のブロックＢＬＫに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このデータ単位をページと呼ぶ。

［１−１−２］ メモリセルトランジスタＭＴの閾値電圧
図３を用いて、メモリセルトランジスタＭＴの閾値分布（閾値電圧分布）の一例について説明する。簡略化のために、メモリセルトランジスタＭＴが１ビットデータを記憶可能であるものとする。

メモリセルトランジスタＭＴは、その閾値電圧に応じて１ビットデータを記憶する。メモリセルトランジスタＭＴの閾値電圧は、“Ｅ”レベルと“Ａ”レベルとのいずれかに設定可能であり、「“Ｅ”レベル＜“Ａ”レベル」の関係を有する。例えば、“Ｅ”レベルは、データ“１”に対応付けられ、“Ａ”レベルは、データ“０”に対応付けられる。

“Ｅ”レベルは、電荷蓄積層内の電荷が引き抜かれて、データが消去された状態における閾値電圧に対応し、例えば負の値を有する。“Ａ”レベルは、電荷蓄積層内に電荷が注入された状態における閾値電圧に対応し、例えば正の値を有する。

メモリセルトランジスタＭＴにデータ“０”を書き込む場合、メモリセルトランジスタＭＴに対して書き込み動作とベリファイ動作とが繰り返され、最終的に、メモリセルトランジスタＭＴの閾値電圧が“Ａ”レベルに設定される。書き込み動作とは、ワード線ＷＬに書き込み電圧を印加してメモリセルトランジスタＭＴの電荷蓄積層に電荷を注入する動作である。ベリファイ動作とは、ワード線ＷＬにベリファイ電圧を印加してメモリセルトランジスタＭＴの閾値電圧を確認する動作である。メモリセルトランジスタＭＴがオフ状態である（すなわち、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧Ｖｃｇｖより高い）場合、ベリファイがパスであると判定される。一方、メモリセルトランジスタＭＴがオン状態である（すなわち、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧Ｖｃｇｖ以下である）場合、ベリファイがフェイルであると判定される。

なお、メモリセルトランジスタＭＴからデータを読み出す場合は、“Ｅ”レベルと“Ａ”レベルとの概略中間電圧である読み出し電圧ＶＲがワード線ＷＬに印加され、この時のメモリセルトランジスタＭＴのオン状態及びオフ状態が判定される。読み出し対象でない非選択メモリセルは、ワード線に、“Ａ”レベルよりもさらに高い読み出しパス電圧Ｖｒｅａｄが印加される。読み出しパス電圧Ｖｒｅａｄは、メモリセルトランジスタＭＴの保持データによらずオンさせる電圧である。この非選択メモリセルの扱いは、ベリファイ動作にも共通である。

図３では、メモリセルトランジスタＭＴが１ビットデータを記憶する例を示しているが、メモリセルトランジスタＭＴが２ビット以上のデータを記憶するようにしても良い。この場合は、“Ａ”レベルよりさらに高い閾値レベルが設定され、この閾値レベルに関する動作には、前述した“Ａ”レベルと同様の動作が適用される。

［１−１−３］ メモリセルトランジスタＭＴの特性
次に、メモリセルトランジスタＭＴの特性について説明する。図４は、メモリセルトランジスタＭＴのＩ−Ｖ特性（電流電圧特性）を示すグラフである。図４の縦軸は、メモリセルトランジスタＭＴに流れるセル電流Ｉｃｅｌｌを表し、図４の横軸は、メモリセルトランジスタＭＴの制御ゲート電極に印加されるゲート電圧Ｖｃｇを表している。

図４に示すＩ−Ｖ特性１（ＣＨ１）は、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧Ｖｃｇｖ以下である（すなわち、ベリファイがフェイルである）場合におけるメモリセルトランジスタＭＴのＩ−Ｖ特性である。図４に示すＩ−Ｖ特性２（ＣＨ２）は、メモリセルトランジスタＭＴの閾値電圧がベリファイ電圧Ｖｃｇｖより高い（すなわち、ベリファイがパスである）場合におけるメモリセルトランジスタＭＴのＩ−Ｖ特性である。

ベリファイがパスであるか否かは、ある判定電流Ｉｊｕｄｇｅを用いて判定される。ベリファイがフェイルである場合、メモリセルトランジスタＭＴはオン状態であり、この時のセル電流Ｉｃｅｌｌは、判定電流Ｉｊｕｄｇｅより大きくなる。ベリファイがパスである場合、メモリセルトランジスタＭＴはオフ状態であり、この時のセル電流Ｉｃｅｌｌは、判定電流Ｉｊｕｄｇｅより小さくなる。なお、以下の説明では、セル電流Ｉｃｅｌｌが判定電流Ｉｊｕｄｇｅより大きい場合を、「セル電流Ｉｃｅｌｌが流れる」と表現する場合があり、セル電流Ｉｃｅｌｌが判定電流Ｉｊｕｄｇｅより小さい場合を、「セル電流Ｉｃｅｌｌが流れない」と表現する場合があるが、これらの意味は同じである。

図５は、他の例に係るメモリセルトランジスタＭＴのＩ−Ｖ特性を示すグラフである。図５に示すＩ−Ｖ特性３（ＣＨ３）は、ゲート絶縁膜にトラップされた電荷（電子）に起因する電流ノイズを有するメモリセルトランジスタＭＴのＩ−Ｖ特性である。

図６乃至図９を用いて、低い方から順に、ゲート電圧Ｖｃｇ１、Ｖｃｇ２、Ｖｃｇ３、Ｖｃｇ４をメモリセルトランジスタＭＴに印加した場合におけるメモリセルトランジスタＭＴの様子を具体的に説明する。メモリセルトランジスタＭＴは、半導体基板内に互いに離間して設けられたソース領域３０及びドレイン領域３１と、ソース領域３０及びドレイン領域３１間かつ半導体基板上に順に積層された、ゲート絶縁膜３２、フローティングゲート電極３３、ゲート間絶縁膜３４、及び制御ゲート電極３５とを備える。

図６に示すように、メモリセルトランジスタＭＴにゲート電圧Ｖｃｇ１を印加した場合、ゲート電圧Ｖｃｇ１が十分低いため、メモリセルトランジスタＭＴにチャネルが形成されない。これにより、図５に示すように、セル電流Ｉｃｅｌｌは、判定電流Ｉｊｕｄｇｅより小さくなる。

図７に示すように、メモリセルトランジスタＭＴにゲート電圧Ｖｃｇ２（＞Ｖｃｇ１）を印加した場合、メモリセルトランジスタＭＴにチャネルが形成され、メモリセルトランジスタＭＴにセル電流が流れる。これにより、図５に示すように、セル電流Ｉｃｅｌｌは、判定電流Ｉｊｕｄｇｅより大きくなる。よって、ゲート電圧Ｖｃｇ２を用いてベリファイを行った場合、図７のメモリセルトランジスタＭＴは、ベリファイがフェイルする。

図８に示すように、メモリセルトランジスタＭＴにゲート電圧Ｖｃｇ３（＞Ｖｃｇ２）を印加した場合、半導体基板からゲート絶縁膜３２に電子がトラップされる場合がある。この時、トラップされた電子によってチャネルの形成が妨げられる。これにより、図５に示すように、セル電流Ｉｃｅｌｌは、判定電流Ｉｊｕｄｇｅより小さくなる。すなわち、一旦ベリファイがフェイルであると判定されたメモリセルトランジスタＭＴが、ベリファイがパスの状態となる。

図９に示すように、メモリセルトランジスタＭＴにゲート電圧Ｖｃｇ４（＞Ｖｃｇ３）を印加した場合、ゲート電圧Ｖｃｇ４が十分高いため、トラップされた電子に関わらずメモリセルトランジスタＭＴにチャネルが形成され、メモリセルトランジスタＭＴにセル電流が流れる。これにより、図５に示すように、セル電流Ｉｃｅｌｌは、判定電流Ｉｊｕｄｇｅより大きくなる。

このように、図５のＩ−Ｖ特性ＣＨ３を有するメモリセルトランジスタＭＴは、あるベリファイ電圧を用いた場合に、ベリファイがパスであると判定される場合があり、このケースに対する対策が必要である。本実施形態では、図４の特性２（ＣＨ２）を有するメモリセルトランジスタＭＴのみがベリファイにパスするようにする。以下に、その具体的な動作について説明する。

［１−２］ ＮＡＮＤ型フラッシュメモリ１０の動作
図１０を用いて、ＮＡＮＤ型フラッシュメモリ１０の書き込みに関する動作を説明する。本実施形態では、ワード線ＷＬに書き込み電圧を印加する書き込み動作と、書き込み動作後のベリファイ動作とからなる一連の処理を書き込みループと呼ぶものとする。

コントローラ２０は、書き込み対象であるページ（選択ページ）に対して書き込み動作（プログラム動作ともいう）を実行する（ステップＳ１００）。書き込み動作は、以下のように行われる。図１１に示すように、センスアンプ部１４は、データ“０”を書き込むべきメモリセルトランジスタ（書き込み対象のメモリセルトランジスタ）に接続されたビット線ＢＬ（“０”）に接地電圧Ｖｓｓ（０Ｖ）を印加し、データ“１”を書き込むべきメモリセルトランジスタ（非書き込みのメモリセルトランジスタ）に接続されたビット線ＢＬ（“１”）に例えば電源電圧Ｖｄｄ（例えば３Ｖ）を印加する。ソース線ＳＬには、図示せぬソース線ドライバにより、電圧Ｖｓｒｃ（例えば１．５Ｖ）が印加される。

続いて、ロウデコーダ１２は、選択ブロックＢＬＫにおいて、選択ゲート線ＳＧＤに電圧Ｖｓｇ（例えば４．５Ｖ）を印加するとともに、選択ゲート線ＳＧＳに接地電圧Ｖｓｓを印加する。これにより、選択トランジスタＳＴ１がオン状態、選択トランジスタＳＴ２がオフ状態となる。この結果、ビット線の電圧がＮＡＮＤストリング２２のチャネルに転送される。続いて、ロウデコーダ１２は、選択ゲート線ＳＧＤに電圧Ｖｓｇｄを印加する。電圧Ｖｓｇｄは、ビット線ＢＬ（“０”）に接続された選択トランジスタＳＴ１をオン状態とし、ビット線ＢＬ（“１”）に接続された選択トランジスタＳＴ１をカットオフ状態とする電圧である。

続いて、ロウデコーダ１２は、選択ワード線に高電圧の書き込み電圧Ｖｐｇｍを印加し、非選択ワード線に非書き込み電圧Ｖｐａｓｓ（＜Ｖｐｇｍ）を印加する。非書き込み電圧Ｖｐａｓｓは、メモリセルトランジスタの閾値電圧に関わらず、メモリセルトランジスタをオン状態にしつつ、非選択メモリセルトランジスタへの誤書き込みを防止する電圧である。これにより、書き込み対象のメモリセルトランジスタでは、ワード線−チャネル間の電圧差が大きくなり、データ“０”が書き込まれる。一方、非書き込みのメモリセルトランジスタでは、ワード線−チャネル間の電圧差が大きくならず、書き込みが行われない（書き込み禁止）。

続いて、コントローラ２０は、選択ページに対して、ベリファイ電圧ＶｃｇｖＬを用いた第１ベリファイ動作と、ベリファイ電圧Ｖｃｇｖを用いた第２ベリファイ動作との２回のベリファイ動作を実行する（ステップＳ１０１、Ｓ１０２）。図３に示すように、本実施形態では、メモリセルトランジスタを“Ａ”レベルに書き込むための本来のベリファイ電圧Ｖｃｇｖに加えて、ベリファイ電圧Ｖｃｇｖより低いベリファイ電圧ＶｃｇｖＬが用意される。ベリファイ電圧ＶｃｇｖＬは、例えば、読み出し電圧ＶＲより高く、かつベリファイ電圧Ｖｃｇｖより低い範囲に設定される。一例として、ベリファイ電圧Ｖｃｇｖとベリファイ電圧ＶｃｇｖＬとの電圧差は、“０．３５Ｖ±α”に設定される。αはマージンを表している。

ベリファイ電圧ＶｃｇｖＬを用いた第１ベリファイ動作は、以下のように行われる。図１１に示すように、センスアンプ部１４は、全ビット線に、電圧Ｖｂｌ（Ｖｓｓ＜Ｖｂｌ＜Ｖｄｄ）を印加する。ソース線ＳＬには、例えば接地電圧Ｖｓｓが印加される。

続いて、ロウデコーダ１２は、選択ブロックＢＬＫにおいて、選択トランジスタＳＴ１、ＳＴ２をオン状態にする。続いて、ロウデコーダ１２は、選択ワード線にベリファイ電圧ＶｃｇｖＬを印加し、非選択ワード線に前述した読み出しパス電圧Ｖｒｅａｄを印加する。

ベリファイ動作における上記の電圧関係により、ベリファイ対象であるメモリセルトランジスタの閾値電圧がベリファイ電圧ＶｃｇｖＬより高い場合、ＮＡＮＤストリングに電流が流れない。この場合、ベリファイ電圧ＶｃｇｖＬに関するベリファイがパスであると判定される。一方、ベリファイ対象であるメモリセルトランジスタの閾値電圧がベリファイ電圧ＶｃｇｖＬ以下である場合、ＮＡＮＤストリングに電流が流れる。この場合、ベリファイ電圧ＶｃｇｖＬに関するベリファイがフェイルであると判定される。

ベリファイ電圧Ｖｃｇｖを用いた第２ベリファイ動作は、ベリファイ電圧が異なる以外は、ベリファイ電圧ＶｃｇｖＬを用いた第１ベリファイ動作と同じである。

続いて、コントローラ２０は、２回のベリファイ動作の結果に応じて、総合的なベリファイがパスである否かを判定する（ステップＳ１０３）。このベリファイ判定動作の詳細は後述する。ステップＳ１０３におけるベリファイ判定がパスである場合、書き込み動作が終了する。

ステップＳ１０３におけるベリファイ判定がフェイルである場合、書き込み動作が継続される。すなわち、コントローラ２０は、書き込みループ数が上限値Ｎに達したか否かを判定する（ステップＳ１０４）。

ステップＳ１０４において書き込みループ数が上限値Ｎに達していない場合、コントローラ２０は、書き込み電圧をあるステップアップ電圧だけステップアップし（ステップＳ１０５）、その後、書き込みループを繰り返す。一方、ステップＳ１０４において書き込みループ数が上限値Ｎに達した場合は、コントローラ２０は、書き込み動作を終了する。

（ベリファイ判定動作）
次に、図１０のステップＳ１０３におけるベリファイ判定動作について説明する。前述したように、本実施形態では、ベリファイ電圧ＶｃｇｖＬを用いた第１ベリファイ動作と、ベリファイ電圧Ｖｃｇｖ（＞ＶｃｇｖＬ）を用いた第２ベリファイ動作との２回のベリファイ動作、いわゆるマルチレベルベリファイが行われる。

図１２は、ベリファイ判定動作を説明する図である。図１２では、ベリファイ電圧ＶｃｇｖＬを用いた第１ベリファイ動作時のセル電流をＩｄＬと表記し、ベリファイ電圧Ｖｃｇｖを用いた第２ベリファイ動作時のセル電流をＩｄと表記している。

ケース１−１として、“ＩｄＬ≧Ｉｊｕｄｇｅ”、かつ“Ｉｄ≧Ｉｊｕｄｇｅ”である場合、コントローラ２０は、ベリファイがフェイルであると判定し、書き込みを継続する。“ＩｄＬ≧Ｉｊｕｄｇｅ”は、第１ベリファイ（ＶｃｇｖＬ）がフェイルであることを意味し、“Ｉｄ≧Ｉｊｕｄｇｅ”は、第２ベリファイ（Ｖｃｇｖ）がフェイルであることを意味する。ケース１−１は、例えば、図１３の１−Ｖ特性ＣＨ１を有するメモリセルトランジスタ（Ｉｄ１Ｌ、Ｉｄ１）に対して適用される。

ケース１−２として、“ＩｄＬ＜Ｉｊｕｄｇｅ”、かつ“Ｉｄ≧Ｉｊｕｄｇｅ”である場合、コントローラ２０は、ベリファイがフェイルであると判定し、書き込みを継続する。“ＩｄＬ＜Ｉｊｕｄｇｅ”は、第１ベリファイ（ＶｃｇｖＬ）がパスであることを意味する。ケース１−２は、例えば、図１３の１−Ｖ特性ＣＨ２を有するメモリセルトランジスタ（Ｉｄ２Ｌ、Ｉｄ２）に対して適用される。

ケース１−３として、“ＩｄＬ≧Ｉｊｕｄｇｅ”、かつ“Ｉｄ＜Ｉｊｕｄｇｅ”である場合、コントローラ２０は、ベリファイがフェイルであると判定し、書き込みを継続する。“Ｉｄ＜Ｉｊｕｄｇｅ”は、第２ベリファイ（Ｖｃｇｖ）がパスであることを意味する。ケース１−３は、例えば、図１４のＩ−Ｖ特性ＣＨ３を有するメモリセルトランジスタ（Ｉｄ３Ｌ、Ｉｄ３）に対して適用される。

ケース１−４として、“ＩｄＬ＜Ｉｊｕｄｇｅ”、かつ“Ｉｄ＜Ｉｊｕｄｇｅ”である場合、コントローラ２０は、ベリファイがパスであると判定し、書き込みを終了する。ケース１−４は、例えば、図１３のＩ−Ｖ特性ＣＨ４を有するメモリセルトランジスタ（Ｉｄ３Ｌ、Ｉｄ３）に対して適用される。

上記のベリファイ判定動作を用いることで、図１３及び図１４に示したＩ−Ｖ特性ＣＨ１〜ＣＨ３を有するメモリセルトランジスタをベリファイがフェイルであると判定することができる。

［１−３］ 第１実施形態の効果
以上詳述したように第１実施形態では、コントローラ２０は、選択ワード線に書き込み電圧を印加する書き込み動作と、書き込み動作後にメモリセルトランジスタの閾値電圧を確認するベリファイ動作とを行う。このベリファイ動作は、ベリファイ電圧ＶｃｇｖＬを用いた第１ベリファイ動作と、ベリファイ電圧Ｖｃｇｖ（＞ＶｃｇｖＬ）を用いた第２ベリファイ動作とを含む。そして、第１及び第２ベリファイ動作がともにパスした場合のみ、書き込み動作を終了し（総合的なベリファイがパス）、それ以外のステータス（特に、第１ベリファイ動作がフェイルであり、かつ第２ベリファイ動作がパスである場合を含む）の場合は、書き込みを継続するようにしている（総合的なベリファイがフェイル）。

従って第１実施形態によれば、より正確にベリファイ動作を行うことができ、すなわち、より正確にメモリセルトランジスタの閾値電圧を判定することができる。結果として、メモリセルトランジスタにより正確にデータを書き込むことができる。よって、ＮＡＮＤ型フラッシュメモリ１０のデータの信頼性を向上できる。

特に、図１４に示すＩ−Ｖ特性を有するメモリセルトランジスタ（電流ノイズを有するメモリセルトランジスタ）に対して書き込みを継続させることができる。これにより、電流ノイズを有するメモリセルトランジスタに対しても、より正確にデータを書き込むことができる。

［２］ 第２実施形態
書き込み時間の増大を抑えつつ、書き込み後の閾値電圧分布幅を狭める方法として、ＱＰＷ（Quick Pass Write）方式が知られている。ＱＰＷ方式は、本来のベリファイレベルより低いレベルを超えたメモリセルに対して、次回以降の書き込み動作時、ビット線に中間電位を印加し、書き込みの強さを弱めることで、閾値電圧の変動を少なくする。これにより、閾値電圧分布幅を狭めることができる。第２実施形態は、ＱＰＷ方式の適用例である。

本実施形態にＱＰＷ方式を適用した場合は、第１ベリファイ動作で使用されるベリファイ電圧ＶｃｇｖＬがＱＰＷ用のベリファイ電圧に置き換えられる。すなわち、ＱＰＷ対象のメモリセルであるか否かの判定は、ベリファイ電圧ＶｃｇｖＬを用いて行われる。

図１５の書き込み動作に示すように、第１ベリファイ動作にパスしたメモリセルトランジスタに接続されたビット線には、接地電圧Ｖｓｓより若干高い電圧Ｖｑｐｗ（例えば１Ｖ）が印加される。これにより、ＱＰＷ対象のメモリセルトランジスタでは、ワード線−チャネル間の電圧差が小さくなり、閾値電圧の変動量が小さくなる（書き込み速度が遅くなる）。

図１６は、第２実施形態に係るベリファイ判定動作を説明する図である。ケース２−２として、“ＩｄＬ＜Ｉｊｕｄｇｅ”、かつ“Ｉｄ≧Ｉｊｕｄｇｅ”である場合、コントローラ２０は、書き込みを継続するとともに、図１５に示すＱＰＷモードを実行する。

図１６のケース２−１、２−３、２−４の動作はそれぞれ、第１実施形態で示した図１２のケース１−１、１−３、１−４の動作と同じである。

第２実施形態によれば、マルチレベルベリファイにＱＰＷモードを適用することができる。これにより、メモリセルトランジスタにより正確にデータを書き込むことができるとともに、閾値電圧分布幅をより狭くすることができる。

（変形例）
図１７は、第２実施形態の変形例に係るベリファイ判定動作を説明する図である。第２実施形態の変形例は、ケース３−３として、“ＩｄＬ≧Ｉｊｕｄｇｅ”、かつ“Ｉｄ＜Ｉｊｕｄｇｅ”と判定されたメモリセルトランジスタのベリファイ判定に関するものであり、すなわち、図１４のＩ−Ｖ特性ＣＨ３を有するメモリセルトランジスタを想定したベリファイ判定に関するものである。

ケース３−３として、“ＩｄＬ≧Ｉｊｕｄｇｅ”、かつ“Ｉｄ＜Ｉｊｕｄｇｅ”である場合、コントローラ２０は、書き込みを継続するとともに、図１５に示すＱＰＷモードを実行する。これにより、ケース３−３のメモリセルトランジスタに対して書き込み速度を遅くすることで、より正確に閾値設定を行うことができ、ひいてはより正確に書き込み動作を行うことができる。

図１７のケース３−１、３−２、３−４の動作はそれぞれ、第２実施形態で示した図１６のケース２−１、２−２、２−４の動作と同じである。

なお、上記各実施形態において、マルチレベルベリファイの手法は、ベリファイ電圧ＶｃｇｖＬを用いた第１ベリファイと、ベリファイ電圧Ｖｃｇｖを用いた第２ベリファイとで、ベリファイ電圧を同じ電圧にしつつ、センス時間を変えるようにしても良い。具体的には、第１ベリファイを判定する第１センス時間を、第２ベリファイを判定する第２センス時間より短くする。センス時間とは、ビット線の放電を開始してからの経過時間である。これにより、２種類のベリファイ電圧を用いたマルチレベルベリファイと同じ判定動作を実現できる。

上記各実施形態は、複数のメモリセルが半導体基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリへ適用することも可能である。

メモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

またデータの消去は、ブロックＢＬＫ単位、またはブロックＢＬＫよりも小さい単位で行うことができる。消去方法に関しては、例えば“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。また、“NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。更に、“NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DATA ERASE METHOD THEREOF”という２０１２年５月３０日に出願された米国特許出願１３／４８３，６１０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。

１つのメモリセルトランジスタＭＴが２ビットデータを保持する場合、その閾値電圧は、保持データに応じて４種類のレベルのいずれかを取る。４種類のレベルを低い方から順に、消去レベル、Ａレベル、Ｂレベル、及びＣレベルとした場合、Ａレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ，０．２１Ｖ〜０．３１Ｖ，０．３１Ｖ〜０．４Ｖ，０．４Ｖ〜０．５Ｖ，０．５Ｖ〜０．５５Ｖ等のいずれかの間であっても良い。Ｂレベルの読み出し時に選択ワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ，１．８Ｖ〜１．９５Ｖ，１．９５Ｖ〜２．１Ｖ，２．１Ｖ〜２．３Ｖ等のいずれかの間であっても良い。Ｃレベルの読み出し動作時に選択ワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ，３．２Ｖ〜３．４Ｖ，３．４Ｖ〜３．５Ｖ，３．５Ｖ〜３．６Ｖ，３．６Ｖ〜４．０Ｖ等のいずれかの間であっても良い。読み出し動作の時間（ｔＲ）としては、例えば２５μｓ〜３８μｓ，３８μｓ〜７０μｓ，７０μｓ〜８０μｓ等のいずれかの間であって良い。

書き込み動作は、プログラムとプログラムベリファイとを含む。書き込み動作においては、プログラム時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ，１４．０Ｖ〜１４．６Ｖ等のいずれかの間であっても良い。奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧とを異ならせても良い。プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間であっても良い。これに限定されることなく、例えば７．３Ｖ〜８．４Ｖの間であってもよく、６．０Ｖ以下であっても良い。非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかにより、印加するパス電圧を異ならせても良い。書き込み動作の時間（ｔＰｒｏｇ）としては、例えば１７００μｓ〜１８００μｓ，１８００μｓ〜１９００μｓ，１９００μｓ〜２０００μｓの間であって良い。

消去動作においては、半導体基板上部に配置され、かつ、メモリセルが上方に配置されたウェルに最初に印加される電圧は、例えば１２Ｖ〜１３．６Ｖの間である。これに限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ，１４．８Ｖ〜１９．０Ｖ，１９．０Ｖ〜１９．８Ｖ，１９．８Ｖ〜２１Ｖ等のいずれかの間であっても良い。消去動作の時間（ｔＥｒａｓｅ）としては、例えば３０００μｓ〜４０００μｓ，４０００μｓ〜５０００μｓ，４０００μｓ〜９０００μｓの間であって良い。

また、メモリセルは、例えば以下のような構造であっても良い。メモリセルは、シリコン基板等の半導体基板上に膜厚が４ｎｍ〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積膜を有する。この電荷蓄積膜は、膜厚が２ｎｍ〜３ｎｍのシリコン窒化（ＳｉＮ）膜、またはシリコン酸窒化（ＳｉＯＮ）膜などの絶縁膜と、膜厚が３ｎｍ〜８ｎｍのポリシリコン（Ｐｏｌｙ−Ｓｉ）膜との積層構造にすることができる。ポリシリコン膜には、ルテニウム（Ｒｕ）などの金属が添加されていても良い。メモリセルは、電荷蓄積膜の上に絶縁膜を有する。この絶縁膜は、例えば膜厚が３ｎｍ〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と、膜厚が３ｎｍ〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜とに挟まれた、膜厚が４ｎｍ〜１０ｎｍのシリコン酸化（ＳｉＯ）膜を有する。Ｈｉｇｈ−ｋ膜の材料としては、酸化ハフニウム（ＨｆＯ）などが挙げられる。また、シリコン酸化膜の膜厚は、Ｈｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には、膜厚が３ｎｍ〜１０ｎｍの仕事関数調整用の膜を介して、膜厚が３０ｎｍ〜７０ｎｍの制御電極が設けられる。ここで仕事関数調整用膜は、例えば酸化タンタル（ＴａＯ）などの金属酸化膜、窒化タンタル（ＴａＮ）などの金属窒化膜等である。制御電極には、タングステン（Ｗ）などを用いることができる。メモリセル間にはエアギャップを配置することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…ＮＡＮＤ型フラッシュメモリ、１１…メモリセルアレイ、１２…ロウデコーダ、１３…カラムデコーダ、１４…センスアンプ部、１５…ページバッファ、１６…コアドライバ、１７…電圧発生回路、１８…入出力回路、１９…アドレスレジスタ、２０…コントローラ、２１…ステータスレジスタ、２２…ＮＡＮＤストリング、２３…センスアンプ

Claims (6)

1. 電荷蓄積層を有するメモリセルと、
   前記メモリセルのゲートに接続されたワード線と、
   前記ワード線に書き込み電圧を印加する書き込み動作と、前記書き込み動作後に前記メモリセルの閾値電圧を確認するベリファイ動作とを行うコントローラと
   を具備し、
   第１電圧を用いた第１ベリファイ動作と、前記第１電圧より高い第２電圧を用いた第２ベリファイ動作とが行われ、
   前記第１ベリファイ動作がフェイルであり、かつ前記第２ベリファイ動作がパスである場合、前記書き込み動作が継続される
   ことを特徴とする半導体記憶装置。
2. 前記第１及び第２ベリファイ動作がともにパスである場合、前記書き込み動作が終了される
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記メモリセルに接続されたビット線をさらに具備し、
   前記第１及び第２ベリファイ動作がともにフェイルである場合、前記書き込み動作において前記ビット線に第３電圧が印加され、
   前記第１ベリファイ動作がパスであり、かつ前記第２ベリファイ動作がフェイルである場合、前記書き込み動作において前記ビット線に前記第３電圧より高い第４電圧が印加される
   ことを特徴とする請求項１又は２に記載の半導体記憶装置。
4. 前記メモリセルに接続されたビット線をさらに具備し、
   前記第１及び第２ベリファイ動作がともにフェイルである場合、前記書き込み動作において前記ビット線に第３電圧が印加され、
   前記第１ベリファイ動作がフェイルであり、かつ前記第２ベリファイ動作がパスである場合、前記書き込み動作において前記ビット線に前記第３電圧より高い第４電圧が印加される
   ことを特徴とする請求項１又は２に記載の半導体記憶装置。
5. 前記コントローラは、前記書き込み動作と前記ベリファイ動作とからなるループを繰り返し、
   前記ループの数が増えるにつれて、前記書き込み電圧は、ステップアップされる
   ことを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
6. 前記メモリセルに接続されたビット線をさらに具備し、
   前記コントローラは、前記ベリファイ動作において、前記ワード線に前記第１及び第２電圧の１つを印加し、前記ビット線から前記メモリセルに流れる電流がある値より小さい場合に、前記ベリファイ動作がパスであると判定する
   ことを特徴とする請求項１又は２に記載の半導体記憶装置。