TW466711B - Non-volatile semiconductor memory device and data holding method of the same - Google Patents

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466711 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（I ) 才g择奇申I青' ^ t ^ 4 本申請案係根據經申請曰本專利申請案苐2000_ 141072號並要求其優先權，其内容在此被合併參考。 發明領域 本發明係關於用來改善諸如EEpR〇M(可電氣抹除和 可程式之唯讀記憶體）及快閃記憶體（能夠藉一動作來同時 抹除一記憶體晶胞方塊中之多個記憶體資料的EEpR〇M) 的一非依電性記憶體之資料保存的技術。更詳細地，本發 明關於用來在資料一旦儲存到如快閃記憶體晶胞的 EEPROM記憶體晶胞後，藉防止記憶體資料免於容易劣化 而使資讀取特性更可靠的技術改善a 相關拮術之描沭 根攄相關技術，一般已用包括一浮接閘極電極和一控 制問極電極並以在這些開極電極間保持一層薄絕緣膜的疊 層方法没置之雙閘極結構，形成在諸如EEpR〇M和快閃記 憶體的非依電性記憶體中使用的一記憶體晶胞。然而，近 來如此雙閘極結構之複雜製造程序明顯阻礙超微小化’且 注意到用來把單閘極結構實現為該閘極結構的新技術。 在如此單閘極型非依電性記憶體之情形中，可儲存電 荷的例如氮化物膜群組之材料被使用為覆蓋在一矽基體和 一閘極電極間的一閘極絕緣膜，並藉此可藉由用可儲存電 何的閘極絕緣膜來取代使用浮接閘極以抓住電荷而儲存電 4。作為一單閘極型非依電性半導體記憶體的一例，已提 出一 SONOS型記憶體。此s〇N〇ss記憶體具有氧化矽膜 --II--llllll I - - ---II — — (請先閱讀背面之注意事項再填寫本頁) 本纸張適时國料標4 (CNS>A4規i" (210x297 公髮）. 4 ^濟部智慧財產^国^消費合" 晶胞的及極近區域產生 怪的：1.化物棋中 超過第 支定晶眩二臨芑t f Λ： __Β：_ 五、發明說明（2 ) (SiO)、貧、化矽棋（SiN)和氧化5夕祺（SiO丨的疊層結構+ίΐ务間 極絕緣犋之結構 '且可藉由把電荷輸入到氮化矽棋（Si\ ) 或把電待自其Ψ輸出來實現資料記錄（接近矽基體的氣 化矽膜丨SiO )稱為第一閘極氣化棋而接近問怪電極者稱為 第二閘極氧化膜）-_ 對於如此SONOS型記憶體晶皰，一般使闬其中源極 和汲極被並聯連接的一晶胞佈局·在此佈局中’多個相献 記憶體晶胞之源極和汲極被並聯連接 '以形成行且一汙被 荩定為一位元線。位元線經由選擇閘而連接至一感測放大 器：用一I條配線把行方向上的相_記憶體晶胞之閘極耦 合為字組線。 下面係如此SONOS型記憶體晶胞之非依電性半導體 記憶體的操作_= 〔資料寫入操作j 資料寫人操作係籍由把寫八電位Vdp(約5 V:丨施於連接 E經選定晶胞之汲極的位元線 '把0V給予連接至源極的 位元線並把一字組電位Vwp(約i 0V )铯於字組線而實施、’ 在此情形中•未選定晶胞之位元線和字組線係浮接以避免 f料寫八.當如上解說地實铯f料寫〜操作時在绖選定 :電子熱電子被陷捕到靠近汲 ‘問極.氣化娱之障壁 因而經 ， 此.情況被杈T叁 -------------裝--------訂---------線 (請先間讀背面之;'£意事項再填寫本頁) -

A7 .，6 6 7 Ή _______Β7 五、發明說明（3 ) 資料抹除操作係藉由把Vwe(約-3 V)施於經選定方塊 之所有字組線並把所有位元線設定至Vbe(約7V)而針對經 選定方塊之所有記憶體晶胞來實施。藉此，在氮化物膜中 陷捕的電子被去除且臨界電壓以負方向來移變。此情況被 界定為·· 1 。 [資料讀取操作] 資料讀取操作係藉由把Vwr(約4 V)施於連接至經選定 έ己憶體晶胞的字組線、把一讀取電位vbr(約1 v)施於連接 至汲極的位元線並把0V給予連接至源極的位元線而實 施。然而，在讀取操作期間汲極和源極間的關係與在資料 寫入操作中的關係相反，因為在資料寫入操作時電子係在 靠近界定為汲極的經擴散層之區域處被陷捕。亦即，當汲 極和源極被反轉時可獲得一較大的臨界值移變。用流入經 選疋δ己憶體晶胞的電流之絕對值來決定資料讀取。 [資料驗證操作] 在資料驗證操作之情形中，在完成上述寫入操作後， 實施驗證操作來確定寫八操作是否充分。如果寫入操作不 充分’則對如此晶胞實施重新寫入。驗證操作和寫入操作 被重複直到所有資料都寫入為止。在抹除驗證操作之情形 中，驗證操作係在上述抹除操作後實施。若抹除不充分’ 則抹除操作被再執行。實施這些操作直到抹除操作被充分 實行為止。 不像浮接閘極型記憶體晶胞的，SONOS型記憶體晶 胞具有把電子陷捕到絕緣膜的特性。所陷捕電苻之密度大 本紙張尺度適用中國國豕標準（CNS)A4規格（2】0 X 297公楚） (Η先閱讀背面之注意事項再填寫本頁) 裝-------- 訂 ί I------ 經濟部智慧財產局員工消費合作社印製 6 A： -%^^-智慧財產局s Μ消費合，件· 五、發明說明（4 ) 約為約二0 y lOLcm-:至丨.0丨01;cm — :當記憶體晶眩劣化 時此密度接近基體和第一氧化膜之介面的介面位準密度。 因此.在SONOS型記憶體晶胞中或與基體介面處的陷捕 位置之密度可與氮化物祺巾的陷捕位置比較，並因此對電 晶體特性有大影響當上述寫八抹除特性被重複時.第 —閘極氧化犋和介面劣化且一額外陷捐位置增大：亦卽’ 引起一個問題‘即在繼續操作時記憶體晶胞特性、特别 是讀取特性從TO始特性偏離： 這問題不限於SONOS型記憶體晶胞，而也針對其中 在一閘極氧化膜上形成容易捕捉比氧化矽膜更多的電子的 一絕緣膜且此絕緣膜被用為電子陷捕的所有記憶體晶胞' 本發明之概要 如上述的‘在相關技術之SON0S型非依電性記憶體 晶胞中且在用一問極絕緣膜來陷捕電荷之型式的記憶體晶 胞中，在第一閘極氣化膜和其介處的額外陷捕位置增大' 且記憶體晶胞讀取特性因而極度.劣化 '如此問題已出現 請參考第丨圖： 第1圖係顯示相關技衔之SONOS空非依電性2憶體的 讀取特性之繪圖、第丨號 > 為了比蚊而在同一繪圏上指出 在問始5E用的情兄（初始惰況）和重複資料舄入和抹除操作 違-尺；黑圓點 > 的揚r週期 ''搡3丨丄的特性i白正方 A :i :;十 6 水々 二.:¾.極是：、丨〔h % 在 έ:皇袖.μ S !圖辑青璉的，在幻；況.十，當碑極 i' i ： ；;- ,¾ if I kh 仓 π 域陡 A f 啤.:E、 --------------i --------訂--------- (請先闈讀背面之注意事項再填寫本ΐ ) 經濟部智慧財產局員工消費合作杜印製 /1 - 6 " Μ 1 Α7 -~---S_____ 五、發明說明（5 ) 假设稱為”戴止特性“的響應特性。然而 '在週期操作100 〇〇 一人後，如此陡然載止特性明顯劣化。亦即，在週期操作10000 人後即使閘極電壓（Vg)上升，汲極電流（Id)仍緩慢上升 而不從閘極電壓（Vg)之一恆定值陡然上升。 請參考第2圖： 第2圖係指出相關技術的s〇n〇S型非依電性|己惊體之 讀取特性的繪圖（第2號P如第i圖中顯示的，閘極電壓繪 在水平軸而汲極電流繪在垂直轴，且在使用開始前的情況 (劣化）中的特性（用實線指出的）及在週期操作】⑽⑼次後的 特丨生（用鍊線指出的）在同一繪圖上作結構性比較。如第2 圊中說明的’即使在驗證讀取操作期間電荷儲存不充分， 戴止特性之劣化仍變為驗證完成之原因。亦即，當針對汲 極電壓之一恆定值（參考電流）獲得與劣化前者相似的陡然 截止特性時，可檢知未達到寫入位準的適當閘極電壓，但 在載止特性劣化後，若閘極電壓值針對沒極電流之參考電 流值未達到寫入位準，則錯誤地假設如此閘極電壓已達到 寫入位準。 .，、、:而，已知道戴止特性之劣化可透過熱處理來恢復。 請參考第3圖： 第3圖係指出相關技術的s〇NOS型非依電性記憶體之 讀取特性的繪圖（第3號）。與第1和2圖相似的，閘極電壓（Vg) 綠在水平軸而汲極電流Ud)繪在垂直軸。在此，熱處理前 的特性（實線和圖式中的白角度點）和熱處理後的特性（短 線和圖式中的黑角度點）在同一繪圊上指出來作比較。從 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） 0 - — III — — — — — — —. W · I I I (請先閱讀背面之注意事項再填寫本頁》 訂--------嫜 A； &濟郎智慧財產局員工肩費合坆 ¥· 五、發明說明（6 苐3圖可瞭解到.可用熱處理來改善載止特性.亦即，卽 使在熱處理前透過相當多次週期操作且载止特性充分劣 化·汲極電流（Idt釺對閘極電壓（Vg)之改變顯六只缓改 變1在熱4理後繪圖在閘極電壓iVg!之恆定值處打t .並 因而將瞭辑到其中汲極電流（Id)迅速響應的良好载止特性 被恢愎。 以如上述冃熱處理來改善載止特性的實驗指出的事實 意指在驗證寫八操作後臨界值因熱應力而以負方向移t ' 並藉此抹除情況和寫入情況之視窗邊緣變窄.亦即 '載止 特性上的劣化將導致問題（即保持劣化）。 如上述的，已証明相關技術具有不可能正確驗證資料 是否已正確寫入及f料保存特性劣化的問題-因此，本發 明已提出來解決上述問題·保留正確資料驗證和良好讶料 保存之特性.並即使第一閘極氧化膜和介面因諸如f料寫 八和抹除操作等裝置操作而劣化仍提供相等和良好的讀取 特性， 本發明意圖用例如下列裝置來鲜決上述問題.. 11 i -非依電性丰導體記憶體疙置（e·:provn包括配置备個 X : _:1體晶孢 ' 速過電荷么 _ _ t荷ΰ捕f .和一半译體基體間 的傳送來致能電氣重新規劃、以矩陣形式的一記憶體晶胞 唓列在丰導體基體丄藉由沃rf堆疊一第一閘極I化祺、 電ϋ:¾緣4 丨二：二.晃菏丨V)柄 知..…丨y:i極電極的一問極给綠构 /i-.丨Ά. w 1’ 丨i 卟 /¾ : ------------1 --------訂·-------- (請先閱讀背面之汰意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 6 6 7 11 a- ____B7__ 五、發明說明（7 ) 該電荷陷捕層去除部份電子。 (2)如項目（1)中描述的非依電性半導體記憶體裝置，在〇 $ !VwslS |Vwe卜 0$ |vbs!S |Vbe卜 tsg te之條件下，包含： 用來藉由把電壓Vwp施於閘極電極和把vdp施於記憶 體晶胞之汲極而把資料寫入到記憶體晶胞的裝置：用來藉 由把抹除電壓Vwe施於閘極絕緣膜且把Vbe施於記憶體晶 胞之源極和汲極達te秒而使資料自記憶體晶胞抹除的裝 置，及用來藉由在資料寫入操作後把電壓Vwe施於閘極絕 緣膜且把電壓Vbe施於記憶體晶胞之源極和汲極達is秒而 去除部份電子的裝置。 (3>如項目（2)中描述的非依電性半導體記憶體裝置，其中 在Vbs = Vdp之電壓條件下去除-部份電子。 (4) 如項目（1 >至（3)中描述的非依電性半導體記憶體裝置， 其中在執行驗證寫入操作之場合上把資料寫入到記憶體晶 胞後，去除一部份電子並實施驗證操作，且如此操作被重 複直到資料充分寫入為止。 (5) 種非依電性半導體記憶體裝置之資料保存方法，用 來以一短時間期間施用等於抹除儲存在該記憶體晶胞中的 資料之電壓的電壓，以去除一部份電子，該非依電性半導 姐β己’丨思體裝置（eeprom)包括配置多個記憶體晶胞、透過 电荷在一電荷陷捕層和一半導體基體間的傳送來致能電氣 重新規劃、以矩陣形式的一記憶體晶胞陣列，在半導體基 體上藉由依序堆疊一第一閘極氧化膜'包含比氧化矽膜更 易於陷捕電荷的一絕緣材料之電荷陷捕層、包含一第二 本紙張尺度適中關家標準（CNS)A4規格⑵Q χ挪公爱- (請先間讀背面之$意事項再填寫本頁) 裝--------訂·--------竣 10 經-部智«)財產局員工"'費合"__社 A： _B：_ 五、發明說明（8 ) 極氧ib膜和一問極電極的一問極絕緣模來成各偁f此晶 月包_ ί 6 )如項@ ( 5，Φ描述的非依電性半導體記噫體裝£之f * 保存方法’在（）S V w s S : V \v e、0 S v b s S V b e 、t s 丄 t e 之條件下 '包含： 用來藉由把電壓Vwp施於間極電極和把Vdp施於记憶 體晶胞之汲極而把資料寫入到記憶體晶胞的裝置：用來籍 由把抹除電壓Vwe施於閘極絕緣膜且把Vbe施於記憶體晶 胞之源極和汲極達te秒而使資料自記憶體晶皰抹除的裝 置：及用來籍由在f料寫入操作後把電壓Vwe施於問極絕 緣唭且把電壓Vbe施於記憶體晶胞之源極和汲極達ts秒而 去除部份電子的裝置。 (7 )如項目（6 )中描述的非依電性半導體記憶體葭置之货料 保存方法，其中在Vbs = Vdp之電壓條件下去除一部份電

-T (8)如項目彳卩丨至（乃中描述的非依電性丰導體記憶體裝置之 資料保存方法1其中在執行驗證寫八操作之場合上把資料 寫八到該記憶體晶胞後·去除一部+汾電子並實拖驗證操 且如此操作被重複直ί1:資料充分寫八..鸟止 其次' 将描述本發明之操作 本·發明之特性可概論π 在使罔一電持_结存絕緣膜來取.汊泪闊技甸令的問極绝 -ί. =¾ ^ t： i; ：：： !：. m ：：. w % 1 ： ά ί- \ #： ^ ·!;： Λ，Γ # ίί ι：^ -η ί5：； AV.，舍體晶啤封嘎的電拉.私_f到 ----------------------訂--------- (-先閱讀背面之fit事項再填寫本頁)

4 6 6 7 1 1 A7 經濟部智慧財產局員工消費合作社印 五、發明說明（9 ) 讀取特性上的改善對於使用一電荷儲存絕緣膜來取代相關 技術中的閘極絕緣膜的非依電性半導體記憶體（EEpR〇M) 特別有效，且即使在針對相關技術之eepr〇m實行資料寫 入操作後把與資料抹除電位對應的脈波給予到記憶體晶 胞，仍無法達到讀取操作上的相似改善。亦即’在本發明 之讀取特性上找到改善被充分考慮為由本發明之發明者研 究後獲致的新穎發現，但其原理尚未充分證明。 請再參考第1圖： 如第1圖中說明的，在記憶體晶胞中，像S0N0S型記 憶體晶胞的，其中可比一氧化矽膜更容易陷捕電子的一絕 緣膜被設置在一閘極氧化膜上且它然後被使用為電子陷 捕，已由實驗證實介面處的劣化對記憶體晶胞之讀取特性 有大的影響。然而，也由實驗證實，雖然與資料抹除操作 相同，可在資料寫入操作後，藉由實行包含與資料抹除操 作相較被減輕的閘極電壓或汲極電壓或極度縮短的應用脈 波寬度之應力操作（稱為後寫入操作‘*)，來改善讀取特 性。 請參考第4圖： 第4圖說明指出本發明的s〇n〇S型非依電性記憶體之 讀取特性的繪圖（第1號）。在第4圖中，一閘極電壓（Vg)被 繪在水平軸上而一汲極電流（Id)繪在垂直軸上。初始情況 (亦即在開始使用前的情況）用點線指出、資料寫入後的情 況用細實線而在軟抹除後（亦即’在輸入後寫入脈波）的情 況用粗實線指出。如第4圖中說明的，可以瞭解到，在開 本紙張尺度適用中财家標準（CNS)A4規格（21(J χ 297公餐）

^-".智慧时產局ρ·Μέ，費合"衫 A: _B7_ 五、發明說明（10) 品使闬前的情;兄（初始情況）中的陵然截止特性由这過貨丰二 的更新的老舊而劣化，且釺對閘極電壓（Vg)之增大的汲怪 電流（Id)之響應柽度.劣化但因鸟本發明中的後寫-V呱波 係在資料寫八操作後而輸八·故讀取特性改善 如上述的，已由實驗證明，當在針對資料寫入操作而 施用脈波後來輸入後寫入脈波以實現資料寫入操作時‘讀 取特性改善：尚未清楚發現到為何後寫入脈波針對已储存 資料之可靠保存為有效的理由而是·後寫入脈波之明顯 效果已認知為本發明者之幾個實驗的結果。 另外，如果給予如此後寫入脈波達較長時間、則無法 獲得充分效果若給予後寫八脈波達較長時間 '則注射到 氮化膜用於資料寫八的電子被拉出，且臨界電壓以I方向 移變 因此，用於後寫入操作的脈波必須比用於抹除操作 的脈波短也已由實驗證明且將參考第5圖來解說其理由 請參考第5圖： 第5圖係指出本發明的SONOS型非依電性記憶體之臨 界值特性的繪圖 在第5圖中，用來在資枓驾入悛把一抹 除電位給到記.¾體晶孢的^問i脉波長度：h i被繪在水軸 丄.而一臨界值電彳i ί I和S係數（rn Y dec )繪在垂直抽丄' 來跖π這些it間的闕係臨界電壓i Y !之改變達脈波長度ts ;由迷接白點的繪圖夂指出 同$ S % It ( m V； dcL ) Ί:.| 咕….4：長 t ί、ί w、由.連接 € 仁的 Φ κ ..洁出.il·. -t 在 t h 後！乜嘎失 $ % .传"e ..軋液 ' )θ 體 ΐ: ?：. ：； ：·^ ΐ % ΐ ΐΐ !-ν -； - # π ·ί：ν；· ν. ,ν. 5; ΐ 3: ; 5a on .\:ν: .1 (請先"讀背面之;1音？事項再填寫本頁) i裝--------訂---------線-------

p濟部智慧时產局員工消費合作社印製 憶體晶胞之電壓條件’且即使電壓條件不同，把電荷從吃 ㈣晶胞之電荷料社出縣體的f㈣提供本發^ Μ效果。然而’當後寫入脈波之電壓條件等同於資料抹 除時的電壓條件時，基本上只需要用於脈波的時間控制並 ®此是較佳的’因為可獲得電路簡化的效果作為—附帶效 [因此，當後寫入脈波之電壓條件等同於資料抹除時的 電壓條件時，它被解說為第一例。當從第5圖的ts<1w sedsG時’可以瞭解到’臨界電壓不回到初始情況而$係 &被恢復。據此，當後m皮之㈣條件被設定等同於 資料㈣時的電壓條件時，ts<㈣為較佳的條件。㈣等於 普通採除時間te之丨/ioooo。 在此，不如抹除資料一樣正性地拉出已注射到氮化膜 I 的電子地用來只改善讀取特性的後寫入脈波裝置，除了以 在資料抹除操作期間與電壓關係相同的方式，把脈波寬度 調整到短期間外，也可藉由減輕閘極電壓或與抹除操作中 的電壓相較之記憶體晶胞的汲極電壓而實現。亦即，當把 針對後寫入脈波的字組線電壓界定為Vws '位元線電壓界 定為Vbs '抹除操作中的字組線電壓為vwe且位元線電壓 為Vbe時’藉由把後寫入操作之應力情況設定為滿足如 |Vws|<|Vwe卜丨Vbs<|Vbe|的關係，在不如抹除資料一樣正 性地拉出已注射到氮化膜的電子之情形下，只能改善讀取 特性。 更實際上，當後寫入脈波被加到資料寫入後面時，所 選定記憶體晶胞方塊之所有位元線都設定於Vbs，且Vws 本紙張尺度適財關家標準（CNS)A4規格⑽x 297公爱） _ ,4 :

¢1-¾..智慧料產局,費合作"χ ϊν Λ： _Β：_ 五、發明說明（U) 被铯於所有字組線.在此情形中·在此記憶體晶睃方塊上 形成的ρ型基體（或Ρ型井和η型基體）被接地。因而可獲焊 記憶體晶胞之極佳和恆定的讀取特性-丨發明之效果1 如上述的.本發明提供不改變記憶體晶孢障列之製造 程字地大致改善可電氣抹除可程式非依電性記憶體（HEP ROM丨之寫人資料保存特性的效果再者‘卽使籍由給予 與抹除電位相同的一電位並只縮短脈波長度。也可能獲浔 相同效果，以及本發明中的附帶效果(即在此情形中無需 同於如此目的之電壓提升電路的斩設置，而可在EEPROM 之外來控制脈波之產生）。 再者 '在本發明中·不再需要由實行使闬如CTU時鐘 玖類似者的外部時鐘之時序控制而完全自我執行控制 因 此·也可達成下面額外效果、即可簡化IiEPROM中的周邊 電路且可直接使用泛用的EE:PROM 圖式之簡置描述 第]圖係說明相關技術的SO_NOS型非笟電性記憶體之 讀取特性的繪圖（第丨號）： 第2圖係.說明相關技祀的SONUS i祁依電性：v伶體之 讀取特性的繪圖（第2號> : 第圖係銳叫招關扞皮的S〇M)S$壯浓電」丨i 體 -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁}

-6 6 7U 五、 經濟部智慧財產局員工消費合作社印製 A7 __B7____ 發明說明（i3) 第5圖係指出自記憶體晶胞的寫入情況、臨界值電位 和S係數之抹除時間的改變之繪圖： 第6圖係記憶體晶胞陣列之結構平視圊： 第7歐.係記憶體晶胞陣列之等效電路圖（說明與第&圖 ί 對應的一1丨等放記憶體晶胞陣列之圖）： 第8箭f記憶體晶胞陣列之基本部份的橫載面圖（說明 沿著第6圖之線A-A’和B-B’的橫戴面圊）： 第9圖係說明增加後寫入操作的程式序列之一例的圖 式； 第10圖係說明增加後寫入操作的寫入驗證序列之一例 的圖式； 弟11说明用來實現後寫入操作的電路結構之一例 j ί~ΛΤ^.· 的圖式;屢 第12兒明振盪電路和其序列之一例的圊： 第1 3 兒明高電壓切換器電路和其序列之一例的圖 式； 第14 說明位元線電壓產生電路和其序列之一例的 圖；及^^ 第15圖明字組線電壓產生電路和其序列之一例的 圖。 較佳貫施例之詳細描述 現在詳細參考本發明之特定實施例，其說明目前由發 明者思考為實施本發明之最佳模式。 [第1實施例] 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 ------------ -------—訂· I-------線 (請先閱讀背面之沈意事項再填寫本頁> B7

五、發明說明（U 請參考第6至第8圖： 第6圖f糸根據本發明之一實绝洌的非依電性記憶體之 a日狍陳列之結搆平視圖：第7圖係根據本發明之一 章父佳貫％例的非依電性記憶體之等效電路，其對應於第 ^ 月的5己.丨s體晶跑陳列..第8< a)和8 ( b )圖係根據本發 明之較佳實絶例的非依電性記憶體之記憶體晶胞障列的橫 载面圖 < 第8( a)圖係沿著線A_△.的橫戴面圖.而第s( b)圖 沿著線B - B ·的橫裁面圖> 在第6圖中，個記憶體晶胞之源極和汲極以列方. 來並聯連接，而相鄰記憶體晶胞之閘極電極以行方向來連 接在此‘為了解說指注意一個記憶體晶胞、'根據第8圖. 藉由透過由在p型基體丨4上形成的第一閘極氧化膜^、 第一閘極氧化膜上形成的一氮化獏丨6及在如此氣化膜卜 成的第二閘極氧化膜形成的堆疊閘極絕緣膜，而开；成一 極電極1 1來組構一記憶體晶胞i根據第6圖以行方向來 同形成作為這些記憶體晶胞之源極和及極的n型擴散 1 2 :如第8圖中說明的，源極和汲極具有相同έ j、··〇稱亚以 衣中心點的閘極為中心成線對稱關係再者.根據第^圖 在疋泮中用元件隔離気化骐丨3把記憶體晶皰與以列方向 鄰的記意體晶胞塥離同時地，元件品離氣化职在承極 極Q與問極電極絕緣 i此.r;第8圖中橫钱面固^ '$體晶疤裂1程ί手d W七么第......閑極」、" "ι~ V i 丐者Θ化α、Π1 .¾ t h成Λ丨，，甚鹘]4法..拉 …" * *t i V!) 1丨！:、口 ； m.!i 涅复 ή:., k 且呈.

(S 係 向 在 形 閘 共 層 位 相 ;3l 寫的 ΐτ先閱讀背面之注意事項再填寫本頁) 裝--------訂---------線------- A： 由 鄰 4 6 6 7 1 1 五、發明說明（15) 氧化方法以10nm厚度形成。藉此形成〇^〇膜。其次，用 光阻把將變為閘極的區域遮蔽，並用蝕刻把區域中將變為 源極和汲極的ΟΝΟ膜去除。在此情況下，氣體被垂直注 入基體以形成一擴散層12 ^再者，Β被傾斜注入以擴散到 擴散層12之兩側中。在去除光阻後，實施場氧化來形成元 件隔離氧化膜13。在此，元件隔離氧化膜13之厚度被設定 於50nm。如上述地形成記憶體晶胞。 如第6圖中說明的，由以列方向連接記憶體晶胞之源 極和汲極而形成的擴散層之行變為位元線。位元線經由經 選定閘極與一感測放大器連接。再者，根據第6圖，藉 以行方向配置的傳導性層使記憶體晶胞之閘極電極與相 圯憶體晶胞之閘極電極同時形成，以形成字組線。本發明 施用其中的非依電性記憶體之記憶體晶胞陣列的外形已解 說於上。 接者將解說包括如上述組構的記憶體晶胞之非依電性 έ己憶體（EEPROM)的操作。請參考第7和8圖.

[記憶體晶胞之資料抹除操作】 ^"先，記憶體晶胞陣列方塊被選擇來寫入資料。對於 所選定方塊，在資料寫入操作前如此方塊之所有記憶體晶 胞的資料都抹除。當要抹除資料時，7 〇(v>的電壓被施於 所有選定方塊之位元線。其次’，3，，)之電壓被施於所 有選定方塊之字組線。從在選定方塊之所有記憶體晶胞中 的乱化膜去除電子，並藉保持此偏壓情況約1()心而把 臨界值維持在低位準1，.。 ' '-t--------訂---------竣 f靖先閱讀背面之it意事項再¾¾本頁) 經濟部智慧財產局員工消費合作社印製 18 A7 _Β7_ 五、發明說明（〗6) [對記憶體晶脃的資料寫入操作] 其次·執行資料寫入操作"可籍由把連接至選定記億 體晶孢之汲極的位元線設定於5.2( V )、並把連接至涑極的 位元線設定於0(V)及把9.5(\;)施於選定記憶體晶fe之字組 線，而把資料寫八到選定方塊在此情形*，連接至非選 定記憶體晶胞之源極和汲極的位元線係浮接..然而·對於 與選定記憶體晶胞使用共同位元線的記憶體晶胞，S側位 元線被設定於5.2丨V)或0<V):如果在上述操作期間來實施 資枓寫入，則電子被注入到接近擴散層且將變乌選定記憶 體晶胞之汲極的區域處之氮化膜、且臨界值變高再 者·對未選定記憶體晶胞不實施資料寫人操作 [對記憶體晶胞的後寫人脈波施用] 其次·捋實施後寫入脈波操作、可藉把”.(Η\Ί之電位 疤於選定方塊之所有位元線而對選定方塊執if後寫八脈波 操作 接著' -3.0( V丨之電位被施於選定方塊之所有字組 線此偏壓情況維持約3 μ wc 籍此，可改善選定方塊之 所有記憶體晶胞的讀取特性 請參考表1 . 表1說明其c Υί料被寫〜第’圖$的_:;己德體晶孢Μ5 2之 …Μ '並也說明在上.迭各接作中施於記德體晶胞竦列的電 ;_2之關係 --閱讀背面之主急事項再填寫本頁) 裝--------訂---------線------- 1^-¾一智慧財產局S1-消費合"".

466711 A7 B7 經濟部智慧財產局員工消費合作社印製 字組線WL1 抹除 -3.0(V) WL2 -3.0(V) WL3 -3.0{V) 字組線WL4 -3.0(V) WL5 -3.0(V) WL6 -3.0(V) WL7 -3.0(V) WL8 -3.0(V) 位元線BL1 7.0(V) BL2 7.0(V) BL3 7.0(V) BL4 7.0(V) BL5 7.0(V) 基體 接地 五、發明說明（π) 表I : 寫 讀取 軟抹除 浮接 浮接 -3.〇(V) 浮接 浮接 -3.〇(V) 浮接 浮接 -3.0(V) 浮接 浮接 -3.〇(V) 9_5(V) 4.0(V) -3.〇(V) 浮接 浮接 -:'o(v) 浮接 浮接 -3_〇(V) 浮接 浮接 -3.0(V) 浮接 浮接 7.0(V) 5-2(V) 〇(V) 7.0(V) 〇(V) 1.6( V) 7.0(V) 浮接 浮接 7.0(V) 浮接 浮接 7.0(V) 接地 接地 接地 其次，將參考第9圖來解說在施用後寫入脈波時#依 電性記憶體之操作序列。 請參考第9圖： 第9圖說明其中在施用後寫入脈波時指出隨記憶體晶 胞之閘極（=字組線）、汲極和源極的各電位之時間的改變 之操作序列。如圊式中說明的，在施用後寫入脈波前閘極 (=字組線）、汲極和源極的各電位先在閘極（=字組線）和汲 極變為Η位準( = V\vp(V)) ’並藉此把資料寫入到記憶體晶 胞。接著’在時間ts(sec)，閘極電壓掉落到負電位Vws(v) 而没極電璧上升到正電位Vds(V卜藉此，把後寫入脈波施 於記憶體晶胞。 ------------ I ---- - I--i I I I I I--- <請先閱讀背面之注意事項再填寫本頁)

A： _B；_ 五、發明說明（a) 請參考第11至1 5圖： 其次，將參考實疤例來解說用來實現尾隨資料寫/'、操 作的後寫八脈波之绝用的電路及如此電路之搡作 第1 1圖係說明與本發明之第--實铯例一致的PROM 之電路結構的方塊圖：在第1 1圖中，省略供位址選擇用的 &址緩衝器及列和行之位址解碼器，並將只說明與寫入和 後寫八操作相關的結構部份。第]2丨a )和1 2 ( b)圖說明與衣 發明之第一實施例一致的1丄PROM之振盪電路的結構u丨 和脈波時序圖（b):第13un和13(b)圖說明與本發明之第一 實孢例一致的EEPROM之高電壓切換器的結構U丨和脈波 B于序圖（b) λ第1 4 (a}和1 4 (b )圖說明與本發明之第一貫施例 一致的EE PROM之位元線電壓產生電路的結構（a)和脈波 g矣序圖（b > .第1 S a >和丨5 ( h 1圖說明與本轸明之第-·-實絶Η 一致的EliPROM之字組線電壓產生電路的結構（a)和脈波 時序圖（b) 第1 2 (a )圖中说由彳的振逢兔路在從外条* 路輸\贷料 寫八命令時把振盪器（OSC)之振盪輸八到一計數器電路 u m i來產生供抖寫八操作闬的一初級脈波（Prg脈 ，皮！ 在此Prg脈波C丄计：.f緣（週期）處.闬ϋ器電路Cuuni二 之据盪產生供迓料寫八用的脈波（真prg阪波> 其t .妒第i2ib丨圖Φ說明的 5數器電路胯 :ί： ΐ S^r-ΐ：. .¾ / . - ίί ： ^ Μί-i ? ί,ί ：：[ ".： 5S ^ .真 -¾ ·ί：： Cisr -：·：, #； %_ % 4 ΐ ：fi ， ,ί* ή： 97 S i Γ'. ΐ;· h ：. ΐ· μ·^¥ί· ,：；.扃：Κ Λ ; . h .¾ 夂 < .¾ Π V、.Λ\ -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁> 6 6 7 1 1 A7

五、發明說明（I9) 經濟部智慧財產局員工消費合作社印製 和WLOUT控制信號= 第13(a)圖中說明的高電壓切換器電路（HVSW)校正用 來控制要供應到位元線BL之電壓的邏輯。用HVSW把真prg 脈波和輕Ers脈波從正邏輯轉換至負邏輯。同時地，也把 電壓轉換並藉此使真prg脈波轉換至供資料寫入操作用的 位几線電壓，並使輕Ers脈波轉換至供後寫入操作用的位 元線電壓。亦即，用HVSW把真prg脈波轉換至真prg Hv 脈波B和把輕Ers脈波轉換至輕Ers Hv脈波B。在第13^)圖 中說明上述轉換序列。 第14(a)圖中說明的位元線電壓產生電路係運算放大 益型電壓產生電路。然而，操作時間只由來自〇sc部份的 真Prg脈波處在位準Η之情況而界定。如第丨4(b)圊中說明 的，位元線電壓產生電路係藉由把真Prg Η ν脈波Β和輕Ers Η V脈波B組合來產生要施於位元線的電壓脈波。用位元 線電壓產生電路產生上述的電壓脈波具有供資料寫入操作 用的位元線電壓和供後寫入操作用的位元線電壓之兩種不 同幅度。 第1 5(a)圖中說明的字組線電壓產生電路控制要施於 字組線的電壓’且它使用一高電壓轉換切換器。以在卜丨主 動狀態中的控制信號真Prg脈波和輕Ers脈波，個別電壓被 施於字組線。亦即，當真丨Vg脈波處在η位準時，電壓Vvvp 施於字組線而在輕Ers時，電壓Vws加諸於字組線。根據 第15(a)圖中說明的字組線電壓產生電路之結構，為了簡 化解說把電壓Vws設定於0(V)。然而，也可能修正電路以 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公釐） I — —— — — — — — — — i ----------— — — — — I -綠、 (請先閱讀背面之注意事項再填寫本頁) A： B7 五、發明說明（2〇) -f智慧財產局員二消費合ΐ: ::,;::::*·> 提供I電壓Vn S . 本發明之一實施例已解說於上·但如將稍後解說的、 各種修正4可能：參 '即使在與e憶體晶抱之連接格式 無關的NOR連接型式或NAND連接坦式之情形中也可達到 相似效果：再者1大致選擇任何時序來把後m仏 加到0己t思體晶胞：亦卽，當 々 田导'料马人到記憶體晶跑時、唆 波可在入後來施加或可緊接著W4讀取操作 前“加.作為電荷陪捕層之材料1用由把到形成 到I化膜之上和下表面而爽制I化膜所達成的所謂0N0 俱之例子’但也可能使用可容心捕電㈣絕緣材料來替 代如此ΟΝΟ獏：例如，取件 取代虱化骐的.可施用AUO,丨蓉 或丨(五氧化二妲 -)T即，可苑用氧化矽,AU〇,（装+ 氧化矽之疊f <氧作功τ ι曰U切七从（五氣化二針氣化矽 來替代c)tnto膜..且再去‘ > 1 JL 冉者也。]使用ON(氣化矽f 疊輯取代0⑽膜:同時，也可使用脚Γ二五 =组）之疊棋或氣切之疊膜再者= 符合由（a)至⑺丨的（π + + W 4 1 f no需求 '則可把數種衬料 電荷陷捕層來取代上Μ之材ψ4 ^ ;U較寬的帶隱 …•切_具有較寬_ H % Α較見的帶：:审.不y U… ^ 1々時無法ίΐ用為淖望筚 y 二' 要_ik.々H:」％量叙；.ί.電二彳.' 1卜s陷楠桐垮 ):.¾ (請^閡讀背面之;1意事項再填寫本頁) 土） 之 果 用於 非具 也將 i裝--------訂---------線---------------- 經濟部智慧財產局員工消費合作社印製 ^ 6 6 7 1 1 A7 -----—--- 五、發明說明（21) (C)陷捕位準 室溫中相較於熱能量其陷捕位準應較深。除非其陷捕 位準比熱能高否則將經常發生電子損失。 (d)與矽材或氧化矽之相容性 只因它應易於沉積以在矽材和氧化矽上形成膜層，故 它應容易與;e夕材或氧化石夕相容。 材料之適用性不直接依賴材料之金屬元素本身的性 貝，而可依賴於該材料中可包括多少自由鍵。如果材料中 的自由鍵總數很大，則該材料可欣然施用於電荷陷捕層。 再者，雖然上述第一實施例說明關於快閃EEpR〇M裝 置（快閃記憶體）’本發明也可適用於諸如快閃記憶體&邏 輯A件等混成裝置、或有快閃記憶體功能的其他半導體裝 置。 [苐二實施例] 在上述第一實施例中，與抹除操作時的電位相似、但 具有與大致無助於資料抹除操作的位準極度相似之期間的 後寫入脈波，在資料寫入操作後被加諸於非依電性記憶體 晶胞，但如接著的苐二實施例，將解說在驗證期間與後寫 入脈波之施用相似的功能被增加時之操作。 在各操作期間要施於記憶體晶胞陣列的電位之關係將 順應在上述[第一實施例]中引述的[表丨]之例子。 其次，藉由產生如此脈波來施加後寫入脈波之程序將 列示於下。 請參考第10圖： 本紙張尺度適用+國國家標準（CNS>A4規格（2】0 X 297公釐） ^-----------------^ (請先閱讀背面之泛意事項再填寫本頁) 24 _B：_ 五、發明說明（22) 第1 〇圖係順應本發明之第二實虼免：的一程式东μ之圖 式.指出用來驗證資料寫入操作的操作序列之例子 '在如 第j 〇圖巾說明地先對第一記憶體方塊開始資料寫\操作的 場合上，用來計數資料寫八操作之次數的計數器N和用來 由驗證操作而記錄賁料是否寫人的一旗標Μ被準備‘且此 計數器Ν被設定於1(Ν = 1 )以開始資料寫入操作、同時地· 因為資料尚来寫八，故旗標Μ先設定於0( Μ = 0) '接著·因 為驗證操作係自相關記憶體方塊之終點而依序實行·故釦 對驗證操作的開始位址先被認知 '並從與相關開始位址對 應的記憶體晶胞嘗試讀取資料以驗證資料是否已實際寫 八.：如果資料正當上未被寫八則資料寫八操作被實行且 旗標Μ被設定於1 (Μ= 1 )._當資料正常地寫入時，不重新寫 乂資料地使旗標Μ設定於0( Μ = 0 ) ·且對與次一位址對獲.的 記憶體晶胞之寫人操作被驗證·.亦即·對於資料讀取操作， 使選定位元之字組線電壓設定於4.5« V )之寫八位準、使連 接於汲極的泣元線設定於1 .6( V )並使連接於源極的位元線 設定於0(v> 然而·在讀取操作期間源極和汲極間的關係 自在寫/ V該位7L時預設的源 極和汲極間的關係反轉如上 < 的 _ ί] 3為電_-f拽 1¾捕在接 近贷勒 -寫插作時變 為沒極的 擴散層d t區域由1 故源極和 汲極ΙΪ 丨的關保反轉· 且在沒極 k源極f i反轉時 也如在i十 目關技 ;,1::丨之.項g中描 述的 擭 臨f值二κ.气柃變 ά L情科-二、.基e被接圮'…ΐ π ί體晶孢的.電$ e 3 f 電铱：a 4 ε比冬考電 -¾ J:： ：；：. % ；： ^ i ι-ί· ί '4 .ϊ· Ηΐ Μ ·ΐ； Η： :¾ -先間請背面之注意事項再填寫本頁} --------------------裝 訂----

——ϊ I I -¾部智弩財產局”寅工消費合-.,7·1-::.,:… 經濟部智慧財產局員工消費合作社印製 Α7 _______Β7___ 五、發明說明（23) 0。當臨界值之移變不充分且在資料寫入其中的記憶體晶 胞中被判定為1時，對如此記憶體晶胞實施寫入操作s對 相關記憶體晶胞方塊中的所有記憶體晶胞依序實施如此操 作’且在完成對與所有位址對應的記憶體晶胞之資料驗證 時’由操作過程中驗證之結果從旗標m判定是否應對相關 記憶體方塊中的任一記憶體晶胞實施重新寫入操作。當實 際判定M#0時’假設在到處實施重新寫入操作且在此情 形中，計數後寫入脈波之施用於記憶體方塊之次數的計數 器N之值被檢查。當後寫入脈波之施用於相關記憶體方塊 之次數太大時（例如10次或更多）’被假設為產生錯誤以在 不可能恢復之假設下而完成程序。如果不是，則把後寫入 脈波給予到相關記憶體方塊中的所有記憶體晶胞。其後， 當針對後寫入脈波之施用而把一（1)加至計數數目N時，程 序回到弟一常式以驗證正常寫入操作是否被實施來達到同 —記憶體方塊。作為把後寫入脈波施用操作引入到資料驗 證程序之例子的程序之列示已解說於上。當完成一系列上 述寫入操作時’達到資料寫入其中的記憶體晶胞之參考電 流的字組線電壓，在汲極電壓為1 6(v)且源極電壓為〇( v} 之情況下變為4.5(V)或更高之寫入位準。 在此實施例中’當寫入命令自外部電路輸入時，隨周 邊電路之寫入脈波後已自動產生後寫入操作之脈波。然 而’也可能用外部命令來直接產生抹除脈波。 即使在EEPROM之外部的其他電路中將外部地實施後 寫入脈波之時序控制的情形中，較佳後寫入脈波本身藉由 本紙張尺度適用中國國家標準（CNS)A4規輅（210x 297公复） 26 C請先閱讀背面之注意事項再填寫本頁) * I — 訂----------線 袼--;智慧时產局8二消費合"" Λ： _Β：_ 五、發明說明（W) 響應一外部時字脈波而在EE 丨5產生’但該外部3寻字 脈波在如此外邬電路中產生= 請再參考第！ 1圖： 為了實現上述信號結構第Η圖中的振盪電路由一 CPU(中央處理i元）取代 '其將設在第1 1圖之HPΙ10Μ外 也就是說，各個Prg脈波、真Prg脈波、和輕F:rs脈波要在CPU 5產生在此情形中·因為CPU本身通常無法產生高電堅 馆號'故各個高電壓切換器電路'位元綠電壓t生電路、 和字組線電壓產生電路要在EEPROM内產生。 除非依照上述信號結構‘一外部高電壓信號應輪八 FJiP ROM電路中。然而，在外部電路中需要高功率電晶 體來產生高電壓信號 '且因此似乎不比上述者更佳。然而' 如果有高電壓信號產生能力的其fc電路被使用來取代上述 CTU則自F.[..:PROM外輪/、的後寫八马吃波可以收然抱用 元件標號對照 1 1…字組線（控制閘極} 1 2…位元線（η型擴散層1 丨）…几件:¾離氣化棋 U…p型基體（或p型并和η型基體> --------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) ! ^…第一-問極氣化暝

Claims (1)

1. AS BS C6 DS 六、申請專利範圍 1. 一種非依電性半導體記憶體裝置（EEpR〇M) ·包括以 矩陣形式配置多個記憶體晶胞而能透過一電荷陷捕層 和一個半導體基體間的電荷移送來電氣規劃的一記憶 體晶胞陣列，其係藉由在該半導體基體上依序堆疊一 第一閘極氧化臈、由比氧化矽膜更易於陷捕電荷的一 絕緣材料構成之該電荷陷捕層、由—第二閘極氧化膜 構成的一閘極絕緣膜、和一閘極電極，來形成各個此 等胞，其中在資料寫入該記憶體晶胞後，會從該電 荷陷捕層去除部份電子。 2. 依據申請專利範圍第丨項的非依電性半導體記憶體裝 件下，包含： 用來藉由把電壓Vwp施加於該閘極電極和把Vdp 施加於該等記憶體晶胞之汲極而把資料寫入到該等記 憶體晶胞的裝置； 用來藉由把抹除電壓Vwe施加於該閘極絕緣膜且 把Vbe施加於該等記憶體晶胞之源極和汲極達秒而使 資料自該等記憶體晶胞抹除的裝置；及 用來藉由在該資料寫入操作後把電壓Vwe施加於 該閘極絕緣膜且把電壓V b s施加於該等源極和汲極達t s 秒而去除部份電子的裝置。 3. 依據申請專利範圍第2項的非依電性半導體記憶體裝 置，其中一部份電子係在Vbs^/dp之電壓條件下去除。 4·依據申請專利範圍第1、2或3項的非依電性半導體記憶 (請先閱讀背面之注意事項再填寫本頁) 裝--I-----訂---------- 經潛部智慧財產局員工消費合作社印製

   i4sr;智慧时產局 ρ· 7;^費/;-.,:;..;" Ab BS CS 、申請專利範圍 體裝置.其中在執行f料驗證寫操作時1把f G寫 入到該記憶體晶胞陣列後 '一部份電+被去除並實疤 驗證操作.且此等操作被重複直到資料充分寫％ 土 一種非依電性丰導體記憶體裝置之資料保存方法·同 來以一短時間期間把與抹除儲存在該記憶體晶孢Φ的 資料之電壓相等的一電壓铯加於該非ίίΐ電性丰導體記 憶體裝置’以去除一部份電子，該非依電性半導體記 憶體裝置（LEPROM )包括以矩障形式配置多個記憶體 晶胞而能透過電荷在一電荷陷捕層和一個丰導體基體 間的移送來電氣規劃的一記憶體晶胞障列，其係藉由 在該半導體基體上依序堆疊一第一閘極氧化膜、由比 氧化矽膜更易於陷捕電荷的一絕緣材料構成之該電荷 陷捕層、由一第二問極氧化膜構成的一問極絕緣犋、 和一閘極電極，來形成各個此等晶胞： ^ 依據申請專利範圍第5項的非依電性丰導體記憶體裝置 之資料保存方法.該非依電性半導體記憶體裝置在（丨； Vws： ^ Vwc、¢) S : Vbs S 丨 Vbc 、U te 之條件下包 含： 用來藉由把電_f Vwp铯七，於該間極電極和把\ dp 施加於a等記體晶孢之及極而te W科寫，,'、到該荨己 憶體晶孢的裝置： 串來轺甴打抟：:？ t S. e + 巧择七啥积u 'vhei，： ίΐ ：* ^ ^ ^ ,：t tci': ^ U & 3 4，:...：免體晶绝，位除幻裝Ϊ -¾ .r: : V?…ΊΛ 糸产？ ‘ : . .：/： ,% -先^讀背面之-1意事項再填寫本頁) -· t-- 一.Λ _ __ I— .- - ill I I ^^^^1 - - - Ji - t C R 7 A8 BS C8 DS 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 用來藉由在該資料寫入操作後，把電壓v w e抱加 於該閘極絕緣膜且把電壓Vbs施於該等源極和汲極達ts 秒而去除部份電子的裝置。 7. 依據申請專利範圍第6項的非依電性半導體記憶體裝置 之資料保存方法，其中一部份電子係在Vbs=Vdp之電 壓條件下被去除。 8. 依據申清專利範圍第5、6或7項的非依電性半導體記憶 體裝置之資料保存方法，其中在執行資料驗證寫入操 作時把資料寫入到該記憶體晶胞陣列後，一部份電子 被去除並實施驗證操作，且此等操作被重複直到資料 〇 I.和祕打_讀f鳩被, 使用-具有比氧化石夕膜更容易捕捉 電荷的一電荷陷捕層之一記憶體晶胞：及 可透過把電荷注入該電荷陷捕層之動作、及接著 自該電荷陷捕層抽出部份該等電荷之動作，而進行資 料寫入操作。 10-依據申請專利範圍第9項的EEpR〇M，复 〇 τ通％何陷捕 層包含矽和氮。 11. 依據申請專利範圍第9項的EEPR0M，其中該電荷广捕 層包含氮化ί夕膜。 12. 依據申請專利範圍第9項的EEpR〇M ’直 ^ τ喊电何陷捕 層包含氧化石夕/氮化;5夕之一堆疊膜層。 13. 依據申請專利範圍第9項的EEpR〇M，1 /、f送電荷陷捕 層包含氣化矽/氧化鋁之一堆疊膜層。 (請先閱讀背面之注意事項再填寫本頁) ------------------ 30 AS 阶 CS [> τ、申請專利範圍 14.依據申請專利範圍第9項的EEPROM ‘其由該電荷陷摘 層包含氧化矽.氧化妲之一堆疊膜層--1ί. ί衣據申請專利範圍第Π、1 3或1 4項的EEPROM '其士 該電荷陷捕層在其頂部更包含一個氧化矽層· I6.依據申請專利範圍第9項的EEPROM .其中自該電苻陷 捕層柚出都份該等電荷之動作係速過添加與資料抹除 操作相同電位之一縮短脈波給該記憶體晶胞之動作而 實施 Π.依據申請專利範圍第9項的EEPROM .其Φ自該電荷陷 捕層柚出部份該等電荷之動作在該資料寫入操作後· 沒有任何外部脈波自動居先 18.依據申請專利範圍第9項的EEPROM .其中自該電荷陷 捕層抽出部份該等電荷之動作在該資料寫八操作後‘ 有一預定時間延遲自動居先ϋ 以依據申請專利範圍第9項的EEPR0N4 .其中自該電荷陷 捕層抽出邬份該等電荷之動作係籍由在一脈波產生電 路中產生的--脈波來實施：以及 該脈波產生電路棘雜由輕:· /\外在：丨f號而予以致 動 疚據申請專和：範圍項的U.丨.其中自該屯荷h 捕％柚出部β等電苻之，.勤忭兔籍由外部產1 it.在：¾ (-"'"讀背面之1意事項再填寫本頁) 裝--------訂---------線1