TWI388064B - 半導體裝置 - Google Patents

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TWI388064B
TWI388064B TW096118594A TW96118594A TWI388064B TW I388064 B TWI388064 B TW I388064B TW 096118594 A TW096118594 A TW 096118594A TW 96118594 A TW96118594 A TW 96118594A TW I388064 B TWI388064 B TW I388064B
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Tetsufumi Kawamura
Hitoshi Kume
Tsuyoshi Arigane
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Renesas Electronics Corp
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Description

半導體裝置
本發明係與半導體裝置有關，且特別與半導體裝置之高可靠度化的有效技術有關，而該半導體裝置係包含可作電性覆寫之非揮發性記憶體者。
在可以電性方式進行資料之覆寫的非揮發性記憶體中，就作為可進行統括消除者而言，快閃記憶體已為一般所知。由於快閃記憶體具有良好便攜性、耐衝擊性且可進行電性統括消除，因此，近年來作為小型便攜型資訊機器之記憶裝置，其需求迅速擴大。為了實現大容量之資料的高速且穩定操作，在快閃記憶體方面，實現位元成本的降低、動作的高速化及高可靠度化，成為一大要求。
在快閃記憶體之中，NOR型、AND型之快閃記憶體的一部分係除了因元件結構上之設計巧思與微細化、多位元記憶之導入而實現位元成本的降低之外，並藉由通道熱電子注入方式而實現了高速寫入。
譬如，在專利文獻1中揭示了同時實現位元成本之降低與高速寫入的技術。在此，藉由以反轉層構成記憶體陣列內之位元線而實現小面積記憶體單元，且藉由採用源極側－通道熱電子注入方式而實現了高速寫入。
[專利文獻1]日本特開2004－152977號公報
然而，如藉由微細化、多位元記憶等而施行高密度化，則在降低位元成本的同時，卻容易引起資料破壞。尤其，在施行前述通道熱電子注入(以下簡稱為CHE注入)寫入之情形時，藉由同時產生之熱電洞所導致的資料破壞係成為一項問題。
使用圖1及圖2將之作詳細說明。圖1係圖2之A－A'剖面。在CHE注入寫入方面，係對圖1之P井(PW)施加0 V、對控制閘極(CG)施加15 V程度、對源極(SO)施加0 V、對汲極(DR)施加5 V程度之電壓，便在通道產生熱電子，而注入於記憶節點(MN)。此係相當於，圖2中，對選擇控制閘極線(CGL2)施加15 V程度、對源極線(SOL)施加0 V、對選擇位元線(BL1)施加5 V程度。此時，預先對非選擇控制閘極線施加0 V程度、對非選擇位元線施加0 V程度，以免對非選擇之單元造成寫入。如此一來，在一部分之非選擇單元(BL1上之非選擇單元)方面，汲極(DR)係被施加5 V程度，控制閘極(CG)係被施加0 V程度。
在如此之電壓條件下，在p型之P井(PW)與n型之汲極(DR)間之pn接合方面，藉由帶間穿隧所產生之熱電洞注入於處於低電位之記憶節點(MN)，引起資料破壞。此資料破壞模式稱為“汲極干擾”，係施行CHE注入時之一大問題。又，汲極干擾越處於如下情形時則越嚴重：因微細化而使pn接合之雜質分佈變得極端時、或施行多位元記憶而臨限值(以下簡稱Vth)窗口之裕度變小時。在應用CHE注入之際，該如何抑制汲極干擾係一項待解決問題。
因此，本發明之目的為提供一種技術，其係抑制此汲極干擾，提昇半導體裝置之可靠度者。本發明之前述目的、其以外之目的及新型特徵，從本發明專利說明書之記載及所附圖式應可獲得充分理解。
在本發明申請所揭示之發明中，如將具有代表性者之概要作簡單說明，係如下所示。
本發明之半導體裝置包含複數個記憶體單元，各記憶體單元包含：第1及第2擴散層，其係形成於第1導電型之半導體井內，且顯示第2導電型者；記憶節點，其係在第1擴散層與第2擴散層間的井上，經由第1絕緣膜而形成，且從周圍被絕緣者；及第1電極，其係在此記憶節點上，經由第2絕緣膜而形成者。此外，如此之結構之特徵為，在將流動於第1擴散層與第2擴散層間之載子的一部分高能量化，施行將之注入於記憶節點的寫入動作之際，係將半導體井設為電性浮接。藉由此方式，可減小在非選擇記憶體單元之汲極干擾，而實現高可靠度之半導體裝置。
在本發明申請所揭示之發明之中，藉由具有代表性者所可獲得之效果，簡而言之，係可實現高可靠度之半導體裝置。
在以下之實施型態方面，在權宜上係分割為複數個區段或實施型態作說明，但除了特別明示之情形外，該等並非相互無關，一方係屬於另一方之一部分或全部之變形例、詳細內容、補充說明等之關係。又，在以下之實施型態中，當提及要素之數(包含數目、數值、量、範圍等)之情形，除特別明示之情形及在原理上明顯限定於特定之數的情形等外，並不受限於該特定之數，如為特定之數以上或以下皆可。
再者，在以下之實施型態中，在其結構要素(包含要素步驟等)方面，除特別明示之情形及在原理上明顯為必要之情形外，則並非絕對必要，此乃理所當然之理。同樣的，在以下之實施型態中，當提及結構要素等之形狀、位置關係等時，除特別明示之情形及在原理上明顯被認為並非如此之情形等之外，實質上係包含近似於或類似於該形狀者等。此點在上述數值及範圍方面亦為相同。
以下，依據圖式，針對本發明之實施型態作詳細說明。再者，在用於說明實施型態之全部圖式中，原則上對同一構件係賦予相同符號但省略重複之說明。
(第1實施型態)
本實施型態之半導體裝置包含快閃記憶體等可作電性覆寫之非揮發性記憶體，譬如，此非揮發性記憶體在半導體基板上以單體方式形成者、或與處理器等邏輯電路等一起形成於半導體基板上者。以及，在如此之半導體裝置中之非揮發性記憶體的部分具有特徵者。以下，使用圖1~10，針對此非揮發性記憶體之詳細內容作說明。
圖1係在依據本發明之第1實施型態之半導體裝置中，顯示其所包含之各記憶體單元之結構例的要部剖面圖。在圖1中，在形成於半導體基板上之P井(PW)內，藉由n型雜質之摻雜，而形成源極(SO)及汲極(DR)。又，在P井(PW)上，係經由穿隧絕緣膜(TNI)而形成記憶節點(MN)。再者，在記憶節點(MN)上，係經由層間絕緣膜(ILI)而形成控制閘極(CG)。記憶節點(MN)係從周圍被絕緣而呈浮接狀態。
半導體基板及P井係譬如由單晶矽所構成；穿隧絕緣膜(TNI)、層間絕緣膜(ILI)係譬如由矽氧化膜所構成。又，記憶節點(MN)係譬如由n型多晶矽、矽微粒子、氮化矽等所構成；控制閘極(CG)係譬如由n型多晶矽及鎢之疊層結構所構成。
圖2係在依據本發明之第1實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。圖2中以一點短劃線A－A'顯示之剖面係對應於前述圖1。
在圖2中，控制閘極線(CGL)係往記憶體陣列之左右方向延伸。源極線(SOL)係往記憶體陣列之左右方向延伸，而在陣列端結合為一條。又，位元線(BL)係往記憶體陣列之上下方向延伸。控制閘極線(CGL)係譬如由圖1之控制閘極(CG)兼任；又，在源極線(SOL)之中，往左右方向延伸之部分係由圖1之源極(SO)兼任。在源極線(SOL)之中，往上下方向延伸之部分、及位元線(BL)係譬如由金屬布線所構成。位元線係與圖1之汲極(DR)呈電性接合。
圖3係顯示圖2之記憶體陣列之佈局結構例之概略圖。在圖3中，P井(PW)之上係形成圖1般之記憶體單元呈矩陣狀配置的記憶體陣列區域(ARY_ARE)。在P井(PW)，係以包圍記憶體陣列之周圍的形態而形成接點(CONT)，可對PW進行施加電壓。
接著，說明記憶體之動作。
寫入係藉由CHE注入而施行。圖4係顯示圖1及圖2之結構中之寫入條件之一例的說明圖。如圖4所示，在寫入之際，係對圖1之控制閘極(CG)施加15 V程度、對源極(SO)施加0 V、對汲極(DR)施加5 V程度之電壓，使在通道之汲極近旁產生熱電子，並將之注入於記憶節點(MN)。此係相當於對圖2之選擇控制閘極線(CGL2)施加15 V程度、對源極(SOL)施加0 V、對選擇位元線(BL1)施加5 V程度。
消除係藉由從記憶節點(MN)往控制閘極(CG)或P井(PW)之F－N穿隧釋出、或往記憶節點(MN)之熱電洞注入而施行。又，讀出係藉由利用流動於源極(SO)－汲極(DR)間之通道電流以檢出記憶體單元電晶體之Vth變化而施行。
在如此之記憶體動作方面，在前述CHE寫入之際，係預先對圖2之非選擇控制閘極線、非選擇位元線施加0 V程度，以免對非選擇之單元造成寫入。如此一來，在一部分之非選擇單元(BL1上之非選擇單元)方面，汲極(DR)係被施加5 V程度，控制閘極(CG)係被施加0 V程度。在如此之電壓條件下，在p型之P井(PW)與n型之汲極(DR)間之pn接合方面，藉由帶間穿隧所產生之熱電洞係注入於處於低電位之記憶節點(MN)，而引起汲極干擾。
因此，本第1實施型態之特徵為，為了抑制汲極干擾，而將CHE注入時之P井(PW)設為浮接。藉由帶間穿隧之熱電洞的產生，係高度依存於P井(PW)－汲極(DR)間之電壓，此電壓越大則熱電洞越容易產生。如將P井(PW)設為浮接，則藉由從汲極(DR)流入之暫態電流、或與汲極(DR)之電容結合，而使CHE注入時之P井電位(VPW)成為正之狀態且呈平衡狀態。亦即，P井(PW)－汲極(DR)間之電壓降低，使非選擇單元中之熱電洞的產生減少。因此，在到達藉由汲極干擾而引起資料破壞為止之壽命得以延長。
使用圖5之資料，針對此作說明。圖5係在記憶體單元之Vth成為7.5 V程度為止施行寫入後，施加引起汲極干擾之電壓應力，以觀察Vth之應力時間依存性者。塗黑之四角形係設定P井電位(VPW)為0 V之情形，鏤空之四角形係設定P井為浮接之情形。如將Vth從5 V變為4.9 V為止之時間定義為壽命，則相較於P井電位(VPW)為0 V之情形的617s，P井為浮接之情形係成為79900s，壽命延長了2位數以上。
又，圖6係使用多個記憶體單元，以確認前述汲極干擾抑制之效果者。在施行寫入後，賦予引起汲極干擾之電壓應力400s，將Vth予以讀出。與圖5之情形相同，塗黑之四角形係將P井電位(VPW)設為0 V之情形，鏤空之四角形係將P井設為浮接之情形。如將P井設為浮接，則除分佈全體之Vth下降變小之外，在1%程度之單元可見之極大Vth下降亦被抑制。如為將P井電位(VPW)設為0 V之情形，則在1%程度之單元可見之極大Vth下降的可能原因為，藉由矽基板中之結晶缺陷而使熱電洞之產生變大之故。其可能原因為，如藉由將P井設為浮接而使與汲極(DR)間之電壓降低，則與結晶缺陷有關之電場變得緩和，而使熱電洞注入受到抑制。
在圖5、圖6中說明了本第1實施型態的效果。在圖7中，係顯示即使將P井設為浮接，CHE注入寫入並無劣化現象。在圖7中，可觀察Vth變化之寫入脈衝次數依存性。塗黑係將P井電位(VPW)設為0 V之情形，鏤空係將P井(PW)設為浮接之情形。即使控制閘極電壓(VCG)為14 V、15 V、16 V、17 V之任一個的情形，在兩者之間寫入特性並未發現差異。其可能原因為，在選擇單元方面，控制閘極(CG)及記憶節點(MN)處於高電位，與P井(PW)之狀態無關而形成通道反轉層之故。亦即，其可能原因為，在選擇單元方面，源極(SO)、汲極(DR)間之電位分佈、電流量等並不依存於P井(PW)之狀態之故。
以上，在本第1實施型態之半導體裝置中，係藉由將P井(PW)設為浮接，使在承受汲極干擾之非選擇單元方面，P井(PW)－汲極(DR)間之電壓降低，熱電洞之產生及往記憶節點(MN)之注入被抑制。另一方面，在選擇單元方面，由於形成通道反轉層，源極(SO)、汲極(DR)間之電位分佈、電流量等並不依存於P井(PW)之狀態，因而CHE注入寫入並不劣化。
消除、讀出時之P井(PW)，如設為浮接亦可，如設為特定之電位亦可。就寫入、消除、讀出時之P井(PW)的狀態的組合而言，可能有圖8之條件(a)~(d)所示之4種。基於容易使之作高速動作之緣故，係以預先將待命時之P井(PW)設為與讀出時為相同狀態為佳，但如設為不同狀態亦可。為了將P井(PW)在浮接與特定電位之間作切換控制，接點(CONT)係如圖9所示般連接於PW電位控制電路(VPW_CTL)。
又，如為始終將P井(PW)設為浮接之條件(d)的情形，係如圖10所示般，將P井(PW)周圍之接點(CONT)及PW電位控制電路(VPW_CTL)予以省略亦可。在晶載用等，尤其有必要將讀出動作以高速方式進行之情形時，係以讀出時之P井(PW)處於特定電位的條件(a)或(c)為佳。在大容量資料記錄用等，尤其有必要降低位元成本之情形時，係以省略P井(PW)周圍之接點(CONT)及PW電位控制電路(VPW_CTL)而可減小晶片面積的條件(d)為佳。又，在尤其有必要將寫入動作以高速方式進行之情形時，基於可使驗證動作成為高速之緣故，因此係以寫入時與讀出時之P井(PW)之狀態為相同的條件(b)或(d)為佳。
本實施型態、及本發明之其他全部實施型態中之各部之材料，並不限定於本發明專利說明書所記述之例，在不超出其要旨之範圍的情況下可作各種變更。在本實施型態、及本發明之其他全部實施型態中，係將把電子注入於記憶節點(MN)之動作稱為寫入，而將從記憶節點(MN)釋出電子之動作、或把電洞注入於記憶節點(MN)之動作稱為消除；但如採取相反的稱呼亦可。又，在此係以將井設為p型之NMOS型快閃記憶體為例作說明，但如使用將井設為n型之PMOS型快閃記憶體亦可。該情形，有必要將電位、載子之正負作適當轉換讀取。
(第2實施型態)
使用圖11、12，針對本發明之第2實施型態的半導體裝置作說明。在本第2實施型態之半導體裝置方面，其所包含之非揮發性記憶體的記憶體陣列結構係與第1實施型態為不同者。
圖11係在依據本發明之第2實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。圖11中以一點短劃線A－A'顯示之剖面係對應於前述圖1。在前述第1實施型態中，源極線(SOL)係往記憶體陣列之左右方向延伸，而在陣列端結合為一條；但在本第2實施型態中，汲極線(DRL)係往記憶體陣列之左右方向延伸，而在陣列端結合為一條。在汲極線(DRL)之中，往左右方向延伸之部分係由圖1之汲極(DR)兼任。在汲極線(DRL)之中，往上下方向延伸之部分、及位元線(BL)係譬如由金屬布線所構成。位元線係與圖1之源極(SO)呈電性接合。
藉由如此之陣列結構的差異，寫入時之電壓施加之方式亦如圖4與圖12般有所不同。在前述第1實施型態方面，係如圖4般，對源極線(SOL)及非選擇位元線施加0 V程度、對選擇位元線施加5 V程度；但在前述第2實施型態方面，係如圖12般，對汲極線(DRL)及非選擇位元線施加5 V程度、對選擇位元線施加0 V程度。
除以上之差異外，本第2實施型態之半導體裝置係與第1實施型態相同。
本第2實施型態之特徵亦為，為了抑制汲極干擾，而將CHE注入時之P井(PW)設為浮接。藉由帶間穿隧之熱電洞的產生，係高度依存於P井(PW)－汲極(DR)間之電壓，此電壓越大則熱電洞越容易產生。如將P井(PW)設為浮接，則藉由從汲極(DR)流入之暫態電流、或與汲極(DR)之電容結合，而使CHE注入時之P井電位(VPW)成為正之狀態且呈平衡狀態。亦即，P井(PW)－汲極(DR)間之電壓降低，使非選擇單元之熱電洞的產生減少。因此，到達藉由汲極干擾而引起資料破壞為止之壽命得以延長。
(第3實施型態)
使用圖13、14，針對本發明之第3實施型態的半導體裝置作說明。在本第3實施型態之半導體裝置方面，其所包含之非揮發性記憶體的記憶體陣列結構係與第1實施型態為不同者。
圖13係在依據本發明之第3實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。圖13中以一點短劃線A－A'顯示之剖面係對應於前述圖1。在前述第1實施型態中，源極線(SOL)係往記憶體陣列之左右方向延伸，而在陣列端結合為一條；但在本第3實施型態中，源極線(SOL)並不存在，而將鄰接位元線(BL)作為源極線使用，以取代之。位元線(BL)係譬如由已摻雜n型雜質之擴散層所構成，而兼任圖1之源極(SO)、汲極(DR)。
藉由如此之陣列結構的差異，寫入時之電壓施加之方式亦如圖4與圖14般有所不同。在前述第1實施型態方面，係如圖4般，對源極線(SOL)及非選擇位元線施加0 V程度、對選擇位元線施加5 V程度；但在本第3實施型態方面，係如圖14般，對汲極(DR)側之選擇位元線施加5 V程度、對源極(SO)側之選擇位元線施加0 V程度。非選擇位元線係設為對非選擇單元不造成寫入之狀態，譬如為浮接。
除以上之差異外，本第3實施型態之半導體裝置係與第1實施型態之半導體裝置相同。
本第3實施型態之特徵亦為，為了抑制汲極干擾，而將CHE注入時之P井(PW)設為浮接。藉由帶間穿隧之熱電洞的產生，係高度依存於P井(PW)－汲極(DR)間之電壓，此電壓越大則熱電洞越容易產生。如將P井(PW)設為浮接，則藉由從汲極(DR)流入之暫態電流、或與汲極(DR)之電容結合，而使CHE注入時之P井電位(VPW)成為正之狀態且呈平衡狀態。亦即，P井(PW)－汲極(DR)間之電壓降低，使非選擇單元之熱電洞的產生減少。因此，到達藉由汲極干擾而引起資料破壞為止之壽命得以延長。
(第4實施型態)
使用圖15~17，針對本發明之第4實施型態的半導體裝置作說明。在本第4實施型態之半導體裝置方面，其所包含之非揮發性記憶體的記憶體單元結構、陣列結構及CHE注入時之熱電子產生位置係與第1實施型態為不同者。
圖15係在依據本發明之第4實施型態之半導體裝置中，顯示其所包含之各記憶體單元之結構例的要部剖面圖。在圖15中，係在形成於半導體基板上之P井(PW)內，藉由n型雜質之摻雜，而形成源極(SO)及汲極(DR)。又，在P井(PW)上，係經由穿隧絕緣膜(TNI)而形成記憶節點(MN)，經由閘極絕緣膜(GI)而形成側閘極(SG)。在記憶節點(MN)與側閘極(SG)之間係藉由側絕緣膜(SI)而絕緣。再者，在記憶節點(MN)上，係經由層間絕緣膜(ILI)而形成控制閘極(CG)。記憶節點(MN)係從周圍被絕緣而呈浮接狀態。
半導體基板及P井係譬如由單晶矽所構成；穿隧絕緣膜(TNI)、層間絕緣膜(ILI)、閘極絕緣膜(GI)、側絕緣膜(SI)係譬如由矽氧化膜所構成。又，記憶節點(MN)係譬如由n型多晶矽、矽微粒子、氮化矽等所構成；側閘極(SG)係譬如由n型多晶矽所構成。控制閘極(CG)係譬如由n型多晶矽與鎢之疊層結構所構成。
如此方式般，本第4實施型態之記憶體單元結構係存在著側閘極(SG)，此點與前述第1實施型態不同。
圖16係在依據本發明之第4實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。圖16中以一點短劃線B－B'顯示之剖面係對應於前述圖15。在圖16中，控制閘極線(CGL)、側閘極線(SGL)係往記憶體陣列之左右方向延伸。源極線(SOL)係往記憶體陣列之左右方向延伸，而在陣列端結合為一條。又，位元線(BL)係往記憶體陣列之上下方向延伸。
控制閘極線(CGL)係譬如由前述控制閘極(CG)兼任，側閘極線(SGL)係係譬如由前述側閘極(SG)兼任。又，在源極線(SOL)之中，往左右方向延伸之部分係譬如由前述源極(SO)兼任。在源極線(SOL)之中，往上下方向延伸之部分、及位元線(BL)係譬如由金屬布線所構成。位元線係與汲極(DR)呈電性接合。
如此方式般，在本第4實施型態之記憶體陣列結構係存在著側閘極線(SGL)，此點與前述第1實施型態不同。
接著，說明記憶體之動作。
寫入係藉由CHE注入之中特別被稱為源極側注入(SSI)之方法而施行。圖17係顯示圖15及圖16之結構中之寫入條件之一例的說明圖。如圖17所示般，寫入之際係對圖15之控制閘極線(CG)施加15 V程度、對側閘極(SG)施加Vth程度、對源極(SO)施加0 V程度、對汲極(DR)施加5 V程度之電壓，使在側閘極(SG)下與記憶節點(MN)下之間的通道產生熱電子，並注入於記憶節點(MN)。此係相當於，對圖16之選擇控制閘極線(CGL2)施加15 V程度、對選擇側閘極線(SGL2)施加Vth程度、對源極線(SOL)施加0 V、對選擇位元線(BL1)施加5 V程度。
消除係藉由從記憶節點(MN)往控制閘極(CG)、側閘極(SG)或P井(PW)之F－N穿隧釋出、或往記憶節點(MN)之熱電洞注入而施行。讀出係藉由利用流動於源極(SO)－汲極(DR)間之通道電流以檢出記憶體單元電晶體之Vth變化而施行。
如此方式般，在本第4實施型態的記憶體動作係使在側閘極(SG)下與記憶節點(MN)下之間的通道產生熱電子，此點與前述第1實施型態不同。
在此，如圖17所示般，在CHE寫入之際，係預先對圖16之非選擇控制閘極線、非選擇側閘極線、非選擇位元線施加0 V程度，以免對非選擇之單元造成寫入。如此一來，在一部分之非選擇單元(BL1上之非選擇單元)方面，汲極(DR)係被施加5 V程度，控制閘極(CG)係被施加0 V程度。在如此之電壓條件下，在p型之P井(PW)與n型之汲極(DR)間之pn接合方面，藉由帶間穿隧所產生之熱電洞係注入於處於低電位之記憶節點(MN)，而引起汲極干擾。
因此，本第4實施型態之特徵為，為了抑制汲極干擾，而將CHE注入時之P井(PW)設為浮接。藉由帶間穿隧之熱電洞的產生，係高度依存於P井(PW)－汲極(DR)間之電壓，此電壓越大則熱電洞越容易產生。如將P井(PW)設為浮接，則藉由從汲極(DR)流入之暫態電流、或與汲極(DR)之電容結合，而使CHE注入時之P井電位(VPW)成為正之狀態且呈平衡狀態。亦即，P井(PW)－汲極(DR)間之電壓降低，使非選擇單元之熱電洞的產生減少。因此，到達藉由汲極干擾而引起資料破壞為止之壽命得以延長。
消除、讀出時之P井(PW)可設為浮接，亦可設為特定之電位，但在晶載用等，尤其有必要將讀出動作以高速方式進行之情形時，係以預先將讀出時之P井(PW)設為特定之電位為佳。
除以上之差異外，本第4實施型態之半導體裝置係與第1實施型態相同。
(第5實施型態)
使用圖18、19，針對本發明之第5實施型態的半導體裝置作說明。本第5實施型態之半導體裝置在其所包含之非揮發性記憶體的記憶體陣列結構方面係與第4實施型態為不同者。
圖18係係在依據本發明之第5實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。圖18中以一點短劃線B－B'顯示之剖面係對應於前述圖15。在前述第4實施型態中，源極線(SOL)係往記憶體陣列之左右方向延伸，而在陣列端結合為一條，但在本第5實施型態中，汲極線(DRL)係往記憶體陣列之左右方向延伸，而在陣列端結合為一條。在汲極線(DRL)之中，往左右方向延伸之部分係譬如由圖15之汲極(DR)兼任。在汲極線(DRL)之中，往上下方向延伸之部分、及位元線(BL)係譬如由金屬布線所構成。位元線係與圖15之源極(SO)呈電性接合。
藉由如此之陣列結構的差異，寫入時之電壓施加之方式亦如圖17與圖19般有所不同。在前述第4實施型態方面，係如圖17般，對源極線(SOL)及非選擇位元線施加0 V程度、對選擇位元線施加5 V程度，但在本第5實施型態方面，係如圖19般，對汲極線(DRL)及非選擇位元線施加5 V程度、對選擇位元線施加0 V程度。
除以上之差異外，本第5實施型態之半導體裝置係與第4實施型態相同。
本第5實施型態之特徵亦為，為了抑制汲極干擾，而將CHE注入時之P井(PW)設為浮接。藉由帶間穿隧之熱電洞的產生，係高度依存於P井(PW)－汲極(DR)間之電壓，此電壓越大則熱電洞越容易產生。如將P井(PW)設為浮接，則藉由從汲極(DR)流入之暫態電流、或與汲極(DR)之電容結合，而使CHE注入時之P井電位(VPW)成為正之狀態且呈平衡狀態。亦即，P井(PW)－汲極(DR)間之電壓降低，使非選擇單元之熱電洞的產生減少。因此，到達藉由汲極干擾而引起資料破壞為止之壽命得以延長。
(第6實施型態)
使用圖20、21，針對本發明之第6實施型態的半導體裝置作說明。本第6實施型態之半導體裝置在其所包含之非揮發性記憶體的記憶體陣列結構方面係與第4實施型態為不同者。
圖20係係在依據本發明之第6實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。圖20中以一點短劃線B－B'顯示之剖面係對應於前述圖15。在前述第4實施型態中，源極線(SOL)係往記憶體陣列之左右方向延伸，而在陣列端結合為一條，但在本第6實施型態中，源極線並不存在，而將鄰接位元線(BL)作為源極線使用，以取代之。位元線(BL)係譬如由已摻雜n型雜質之擴散層所構成，而兼任圖15之源極(SO)、汲極(DR)。
藉由如此之陣列結構的差異，寫入時之電壓施加之方式亦如圖17與圖21般有所不同。在前述第4實施型態方面，係如圖17般，對源極線(SOL)及非選擇位元線施加0 V程度、對選擇位元線施加5 V程度；但在本第6實施型態方面，係如圖21般，對汲極(DR)側之選擇位元線施加5 V程度、對源極(SO)側之選擇位元線施加0 V程度。非選擇位元線係設為對非選擇單元不造成寫入之狀態，譬如為浮接。
除以上之差異外，本第6實施型態之半導體裝置係與第4實施型態相同。
本第6實施型態之特徵亦為，為了抑制汲極干擾，而將CHE注入時之P井(PW)設為浮接。藉由帶間穿隧之熱電洞的產生，係高度依存於P井(PW)－汲極(DR)間之電壓，此電壓越大則熱電洞越容易產生。如將P井(PW)設為浮接，則藉由從汲極(DR)流入之暫態電流、或與汲極(DR)之電容結合，而使CHE注入時之P井電位(VPW)成為正之狀態且呈平衡狀態。亦即，P井(PW)－汲極(DR)間之電壓降低，使非選擇單元之熱電洞的產生減少。因此，到達藉由汲極干擾而引起資料破壞為止之壽命得以延長。
(第7實施型態)
使用圖22~24，針對本發明之第7實施型態的半導體裝置作說明。本第7實施型態之半導體裝置，在其所包含之非揮發性記憶體的記憶體單元結構、記憶體陣列結構、及CHE注入時之熱電子產生位置方面係與第1實施型態為不同者。
圖22係在本發明之第7實施型態之半導體裝置中，顯示其所包含之各記憶體單元之結構例之要部剖面圖。在圖22中，在形成於半導體基板上之P井(PW)內，藉由n型雜質之摻雜，而形成源極(SO)及汲極(DR)。又，在P井(PW)上，係經由穿隧絕緣膜(TNI)而形成記憶節點(MN)，經由閘極絕緣膜(GI)而形成側閘極(SG)。側閘極(SG)係形成為覆蓋記憶節點(MN)般之形狀。記憶節點(MN)與側閘極(SG)之間係藉由側絕緣膜(SI)、層間絕緣膜(ILI)而絕緣。記憶節點(MN)係從周圍被絕緣而呈浮接狀態。
半導體基板及P井係譬如由單晶矽所構成；穿隧絕緣膜(TNI)、層間絕緣膜(ILI)、閘極絕緣膜(GI)、側絕緣膜(SI)係譬如由矽氧化膜所構成。又，記憶節點(MN)係譬如由n型多晶矽所構成；側閘極(SG)係譬如由n型多晶矽所構成；控制閘極(CG)係譬如由n型多晶矽及鎢之疊層結構所構成。
如此方式般，在本第7實施型態之記憶體單元結構係存在著側閘極(SG)，但不存在控制閘極(CG)，此點與前述第1實施型態不同。
圖23係係在依據本發明之第7實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。圖23中以一點短劃線C－C'顯示之剖面係對應於前述圖22。
側閘極線(SGL)係往記憶體陣列之左右方向延伸。源極線(SOL)係往記憶體陣列之左右方向延伸，而在陣列端結合為一條。又，位元線(BL)係往記憶體陣列之上下方向延伸。側閘極線(SGL)係譬如由前述側閘極(SG)兼任。又，在源極線(SOL)之中，往左右方向延伸之部分係譬如由係譬如由前述源極(SO)兼任。在源極線(SOL)之中，往上下方向延伸之部分、及位元線(BL)係譬如由金屬布線所構成。位元線係與汲極(DR)呈電性接合。
如此方式般，在本第7實施型態之記憶體陣列結構係存在著側閘極(SG)，但不存在控制閘極線(CGL)，此點與前述第1實施型態不同。
接著，說明記憶體之動作。
寫入係藉由CHE注入之中特別被稱為源極側注入(SSI)之方法而施行。圖24係顯示圖22及圖23之結構中之寫入條件之一例的說明圖。如圖24所示般，寫入之際係對圖22之側閘極(SG)施加Vth程度、對源極(SO)施加0 V、對汲極(DR)施加10 V程度之電壓，使在側閘極(SG)下與記憶節點(MN)下之間的通道產生熱電子，並注入於記憶節點(MN)。此係相當於，對圖23之選擇側閘極線(SGL2)施加Vth程度、對源極線(SOL)施加0 V、對選擇位元線(BL1)施加10 V程度。
消除係藉由從記憶節點(MN)往側閘極(SG)之F－N穿隧釋出而施行。讀出係藉由利用流動於源極(SO)－汲極(DR)間之通道電流以檢出記憶體單元電晶體之Vth變化而施行。
如此方式般，在本第7實施型態的記憶體動作係使在側閘極(SG)下與記憶節點(MN)下之間的通道產生熱電子，此點與前述第1實施型態不同。
在此，如圖24所示般，在CHE寫入之際，係預先對圖23之非選擇側閘極線、非選擇位元線施加0 V程度，以免對非選擇之單元造成寫入。如此一來，在一部分之非選擇單元(BL1上之非選擇單元)方面，汲極(DR)係被施加10 V程度，側閘極(SG)係被施加0 V程度。在如此之電壓條件下，在p型之P井(PW)與n型之汲極(DR)間之pn接合方面，藉由帶間穿隧所產生之熱電洞係注入於處於低電位之記憶節點(MN)，而引起汲極干擾。
因此，本第7實施型態之特徵為，為了抑制汲極干擾，而將CHE注入時之P井(PW)設為浮接。藉由帶間穿隧之熱電洞的產生，係高度依存於P井(PW)－汲極(DR)間之電壓，此電壓越大則熱電洞越容易產生。如將P井(PW)設為浮接，則藉由從汲極(DR)流入之暫態電流、或與汲極(DR)之電容結合，而使CHE注入時之P井電位(VPW)成為正之狀態且呈平衡狀態。亦即，P井(PW)－汲極(DR)間之電壓降低，使非選擇單元之熱電洞的產生減少。因此，到達藉由汲極干擾而使引起資料破壞為止之壽命得以延長。
消除、讀出時之P井(PW)可設為浮接，亦可設為特定之電位，但在晶載用等，尤其有必要將讀出動作以高速方式進行之情形時，係以預先將讀出時之P井(PW)設為特定之電位為佳。
除以上之差異外，本第7實施型態之半導體裝置係與第1實施型態相同。
(第8實施型態)
使用圖25、26，針對本發明之第8實施型態的半導體裝置作說明。本第8實施型態之半導體裝置在其所包含之非揮發性記憶體的記憶體陣列結構方面係與第7實施型態為不同者。
圖25係係在依據本發明之第8實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。圖25中以一點短劃線C－C'顯示之剖面係對應於前述圖22。在前述第7實施型態中，源極線(SOL)係往記憶體陣列之左右方向延伸，而在陣列端結合為一條，但在本第8實施型態中，汲極線(DRL)係往記憶體陣列之左右方向延伸，而在陣列端結合為一條。在汲極線(DRL)之中，往左右方向延伸之部分係譬如由圖22之汲極(DR)兼任。在汲極線(DRL)之中，往上下方向延伸之部分、及位元線(BL)係譬如由金屬布線所構成。位元線係與圖22之源極(SO)呈電性接合。
藉由如此之陣列結構的差異，寫入時之電壓施加之方式亦如圖24與圖26般有所不同。在前述第7實施型態方面，係如圖24般，對源極線(SOL)及非選擇位元線施加0 V程度、對選擇位元線施加10 V程度；但在本第8實施型態方面，係如圖26般，對汲極線(DRL)及非選擇位元線施加10 V程度、對選擇位元線施加0 V程度。
除以上之差異外，本第8實施型態之半導體裝置係與第7實施型態相同。
本第8實施型態之特徵亦為，為了抑制汲極干擾，而將CHE注入時之P井(PW)設為浮接。藉由帶間穿隧之熱電洞的產生，係高度依存於P井(PW)－汲極(DR)間之電壓，此電壓越大則熱電洞越容易產生。如將P井(PW)設為浮接，則藉由從汲極(DR)流入之暫態電流、或與汲極(DR)之電容結合，而使CHE注入時之P井電位(VPW)成為正之狀態且呈平衡狀態。亦即，P井(PW)－汲極(DR)間之電壓降低，使非選擇單元之熱電洞的產生減少。因此，到達藉由汲極干擾而引起資料破壞為止之壽命得以延長。
(第9實施型態)
使用圖27、28，針對本發明之第9實施型態的半導體裝置作說明。本第9實施型態之半導體裝置在其所包含之非揮發性記憶體的記憶體陣列結構方面係與第7實施型態為不同者。
圖27係在依據本發明之第9實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。圖27中以一點短劃線C－C'顯示之剖面係對應於前述圖22。在前述第7實施型態中，源極線(SOL)係往記憶體陣列之左右方向延伸，而在陣列端結合為一條，但在本第9實施型態中，源極線並不存在，而將鄰接位元線(BL)作為源極線使用，以取代之。位元線(BL)係譬如由已摻雜n型雜質之擴散層所構成，而兼任圖22之源極(SO)、汲極(DR)。
藉由如此之陣列結構的差異，寫入時之電壓施加之方式亦如圖24與圖28般有所不同。在前述第7實施型態方面，係如圖24般，對源極線(SOL)及非選擇位元線施加0 V程度、對選擇位元線施加10 V程度；但在本第9實施型態方面，係如圖28般，對汲極(DR)側之選擇位元線施加10 V程度、對源極(SO)側之選擇位元線施加0 V程度。非選擇位元線係設為對非選擇單元不造成寫入之狀態，譬如為浮接。
除以上之差異外，本第9實施型態之半導體裝置係與第7實施型態相同。
本第9實施型態之特徵亦為，為了抑制汲極干擾，而將CHE注入時之P井(PW)設為浮接。藉由帶間穿隧之熱電洞的產生，係高度依存於P井(PW)－汲極(DR)間之電壓，此電壓越大則熱電洞越容易產生。如將P井(PW)設為浮接，則藉由從汲極(DR)流入之暫態電流、或與汲極(DR)之電容結合，而使CHE注入時之P井電位(VPW)成為正之狀態且呈平衡狀態。亦即，P井(PW)－汲極(DR)間之電壓降低，使非選擇單元之熱電洞的產生減少。因此，到達藉由汲極干擾而引起資料破壞為止之壽命得以延長。
(第10實施型態)
使用圖29~32，針對本發明之第10實施型態的半導體裝置作說明。本第10實施型態之半導體裝置，在其所包含之非揮發性記憶體的記憶體單元結構、記憶體陣列結構、及CHE注入時之熱電子產生位置方面係與第1實施型態為不同者。
在本第10實施型態之記憶體單元結構係如圖29或圖30所示。
首先，針對圖29作說明。圖29係在依據本發明之第10實施型態之半導體裝置中，顯示其所包含之各記憶體單元之結構例的要部剖面圖。如圖29所示般，在形成於半導體基板上之P井(PW)內，藉由n型雜質之摻雜，而形成源極(SO)及汲極(DR)。又，在P井(PW)上，係經由底氧化膜(BOTOX)而形成氮化矽(SIN)，經由閘極氧化膜(GOX)而形成側閘極(SG)。再者，在氮化矽(SIN)上，係經由頂氧化膜(TOPOX)而形成控制閘極(CG)。側閘極(SG)係形成為覆蓋控制閘極(CG)般之形狀。控制閘極(CG)與側閘極(SG)之間係藉由側絕緣膜(SOX)而絕緣。氮化矽(SIN)係從周圍被絕緣而呈浮接狀態。
半導體基板及P井係譬如由單晶矽所構成；底氧化膜(BOTOX)、頂氧化膜(TOPOX)、閘極氧化膜(GOX)、側絕緣膜(SOX)係譬如由矽氧化膜所構成。又，側閘極(SG)係譬如由n型多晶矽與鈷矽化物之疊層結構所構成；控制閘極(CG)係譬如由n型多晶矽所構成。
接著，針對圖30作說明。圖30係在依據本發明之第10實施型態之半導體裝置中，顯示與各記憶體單元之與圖29之不同結構例的要部剖面圖。如圖30所示般，在形成於半導體基板上之P井(PW)內，藉由n型雜質之摻雜，而形成源極(SO)及汲極(DR)。又，在P井(PW)上，係經由底氧化膜(BOTOX)而形成氮化矽(SIN)，經由閘極氧化膜(GOX)而形成側閘極(SG)。再者，在氮化矽(SIN)，係經由頂氧化膜(TOPOX)而形成控制閘極(CG)。在控制閘極(CG)與側閘極(SG)之間係形成底氧化膜(BOTOX)、氮化矽(SIN)、頂氧化膜(TOPOX)。氮化矽(SIN)係從周圍被絕緣而呈浮接狀態。
如此方式般，在本第10實施型態的記憶體單元結構係存在著側閘極(SG)，此點與前述第1實施型態不同。
圖31係在依據本發明之第10實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。圖31中以一點短劃線D－D'顯示之剖面係對應於前述圖29或圖30。
控制閘極線(CGL)及側閘極線(SGL)係往記憶體陣列之左右方向延伸。源極線(SOL)係往記憶體陣列之左右方向延伸。又，位元線(BL)係往記憶體陣列之上下方向延伸。側閘極線(SGL)係由前述側閘極(SG)兼任。又，源極線(SOL)係由前述源極(SO)兼任。位元線(BL)係譬如由金屬布線所構成。位元線係與汲極(DR)呈電性接合。
如此方式般，在本第10實施型態的記憶體單元結構係存在著側閘極線(SGL)，此點與前述第1實施型態不同。
接著，說明記憶體之動作。
寫入係藉由CHE注入之中特別被稱為源極側注入(SSI)之方法而施行。圖32係顯示圖29~圖31之結構中寫入條件之一例的說明圖。如圖32所示般，寫入之際係對圖29或圖30之控制閘極線(CG)施加10 V程度、對側閘極(SG)施加Vth程度、對源極(SO)施加0 V程度、對汲極(DR)施加5 V程度之電壓，使在側閘極(SG)下與氮化矽(SIN)下之間的通道產生熱電子，並注入於氮化矽(SIN)。此係相當於，對圖31之選擇控制閘極線(CGL0)施加10 V程度、對選擇側閘極線(SGL0)施加Vth程度、對選擇源極線(SOL0)施加0 V、對選擇位元線(BL0)施加5 V程度。
消除係藉由從氮化矽(SIN)往控制閘極(CG)、側閘極(SG)或P井(PW)之F－N穿隧釋出、或在P井(PW)與汲極(DR)間之pn接合方面將藉由帶間穿隧所產生之熱電洞注入於氮化矽(SIN)而施行(與汲極干擾為相同原理)。讀出係藉由利用流動於源極(SO)－汲極(DR)間之通道電流以檢出記憶體單元電晶體之Vth變化而施行。
如此方式般，在本第10實施型態的記憶體動作係使在側閘極(SG)下與氮化矽(SIN)下之間的通道產生熱電子，此點與前述第1實施型態不同。
在此，如圖32所示般，在CHE寫入之際，係預先對圖31之非選擇控制閘極線、非選擇側閘極線、非選擇位元線施加0 V程度，以免對非選擇之單元造成寫入。如此一來，在一部分之非選擇單元(BL0之非選擇單元)方面，汲極(DR)係被施加5 V程度，控制閘極(CG)係被施加0 V程度。在如此之電壓條件下，在p型之P井(PW)與n型之汲極(DR)間之pn接合方面，藉由帶間穿隧所產生之熱電洞係注入於處於低電位之記憶節點(MN)，而引起汲極干擾。
因此，本第10實施型態之特徵為，為了抑制汲極干擾，而將CHE注入時之P井(PW)設為浮接。藉由帶間穿隧之熱電洞的產生，係高度依存於P井(PW)－汲極(DR)間之電壓，此電壓越大則熱電洞越容易產生。如將P井(PW)設為浮接，則藉由從汲極(DR)流入之暫態電流、或與汲極(DR)之電容結合，而使CHE注入時之P井電位(VPW)成為正之狀態且呈平衡狀態。亦即，P井(PW)－汲極(DR)間之電壓降低，使非選擇單元之熱電洞的產生減少。因此，到達藉由汲極干擾而引起資料破壞為止之壽命得以延長。
消除、讀出時之P井(PW)可設為浮接，亦可設為特定之電位，然而，在如下情形時係以將消除時之P井(PW)設為特定之電位為佳，該情形係，在P井(PW)與汲極(DR)間之pn接合方面將藉由帶間穿隧所產生之熱電洞進行注入而施行消除。又，在晶載用等，尤其有必要將讀出動作以高速方式進行之情形時，係以預先將讀出時之P井(PW)設為特定之電位為佳。
除以上之差異外，本第10實施型態之半導體裝置係與第1實施型態相同。
(第11實施型態)
使用圖33、34，針對本發明之第11實施型態的半導體裝置作說明。本第11實施型態之半導體裝置，在其所包含之非揮發性記憶體的記憶體陣列結構方面係與第10實施型態不同。
圖33係在依據本發明之第11實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。圖33中以一點短劃線D－D'顯示之剖面係對應於前述圖29或圖30。在前述第10實施型態方面，源極線(SOL)係往記憶體陣列之左右方向延伸；但在本第11實施型態方面，汲極線(DRL)係往記憶體陣列之左右方向延伸。汲極線(DRL)係由圖29或圖30之汲極(DR)兼任。位元線(BL)係譬如由金屬布線所構成，與圖29或圖30之源極(SO)呈電性接合。
藉由如此之陣列結構的差異，寫入時之電壓施加之方式亦如圖32與圖34般有所不同。在前述第10實施型態方面，係如圖32般，對源極線(SOL)及非選擇位元線施加0 V程度、對選擇位元線施加5 V程度；但在本第11實施型態方面，係如圖34般，對汲極線(DRL)及非選擇位元線施加5 V程度，對選擇位元線施加0 V程度。
除以上之差異外，本第11實施型態之半導體裝置係與第10實施型態相同。
本第11實施型態之特徵亦為，為了抑制汲極干擾，而將CHE注入時之P井(PW)設為浮接。藉由帶間穿隧之熱電洞的產生，係高度依存於P井(PW)－汲極(DR)間之電壓，此電壓越大則熱電洞越容易產生。如將P井(PW)設為浮接，則藉由從汲極(DR)流入之暫態電流、或與汲極(DR)之電容結合，而使CHE注入時之P井電位(VPW)成為正之狀態且呈平衡狀態。亦即，P井(PW)－汲極(DR)間之電壓降低，使非選擇單元之熱電洞的產生減少。因此，到達藉由汲極干擾而引起資料破壞為止之壽命得以延長。
(第12實施型態)
使用圖35~37，針對本發明之第12實施型態的半導體裝置作說明。本第12實施型態之半導體裝置，在其所包含之非揮發性記憶體的記憶體單元結構、記憶體陣列結構、及CHE注入時之熱電子產生位置方面係與第1實施型態不同。
圖35係在依據本發明之第12實施型態之半導體裝置中，顯示其所包含之各記憶體單元之結構例的要部剖面圖。如圖35所示般，在形成於半導體基板上之P井(PW)內，藉由n型雜質之摻雜，而形成源極(SO)及汲極(DR)。又，在P井(PW)上，係經由穿隧絕緣膜(TNI)而形成記憶節點(MN)，經由閘極絕緣膜(GI)而形成補助閘極(AG)。記憶節點(MN)與補助閘極(AG)之間，係藉由側絕緣膜(SI)而絕緣。再者，在記憶節點(MN)上，係經由層間絕緣膜(ILI)而形成控制閘極(CG)。記憶節點(MN)係從周圍被絕緣而呈浮接狀態。在補助閘極(AG)下，在讀出動作時係形成反轉層(IL)。
半導體基板及P井係譬如由單晶矽所構成；穿隧絕緣膜(TNI)、層間絕緣膜(ILI)、閘極絕緣膜(GI)、側絕緣膜(SI)係譬如由矽氧化膜所構成。又，記憶節點(MN)係譬如由n型多晶矽、矽微粒子、氮化矽等所構成；補助閘極(AG)係譬如由n型多晶矽所構成。控制閘極(CG)係譬如由n型多晶矽及鎢之疊層結構所構成。
如此方式般，在本第12實施型態的記憶體單元結構，係於源極(SO)－汲極(DR)間存在著2個記憶節點(MN)、及補助閘極(AG)，此點與前述第1實施型態不同。
圖36係在依據本發明之第12實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。圖36中以一點短劃線E－E'顯示之剖面係對應於前述圖35。
控制閘極線(CGL)係往記憶體陣列之左右方向延伸。補助閘極線(AGL)及位元線(BL、BL')係往記憶體陣列之上下方向延伸。又，控制閘極線(CGL)係由前述側控制閘極(CG)兼任。又，位元線(BL)係由前述源極(SO)或汲極(DR)兼任。位元線(BL')之虛線部分係由前述反轉層(IL)兼任。
如此方式般，在本第12實施型態的記憶體單元結構，係於位元線(BL)間存在著補助閘極線(AGL)，此點與前述第1實施型態不同。
接著，說明記憶體之動作。
寫入係藉由CHE注入之中特別被稱為源極側注入(SSI)之方法而施行。圖37係顯示圖35及圖36之結構中寫入條件之一例的說明圖。如圖37所示般，寫入之際係對圖35之控制閘極(CG)施加15 V程度、對補助閘極(AG)施加Vth程度、對源極(SO)施加0 V程度、對汲極(DR)施加5 V程度之電壓，使在補助閘極(AG)下與記憶節點(MN)下之間的通道產生熱電子，並注入於靠近汲極(DR)之記憶節點(MN)。此係相當於，對圖36之選擇控制閘極線(CGL0)施加15 V程度、對選擇補助閘極線(AGL1)施加Vth程度、對源極側之選擇位元線(BL1)施加0 V程度、對汲極側之選擇位元線(BL2)施加5 V程度。
消除係藉由從記憶節點(MN)往控制閘極(CG)、補助閘極(AG)或P井(PW)之F－N穿隧釋出、或往記憶節點(MN)之熱電洞注入而施行。讀出係藉由利用通道電流以檢出記憶體單元電晶體之Vth變化而施行，而該通道電流係流動於對圖35之補助閘極(AG)施加3V程度而形成之反轉層(IL)(圖36之位元線(BL1'))與汲極(DR)或源極(SO)(圖36之位元線(BL))之間者。
如此方式般，在本第12實施型態的記憶體動作係使在補助閘極(AG)下與記憶節點(MN)下之間的通道產生熱電子，此點與前述第1實施型態不同。
在此，如圖37所示般，在CHE寫入之際，係預先對圖36之非選擇控制閘極線、非選擇補助閘極線、非選擇位元線施加0 V程度，以免對非選擇之單元造成寫入。如此一來，在一部分之非選擇單元(BL2上之非選擇單元)方面，汲極(DR)係被施加5 V程度，控制閘極(CG)係被施加0 V程度。在如此之電壓條件下，在p型之P井(PW)與n型之汲極(DR)間之pn接合方面，藉由帶間穿隧所產生之熱電洞係注入於處於低電位之記憶節點(MN)，而引起汲極干擾。
本第12實施型態之特徵為，為了抑制汲極干擾，而將CHE注入時之P井(PW)設為浮接。藉由帶間穿隧之熱電洞的產生，係高度依存於P井(PW)－汲極(DR)間之電壓，此電壓越大則熱電洞越容易產生。如將P井(PW)設為浮接，則藉由從汲極(DR)流入之暫態電流、或與汲極(DR)之電容結合，而使CHE注入時之P井電位(VPW)成為正之狀態且呈平衡狀態。亦即，P井(PW)－汲極(DR)間之電壓降低，使非選擇單元之熱電洞的產生減少。因此，到達藉由汲極干擾而引起資料破壞為止之壽命得以延長。
消除、讀出時之P井(PW)可設為浮接，亦可設為特定之電位，然而，在大容量資料記錄用等，尤其有必要降低位元成本之情形時，係以將消除、讀出時之P井(PW)亦設為浮接，將P井(PW)周圍之接點(CONT)及PW電位控制電路予以省略為佳。
除以上之差異外，本第12實施型態之半導體裝置係與第1實施型態相同。
(第13實施型態)
使用圖38~40，針對本發明之第13實施型態的半導體裝置作說明。本第13實施型態之半導體裝置，在其所包含之非揮發性記憶體的記憶體單元結構、記憶體陣列結構、及CHE注入時之熱電子產生位置方面係與第1實施型態不同。
圖38係在依據本發明之第13實施型態之半導體裝置中，顯示其所包含之各記憶體單元之結構例的要部剖面圖。如圖38所示般，在形成於半導體基板上之P井(PW)內，藉由n型雜質之摻雜，而形成源極(SO)及汲極(DR)。又，在P井(PW)上，係經由穿隧絕緣膜(TNI)而形成記憶節點(MN)，經由閘極絕緣膜(GI)而形成側閘極(SG)。記憶節點(MN)與側閘極(SG)之間，係藉由側絕緣膜(SI)而絕緣。再者，在記憶節點(MN)上，係經由層間絕緣膜(ILI)而形成控制閘極(CG)。記憶節點(MN)係從周圍被絕緣而呈浮接狀態。
半導體基板及P井係譬如由單晶矽所構成；穿隧絕緣膜(TNI)、層間絕緣膜(ILI)、閘極絕緣膜(GI)、側絕緣膜(SI)係譬如由矽氧化膜所構成。又，記憶節點(MN)係譬如由n型多晶矽、矽微粒子、氮化矽等所構成；側閘極(SG)係譬如由n型多晶矽所構成。控制閘極(CG)係譬如由n型多晶矽及鎢之疊層結構所構成。
如此方式般，在本第13實施型態的記憶體結構，係於源極(SO)－汲極(DR)間存在著2個記憶節點(MN)、及側閘極(SG)，此點與前述第1實施型態不同。
圖39係在依據本發明之第13實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。圖39中以一點短劃線F－F'顯示之剖面係對應於前述圖38。
控制閘極線(CGL)係往記憶體陣列之左右方向延伸。側閘極線(SGL)及位元線(BL)係往記憶體陣列之上下方向延伸。又，控制閘極線(CGL)係譬如由前述側控制閘極(CG)兼任。又，位元線(BL)係譬如由前述源極(SO)或汲極(DR)兼任。
如此方式般，在本第13實施型態的記憶體單元結構，係於位元線(BL)間存在著側閘極線(SGL)，此點與前述第1實施型態不同。
接著，說明記憶體之動作。
寫入係藉由CHE注入之中特別被稱為源極側注入(SSI)之方法而施行。圖40係顯示圖38及圖39之結構中寫入條件之一例的說明圖。如圖40所示般，寫入之際係對圖38之控制閘極(CG)施加15 V程度、對側閘極(SG)施加Vth程度、對源極(SO)施加0 V程度、對汲極(DR)施加5 V程度之電壓，使在側閘極(SG)下與記憶節點(MN)下之間的通道產生熱電子，並注入於靠近汲極(DR)之記憶節點(MN)。此係相當於，對圖39之選擇控制閘極線(CGL0)施加15 V程度、對選擇側閘極線(SGL1)施加Vth程度、對源極側之選擇位元線(BL1)施加0 V程度、對汲極側之選擇位元線(BL2)施加5 V程度。
消除係藉由從記憶節點(MN)往控制閘極(CG)、側閘極(SG)或P井(PW)之F－N穿隧釋出、或往記憶節點(MN)之熱電洞注入而施行。讀出係藉由利用流動於源極(SO)－汲極(DR)間之通道電流以檢出記憶體單元電晶體之Vth變化而施行。
如此方式般，在本第13實施型態的記憶體動作，係使在側閘極(SG)下與記憶節點(MN)下之間的通道產生熱電子，此點與前述第1實施型態不同。
在此，如圖40所示般，在CHE寫入之際，係預先對圖39之非選擇控制閘極線、非選擇側閘極線、非選擇位元線施加0 V程度，以免對非選擇之單元造成寫入。如此一來，在一部分之非選擇單元(BL2上之非選擇單元)方面，汲極(DR)係被施加5 V程度，控制閘極(CG)係被施加0 V程度。在如此之電壓條件下，在p型之P井(PW)與n型之汲極(DR)間之pn接合方面，藉由帶間穿隧所產生之熱電洞係注入於處於低電位之記憶節點(MN)，而引起汲極干擾。
本第13實施型態之特徵為，為了抑制汲極干擾，而將CHE注入時之P井(PW)設為浮接。藉由帶間穿隧之熱電洞的產生，係高度依存於P井(PW)－汲極(DR)間之電壓，此電壓越大則熱電洞越容易產生。如將P井(PW)設為浮接，則藉由從汲極(DR)流入之暫態電流、或與汲極(DR)之電容結合，而使CHE注入時之P井電位(VPW)成為正之狀態且呈平衡狀態。亦即，P井(PW)－汲極(DR)間之電壓降低，使非選擇單元之熱電洞的產生減少。因此，到達藉由汲極干擾而引起資料破壞為止之壽命得以延長。
消除、讀出時之P井(PW)可設為浮接，亦可設為特定之電位，然而，在大容量資料記錄用等，尤其有必要降低位元成本之情形時，係以將消除、讀出時之P井(PW)亦設為浮接，將P井(PW)周圍之接點(CONT)及PW電位控制電路予以省略為佳。
除以上之差異外，本第13實施型態之半導體裝置係與第1實施型態相同。
使用圖41，說明本發明之效果。圖41係使用本發明之第13實施型態之半導體裝置所取得之資料，且係在將以CGL0與BL0所選擇之單元進行寫入之際，把如下兩汲極干擾予以測定後之結果，而該兩汲極干擾係：以CGL0與BL1所選擇之單元所承受之電子注入型的汲極干擾、及以CG1與BL1所選擇之單元所承受之電洞注入型的汲極干擾。
在將以CGL0與BL0所選擇之單元進行寫入之際，由於對CG0施加10 V程度、對DRL0施加5 V程度之電壓，因此，在p型之P井(PW)與n型之汲極(DR)間之pn接合方面，藉由帶間穿隧所產生之熱電洞係注入於處於高電位之包含氮化矽(SIN)之記憶節點(MN)，而引起資料破壞。
如圖41所示，在設為浮接之情形方面，相較於對p型之P井(PW)施加0 V之情形，係藉由電子注入之Vth的上升為較遲，而干擾耐性為較高。
又，在將以CGL0與BL0所選擇之單元進行寫入之際，由於對CGL1施加低電位，對DRL0施加5 V程度之電壓，因此，在p型之P井(PW)與n型之汲極(DR)間之pn接合方面，藉由帶間穿隧所產生之熱電洞係注入於處於低電位之包含氮化矽(SIN)之記憶節點(MN)，而引起資料破壞。
如圖41所示，在設為浮接之情形方面，相較於對p型之P井(PW)施加0 V之情形，係藉由電洞注入之Vth的下降為較遲，干擾耐性為較高。
以上，係依據實施型態針對本發明者所研發之發明作了說明，但本發明並不受限於前述實施型態，在不超出其要旨之範圍的情況下可進行各種變更。
(產業上之可利用性)
本發明之半導體裝置係特別適用於應用在便攜型個人電腦、數位式照相機等小型便攜型資訊機器用之半導體製品上者，但不限於此，針對包含快閃記憶體等非揮發性記憶體之半導體裝置，亦可作廣泛應用。
PW．．．P井
SO．．．源極
DR．．．汲極
IL．．．反轉層
ILI．．．層間絕緣膜
TNI．．．穿隧絕緣膜
TOPOX．．．頂絕緣膜
BOTOX．．．底絕緣膜
INS．．．絕緣膜
SI．．．側絕緣膜
GI．．．閘極絕緣膜
SOX．．．側氧化膜
GOX．．．閘極氧化膜
MC．．．記憶體單元
MN．．．記憶節點
SIN．．．氮化矽
CG．．．控制閘極
SG．．．側閘極
AG．．．補助閘極
SOL．．．源極線
DRL．．．汲極線
BL．．．位元線
CGL．．．控制閘極線
SGL．．．側閘極線
AGL．．．補助閘極線
CONT．．．接點
ARY_ARE．．．記憶體陣列區域
VPW_CTL．．．PW電位控制電路
圖1係在依據本發明之第1實施型態之半導體裝置中，顯示其所包含之各記憶體單元之結構例之要部剖面圖。
圖2係在依據本發明之第1實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例之等價電路圖。
圖3係顯示圖2之記憶體陣列之佈局結構例之概略圖。
圖4係顯示圖1及圖2之結構中之寫入條件之一例的說明圖。
圖5係在依據本發明之第1實施型態之半導體裝置中，顯示對其所包含之非揮發性記憶體的汲極干擾抑制之效果的圖形。
圖6係在依據本發明之第1實施型態之半導體裝置中，顯示對其所包含之非揮發性記憶體的汲極干擾抑制之效果的圖形。
圖7係在依據本發明之第1實施型態之半導體裝置中，顯示對其所包含之非揮發性記憶體的寫入特性之圖形。
圖8係在依據本發明之第1實施型態之半導體裝置中，顯示其寫入、消除、讀出時之P井的狀態之表。
圖9係顯示圖2之記憶體陣列之其他佈局結構例之概略圖。
圖10係顯示圖2之記憶體陣列之其他佈局結構例之概略圖。
圖11係在依據本發明之第2實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例之等價電路圖。
圖12係顯示圖11之結構中之寫入條件之一例的說明圖。
圖13係在依據本發明之第3實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例之等價電路圖。
圖14係顯示圖13之結構中之寫入條件之一例的說明圖。
圖15係在依據本發明之第4實施型態之半導體裝置中，顯示其所包含之各記憶體單元之結構例之要部剖面圖。
圖16係在依據本發明之第4實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例之等價電路圖。
圖17係顯示圖15及圖16之結構中之寫入條件之一例的說明圖。
圖18係在依據本發明之第5實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。
圖19係圖18之結構中之寫入條件之一例的說明圖。
圖20係在依據本發明之第6實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。
圖21係圖20之結構中之寫入條件之一例的說明圖。
圖22係在依據本發明之第7實施型態之半導體裝置中，顯示其所包含之各記憶體單元之結構例之要部剖面圖。
圖23係在依據本發明之第7實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。
圖24係顯示圖22及圖23之結構中之寫入條件之一例的說明圖。
圖25係在依據本發明之第8實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。
圖26係圖25之結構中之寫入條件之一例的說明圖。
圖27係在依據本發明之第9實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。
圖28係圖27之結構中之寫入條件之一例的說明圖。
圖29係在依據本發明之第10實施型態之半導體裝置中，顯示其所包含之各記憶體單元之結構例的要部剖面圖。
圖30係在依據本發明之第10實施型態之半導體裝置中，顯示與各記憶體單元之與圖29之不同結構例的要部剖面圖。
圖31係在依據本發明之第10實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。
圖32係顯示圖29~圖31之結構中之寫入條件之一例的說明圖。
圖33係在依據本發明之第11實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。
圖34係圖33之結構中之寫入條件之一例的說明圖。
圖35係在依據本發明之第12實施型態之半導體裝置中，顯示其所包含之各記憶體單元之結構例的要部剖面圖。
圖36係在依據本發明之第12實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。
圖37係顯示圖35及圖36之結構中之寫入條件之一例的說明圖。
圖38係在依據本發明之第13實施型態之半導體裝置中，顯示其所包含之各記憶體單元之結構例的要部剖面圖。
圖39係在依據本發明之第13實施型態之半導體裝置中，顯示其所包含之記憶體陣列之結構例的等價電路圖。
圖40係顯示圖38及圖39之結構中之寫入條件之一例的說明圖。
圖41係顯示在依據本發明之第13實施型態之半導體裝置中，其效果之一例的說明圖。
MN．．．記憶節點
ILI．．．層間絕緣膜
CG．．．控制閘極
SO．．．源極
PW．．．P井
TNI．．．穿隧絕緣膜
DR．．．汲極

Claims (11)

  1. 一種半導體裝置，其特徵為包含：第1源極區域、第2源極區域及第1汲極區域，其係形成於第1導電型之半導體井內，且顯示第2導電型者；第1記憶節點，其係在前述第1源極區域與前述第1汲極區域之間的前述半導體井上，經由第1絕緣膜而形成，且從周圍被絕緣者；第2記憶節點，其係在前述第1汲極區域、或第2汲極區域與前述第2源極區域間之前述半導體井上，經由第2絕緣膜而形成，且從周圍被絕緣者，該第2汲極區域係與前述第1汲極區域電性結合者；第1電極，其係在前述第1記憶節點上，經由第3絕緣膜而形成者；及第2電極，其係在前述第2記憶節點上，經由第4絕緣膜而形成者；在對前述第1記憶節點之寫入動作之際，(a)藉由賦予前述第1電極第1電位而使前述第1記憶節點下部成為低電阻狀態；(b)藉由賦予前述第2電極第2電位而使前述第2記憶節點下部成為高電阻狀態；(c)藉由在前述第1記憶節點之下部，使電流流通於前述第1源極區域與前述第1汲極區域之間，而將所產生之熱載子注入於前述第1記憶節點；在前述寫入動作之際，將前述半導體井設為電性浮接(floating)。
  2. 如請求項1之半導體裝置，其中包含電位控制電路，其可將前述半導體井在前述寫入動作之際設為電性浮接，在消除、讀出動作之際，設為浮接或特定之電位者；及布線與接點，其係將前述半導體井與前述電位控制電路作電性連接者。
  3. 如請求項1之半導體裝置，其中不包含用於將特定之電位供應至前述半導體井之接點及電位控制電路，在寫入、消除、讀出之動作之際，亦均將前述半導體井設為電性浮接。
  4. 如請求項1之半導體裝置，其中更包含第3電極，其係在前述第1源極區域與第1汲極區域間之前述半導體井上，經由第5絕緣膜而形成，且與前述第1記憶節點係經由第6絕緣膜而鄰接者；在對前述第1記憶節點之寫入動作之際，藉由賦予前述第3電極第3電位而使前述第3電極下部成為中電阻狀態。
  5. 如請求項4之半導體裝置，其中更包含第3記憶節點，其係在前述第1源極區域與第1汲極區域間之前述半導體井上，經由第7絕緣膜而形成，且與前述第3電極係經由第8絕緣膜而鄰接者。
  6. 一種半導體裝置，其特徵為包含：複數個源極區域及複數個汲極區域，其係形成於第1導電型之半導體井內，且係第2導電型之區域者；第1記憶節點，其係在前述複數個源極區域及複數個汲極區域中，於相互鄰接之源極區域與汲極區域間之前述半導體井上，經由第1絕緣膜而形成者；第1電極，其係在前述第1記憶節點上，經由第2絕緣膜而形成者；第2電極，其係在前述相互鄰接之源極區域與汲極區域間之前述半導體井上，經由第3絕緣膜而形成，且與前述第1記憶節點係經由第4絕緣膜而呈鄰接配置者；第1布線，其係與前述複數個源極區域之一部分作共通連接者；及第2布線，其係與前述複數個汲極區域之一部分作共通連接者；在施行寫入動作之際，將前述半導體井設為電性浮接，而該寫入動作係將藉由賦予前述第1布線與前述第2布線之間電位差而產生之熱載子儲存於所希望之前述第1記憶節點者。
  7. 如請求項6之半導體裝置，其中包含電位控制電路，其可將前述半導體井在前述寫入動作之際設為電性浮接，在消除、讀出動作之際，設為浮接或特定之電位者；及布線與接點，其係將前述半導體井與前述電位控制電路作電性連接者。
  8. 如請求項6之半導體裝置，其中不包含用於將特定之電位供應至前述半導體井之接點及電位控制電路，在寫入、消除、讀出之動作之際，亦均將前述半導體井設為電性浮接。
  9. 一種半導體裝置，其特徵為包含：複數個源極區域及複數個汲極區域，其係形成於第1導電型之半導體井內，且係第2導電型之區域者；第1記憶節點，其係在前述複數個源極區域及複數個汲極區域中，於相互鄰接之源極區域與汲極區域間之前述半導體井上，經由第1絕緣膜而形成者；第2記憶節點，其係在前述相互鄰接之源極區域與汲極區域間之前述半導體井上，經由第2絕緣膜而形成者；第1電極，其係在前述相互鄰接之源極區域與汲極區域間之前述半導體井上，經由第3絕緣膜而形成，與前述第1記憶節點係經由第4絕緣膜而作鄰接配置，且與前述第2記憶節點係經由第5絕緣膜而作鄰接配置者；第2電極，其係跨於前述第1記憶節點、前述第2記憶節點及前述第1電極上，且經由第6絕緣膜而形成者；第1布線，其係與前述複數個源極區域之一部分作共通連接者；及第2布線，其係與前述複數個汲極區域之一部分作共通連接者；在施行寫入動作之際，將前述半導體井設為電性浮接，而該寫入動作係將藉由賦予前述第1布線與前述第2布線之間電位差而產生之熱載子儲存於所希望之前述第1記憶節點或前述第2記憶節點者。
  10. 如請求項9之半導體裝置，其中包含電位控制電路，其可將前述半導體井在前述寫入動作之際設為電性浮接，在消除、讀出動作之際，設為浮接或特定之電位者；及布線與接點，其係將前述半導體井與前述電位控制電路作電性連接者。
  11. 如請求項9之半導體裝置，其中不包含用於將特定之電位供應至前述半導體井之接點及電位控制電路，在寫入、消除、讀出之動作之際，亦均將前述半導體井設為電性浮接。
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