KR20240017546A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 소스 라인 및 비트 라인 사이에 연결된 제1 선택 트랜지스터, 메모리 셀들 및 제2 선택 트랜지스터; 및 상기 메모리 셀들에 프리 프로그램 동작을 수행한 후, 상기 메모리 셀들을 소거하는 소거 동작을 수행하도록 구성된 주변 회로를 포함하고, 상기 주변 회로는, 상기 프리 프로그램 동작 시, 상기 메모리 셀들 사이의 채널을 플로팅시킨 상태에서 상기 메모리 셀들에 연결된 워드 라인들에 프로그램 전압을 인가하도록 구성되는 것을 특징으로 하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method of the memory device}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로 3차원 구조를 가지는 메모리 장치 및 이의 동작 방법에 관한 것이다.
메모리 장치는 데이터가 저장되는 메모리 셀 어레이(memory cell array)와, 프로그램, 리드 또는 소거 동작을 수행하도록 구성된 주변 회로(peripheral circuit)을 포함할 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다.
주변 회로는 외부의 컨트롤러(controller)로부터 전송된 커맨드에 응답하여 메모리 장치의 전체 동작을 제어하는 컨트롤 회로(control circuit)와, 컨트롤 회로의 제어에 따라 프로그램(program), 프리 프로그램(pre-program), 리드(read) 또는 소거(erase) 동작을 실행하도록 구성된 회로들을 포함할 수 있다.
메모리 장치는 컨트롤러로부터 출력된 커맨드에 응답하여 프로그램, 리드 또는 소거 동작을 수행하도록 구성될 수 있다. 이 중에서 소거 동작은 선택된 메모리 블록에 포함된 모든 메모리 셀들을 소거하는 동작으로써, 소거 동작 단독으로 수행되거나 선택된 메모리 블록의 프로그램 동작이 수행되기 이전에 수행될 수도 있다.
선택된 메모리 블록의 소거 동작이 과하게 수행될 경우, 후속 수행될 프로그램 동작에 걸리는 시간이 증가할 수 있다. 이에 따라, 소거 동작이 수행되기 이전에, 선택된 메모리 블록에 포함된 메모리 셀들의 문턱전압을 높이기 위한 프리 프로그램 동작이 수행될 수 있다. 프리 프로그램 동작은 후속 수행될 프로그램 동작에 걸리는 시간을 단축시키기 위해 소거 동작 시 수행되는 동작이므로, 프리 프로그램 동작에 걸리는 시간은 단축되어야 한다.
본 발명의 실시예는 메모리 장치의 프리 프로그램 동작에 걸리는 시간을 단축할 수 있는 메모리 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 장치는, 소스 라인 및 비트 라인 사이에 연결된 제1 선택 트랜지스터, 메모리 셀들 및 제2 선택 트랜지스터; 및 상기 메모리 셀들에 프리 프로그램 동작을 수행한 후, 상기 메모리 셀들을 소거하는 소거 동작을 수행하도록 구성된 주변 회로를 포함하고, 상기 주변 회로는, 상기 프리 프로그램 동작 시, 상기 메모리 셀들 사이의 채널을 플로팅시킨 상태에서 상기 메모리 셀들에 연결된 워드 라인들에 프로그램 전압을 인가하도록 구성된다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 소스 라인 및 비트 라인 사이에 연결된 제1 선택 트랜지스터, 메모리 셀들 및 제2 선택 트랜지스터 중에서, 상기 메모리 셀들에 프리 프로그램 동작을 수행하는 단계; 및 상기 프리 프로그램 동작이 수행된 상기 메모리 셀들을 소거하기 위한 소거 동작을 수행하는 단계를 포함하고, 상기 프리 프로그램 동작은, 상기 메모리 셀들에 연결된 워드 라인들에 프로그램 전압을 인가하는 단계; 상기 워드라인들에 상기 프로그램 전압이 인가되는 일부 구간에서 상기 메모리 셀들 사이의 채널을 플로팅 시키는 단계; 및 상기 채널이 일정 시간 동안 플로팅 되면, 상기 제1 선택 트랜지스터 및 제2 선택 트랜지스터 중 적어도 하나를 턴온 시키는 단계를 포함한다.
본 기술에 따르면, 메모리 장치에서 수행되는 프리 프로그램 동작에 걸리는 시간을 단축할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 2는 메모리 셀 어레이 및 주변 회로의 배치를 설명하기 위한 도면이다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 4는 메모리 장치에 포함된 스트링의 구조를 설명하기 위한 도면이다.
도 5 및 도 6은 프리 프로그램 동작을 설명하기 위한 도면들이다.
도 7a 및 도 7b는 본 발명의 제1 내지 제3 실시 예들이 적용되는 메모리 블록을 설명하기 위한 도면들이다.
도 8은 본 발명의 제1 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 9는 본 발명의 제2 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 10은 본 발명의 제3 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 11a 및 도 11b는 본 발명의 제4 내지 제10 실시 예들이 적용되는 메모리 블록을 설명하기 위한 도면들이다.
도 12는 본 발명의 제4 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 제5 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 14는 본 발명의 제6 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 15는 본 발명의 제7 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 제8 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 17은 본 발명의 제9 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 18은 본 발명의 제10 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 19는 본 발명의 실시 예에 따른 메모리 장치가 적용된 메모리 카드 시스템을 설명하기 위한 도면이다.
도 20은 본 발명의 실시 예에 따른 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 설명하기 위한 도면이다.
이하에 개시된 특정한 구조적 또는 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예는 이하에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양하게 변형될 수 있고 균등한 다른 실시 예로 대체될 수 있다.
이하에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110) 및 주변 회로(190)를 포함할 수 있다.
메모리 셀 어레이(110)는 데이터가 저장되는 메모리 셀들을 포함할 수 있다. 일 실시 예로서, 메모리 셀 어레이(110)는 3차원 메모리 셀 어레이를 포함할 수 있다. 프로그램 방식에 따라, 메모리 셀들은 1 비트 또는 2 비트 이상의 멀티 비트의 데이터를 저장할 수 있다. 메모리 셀들은 메모리 셀 스트링들을 구성할 수 있다. 예를 들면, 메모리 셀 스트링들 각각은 비트 라인들(BL)과 소스 라인(source line) 사이에 연결될 수 있다.
주변 회로(190)는 메모리 셀 어레이(110)에 데이터를 저장하기 위한 프로그램 동작(program operation)과, 메모리 셀 어레이(110)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 그리고 메모리 셀 어레이(110)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 주변 회로(190)는 로우 디코더(120), 전압 생성 회로(130), 소스 라인 드라이버(140), 컨트롤 회로(150), 페이지 버퍼 그룹(160), 컬럼 디코더(170) 및 입출력 회로(180)를 포함할 수 있다.
로우 디코더(120)는 드레인 선택 라인들(DSL), 워드 라인들(WL) 및 소스 선택 라인들(SSL)을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 로우 디코더(120)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 드레인 선택 라인들(DSL), 워드 라인들(WL) 및 소스 선택 라인들(SSL)에 전달할 수 있다. 메모리 셀 어레이(110)에 더미 라인들이 연결된 경우, 로우 디코더(120)는 로우 어드레스에(RADD)에 응답하여 동작 전압들(Vop)을 더미 라인들에 전달할 수도 있다.
전압 생성 회로(130)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작 또는 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(130)는 동작 신호(OP_S)에 응답하여 다양한 레벨들을 가지는 동작 전압들(Vop)을 생성하고, 동작 신호(OP_S)에 응답하여 동작 전압들(Vop) 각각의 공급 시간에 따라 동작 전압들(Vop)을 출력할 수 있다. 동작 전압들(Vop)은 프로그램 전압, 턴온 전압, 턴오프 전압, 접지 전압 및 리드 전압 등을 포함할 수 있다. 프로그램 전압은 프로그램 동작 시 선택된 워드 라인에 인가되는 전압으로써, 메모리 셀들의 문턱전압을 높이는데 사용될 수 있다. 턴온 전압은 드레인 선택 라인들(DSL)에 연결된 드레인 선택 트랜지스터들 또는 소스 선택 라인들(DSL, SSL)에 연결된 소스 선택 트랜지스터들을 턴온시키기 위한 전압으로써, 양전압을 가질 수 있다. 턴오프 전압은 드레인 선택 트랜지스터들 또는 소스 선택 트랜지스터들을 턴온시키기 위한 전압으로써, 접지 전압 또는 0V를 가질 수 있다. 리드 전압은 리드 동작 시 선택된 워드 라인에 인가되는 전압으로써, 메모리 셀들에 저장된 논리 페이지 데이터(logical page data)에 따라 다양한 레벨들을 가지도록 설정될 수 있다.
소스 라인 드라이버(140)는 소스 라인 제어신호(SL_S)에 응답하여 소스 라인 드라이버(140)로부터 공급된 소스 전압(Vsl)을 메모리 셀 어레이(110)에 연결된 소스 라인으로 전송하거나, 소스 라인을 플로팅(floating)할 수 있다. 소스 전압(Vsl)은 접지 전압 또는 0V 이거나, 0V 보다 높은 양전압이거나, 0V 보다 낮은 음전압일 수 있다. 소거 동작 시, 소스 라인 드라이버(140)는 소스 라인에 소거 전압을 전송할 수 있다. 소거 전압은 메모리 셀들의 문턱전압을 낮추기 위한 전압으로써, 양전압으로 설정될 수 있다.
컨트롤 회로(150)는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스 라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S) 및 컬럼 어드레스(CADD)를 출력할 수 있다. 예를 들면, 컨트롤 회로(150)에 소거 커맨드가 입력되면, 컨트롤 회로(150)는 선택된 메모리 블록에서 프리 프로그램(pre-program) 동작이 수행된 후 소거 동작이 수행되도록 주변 회로(190)에 포함된 회로들을 컨트롤하거나, 선택된 메모리 블록에서 소거 동작이 수행된 후 프리 프로그램 동작이 수행되도록 주변 회로(190)에 포함된 회로들을 컨트롤할 수 있다.
페이지 버퍼 그룹(160)은 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼들은 페이지 버퍼 제어신호(PB_S)에 응답하여 복수의 비트 라인들(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼들은 리드 동작 시 복수의 비트 라인들(BL)의 전압 또는 전류를 센싱할 수 있다.
컬럼 디코더(170)는 컬럼 어드레스(CADD)에 응답하여, 입출력 회로(180)로부터 입력된 데이터(DATA)를 페이지 버퍼 그룹(160)에 전송하거나, 페이지 버퍼 그룹(160)에 저장된 데이터(DATA)를 입출력 회로(180)에 전송할 수 있다. 컬럼 디코더(170)는 컬럼 라인들(CLL)을 통해 입출력 회로(180)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(170)는 데이터 라인들(DTL)을 통해 페이지 버퍼 그룹(160)과 데이터(DATA)를 주고 받을 수 있다.
입출력 회로(180)는 메모리 장치(100)의 외부 장치(예를 들어, 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 컨트롤 회로(150)에 전달할 수 있고, 프로그램 동작 시 외부 장치로부터 전달받은 데이터를 수신할 수 있고, 리드 동작 시 선택된 메모리 셀들로부터 리드된 데이터를 외부 장치에게 출력할 수 있다.
도 2는 메모리 셀 어레이 및 주변 회로의 배치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 주변 회로(190) 및 메모리 셀 어레이(110)를 포함할 수 있다. 주변 회로(190)는 기판의 상부에 배치될 수 있고, 메모리 셀 어레이(110)는 주변 회로(190)의 상부에 배치될 수 있다. 메모리 셀 어레이(110)는 제1 내지 제j 메모리 블록들(BLK1~BLKj)을 포함할 수 있다. 제1 내지 제j 메모리 블록들(BLK1~BLKj)의 상부에는 복수의 비트 라인들(BL)이 배치될 수 있다.
복수의 비트 라인들(BL)은 X 방향을 따라 서로 이격되어 배열될 수 있으며, Y 방향을 따라 연장될 수 있다. 제1 내지 제j 메모리 블록들(BLK1~BLKj)은 Y 방향을 따라 서로 이격되어 배열될 수 있다. 제1 내지 제j 메모리 블록들(BLK1~BLKj)은 서로 동일하게 구성될 수 있으므로, 제1 메모리 블록(BLK1)을 예를 들어 구체적으로 설명하면 다음과 같다.
도 3은 메모리 블록을 설명하기 위한 도면이다.
도 3을 참조하면, 제1 메모리 블록(BLK1)은 제1 내지 제n 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 스트링들(ST)을 포함한다. 제1 내지 제n 비트 라인들(BL1~BLn)이 Y 방향을 따라 연장되고 X 방향을 따라 서로 이격되어 배열되므로, 스트링들(ST)은 도 X, Y 방향을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 비트 라인(BL1)과 소스 라인(SL) 사이에 스트링들(ST)이 연결될 수 있고, 제2 비트 라인(BL2)과 소스 라인(SL) 사이에 스트링들(ST)이 배열될 수 있다. 이러한 방식으로, 제n 비트 라인(BLn)과 소스 라인(SL) 사이에 스트링들(ST)이 배열될 수 있다. 스트링들(ST)은 Z 방향을 따라 연장될 수 있다.
제n 비트 라인(BLn)에 연결된 스트링들(ST) 중 어느 하나의 스트링(ST)을 예를 들어 설명하면, 스트링(ST)은 소스 선택 트랜지스터(SST), 제1 내지 제i 메모리 셀들(MC1~MCi) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 도 3에 도시된 제1 메모리 블록(BLK1)은 메모리 블록의 구조를 개략적으로 설명하기 위한 도면이므로, 스트링들(ST)에 포함된 소스 선택 트랜지스터(SST), 제1 내지 제i 메모리 셀들(MC1~MCi) 및 드레인 선택 트랜지스터(DST)의 개수는 메모리 장치에 따라 변경될 수 있다.
서로 다른 스트링들에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 제1 또는 제2 소스 선택 라인(SSL1 또는 SSL2)에 연결될 수 있고, 제1 내지 제i 메모리 셀들(MC1~MCi)의 게이트들은 제1 내지 제i 워드 라인들(WL1~WLi)에 연결될 수 있으며, 드레인 선택 트랜지스터들(DST)의 게이트들 각각은 제1 내지 제4 드레인 선택 라인들(DSL1~DSL4) 중 어느 하나에 연결될 수 있다.
제1 메모리 블록(BLK1)에 연결된 라인들을 더욱 구체적으로 설명하면, X 방향을 따라 배열된 소스 선택 트랜지스터들(SST)은 서로 동일한 소스 선택 라인에 연결될 수 있고, Y 방향을 따라 배열된 소스 선택 트랜지스터들(SST)은 서로 분리된 소스 선택 라인들에 연결될 수 있다. 예를 들면, Y 방향으로 배열된 소스 선택 트랜지스터들(SST) 중에서 일부는 제1 소스 선택 라인(SSL1)에 연결될 수 있고, 나머지는 제2 소스 선택 라인(SSL2)에 연결될 수 있다. 제2 소스 선택 라인(SSL2)은 제1 소스 선택 라인(SSL1)으로부터 분리된 라인이다. 따라서, 제1 소스 선택 라인(SSL1)에 인가되는 전압은 제2 소스 선택 라인(SSL2)에 인가되는 전압과 동일하거나 다를 수 있다.
제1 내지 제i 메모리 셀들(MC1~MCi) 중에서 서로 동일한 층에 형성된 메모리 셀들은 동일한 워드 라인에 연결될 수 있다. 예를 들면, 서로 다른 스트링들(ST)에 포함된 제1 메모리 셀들(MC1)은 제1 워드 라인(WL1)에 공통으로 연결될 수 있고, 서로 다른 스트링들(ST)에 포함된 제i 메모리 셀들(MCi)은 제i 워드 라인(WLi)에 공통으로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함되고 서로 동일한 워드 라인에 연결된 메모리 셀들의 그룹은 페이지(page; PG)가 된다. 프로그램 및 리드 동작들은 페이지(PG) 단위로 수행될 수 있고, 프리 프로그램 및 소거 동작은 메모리 블록 단위로 수행될 수 있다. 메모리 블록 단위로 수행되는 동작은 선택된 메모리 블록에 포함된 모든 페이지들에서 수행될 수 있다.
Y 방향으로 배열된 드레인 선택 트랜지스터들(DST)은 서로 분리된 제1 내지 제4 드레인 선택 라인들(DSL1~DSL4)에 연결될 수 있다. 구체적으로 설명하면, X 방향을 따라 배열된 드레인 선택 트랜지스터들(DST)은 서로 동일한 드레인 선택 라인에 연결되고, Y 방향을 따라 배열된 드레인 선택 트랜지스터들(DST)은 서로 분리된 제1 내지 제4 드레인 선택 라인들(DSL1~DSL4)에 연결될 수 있다. 제1 내지 제4 드레인 선택 라인들(DSL1~DSL4)은 서로 분리되므로, 제1 내지 제4 드레인 선택 라인들(DSL1~DSL4)에는 서로 다른 전압들이 인가될 수 있다.
도 4는 메모리 장치에 포함된 스트링의 구조를 설명하기 위한 도면이다.
도 4를 참조하면, 하부 구조체(UDS) 상에 소스 라인(SL)이 형성될 수 있고, 소스 라인(SL) 상에 적층 구조체(STK)가 형성될 수 있다. 하부 구조체(UDS)는 기판(substrate) 또는 주변 회로(peripheral circuit)일 수 있다. 소스 라인(SL)은 도전 물질로 형성될 수 있다. 예를 들면, 소스 라인(SL)은 폴리 실리콘으로 형성될 수 있다. 적층 구조체(STK)는 게이트 라인들과 게이트 라인들 사이에 형성된 절연막들(ISL)을 포함할 수 있다. 게이트 라인들은 소스 라인(SSL), 제1 내지 제i 워드 라인들(WL1~WLi) 및 드레인 선택 라인(DSL)을 포함할 수 있다. 게이트 라인들은 도전 물질로 형성될 수 있다. 예를 들면, 게이트 라인들은 텅스텐(W), 몰리브덴(Mo), 코발트(Co) 또는 니켈(Ni) 등의 도전 물질이나, 실리콘(Si) 또는 폴리실리콘(Poly-Si) 등의 반도체 물질로 형성될 수 있으며, 이 외에도 다양한 금속 물질로 형성될 수 있다. 절연막들(ISL)은 산화막 또는 실리콘 산화막으로 형성될 수 있다. 예를 들면, 게이트 라인들 중 소스 라인(SL)에 인접한 라인은 소스 선택 라인들(SSL)이 될 수 있고, 소스 선택 라인(SSL)의 상부에 적층된 게이트 라인들의 일부는 제1 내지 제i 워드 라인들(WL1~WLi)이 될 수 있으며, 제i 워드 라인(WLi)의 상부에 형성된 게이트 라인은 드레인 선택 라인(DSL)이 될 수 있다.
스트링(ST)은 적층 구조체(STK)를 관통하는 셀 플러그(cell plug; CPL)로 이루어질 수 있다. 셀 플러그(CPL)는 블로킹막(blocking layer; BX), 전하 트랩막(charge trap layer; CT), 터널 절연막(tunnel isolation layer; TX), 채널막(channel layer; CH), 코어 필라(core pillar; CP) 및 캡핑막(capping layer; CAP)을 포함할 수 있다. 블로킹막(BX)은 적층 구조체(STK)를 관통하는 원통 형태로 형성될 수 있으며, 산화막 또는 실리콘 산화막으로 형성될 수 있다. 전하 트랩막(CT)은 블로킹막(BX)의 내측벽을 따라 원통 형태로 형성될 수 있으며, 질화막으로 형성될 수 있다. 터널 절연막(TX)은 전하 트랩막(CT)의 내측벽을 따라 원통 형태로 형성될 수 있으며, 산화막 또는 실리콘 산화막으로 형성될 수 있다. 채널막(CH)은 터널 절연막(TX)의 내측벽을 따라 원통 형태로 형성될 수 있으며, 폴리 실리콘으로 형성될 수 있다. 코어 필라(CP)는 채널막(CH)의 내부를 채우는 원기둥 형태로 형성될 수 있으며, 산화막 또는 실리콘 산화막과 같은 절연 물질로 형성될 수 있다. 캡핑막(CAP)은 코어 필라(CP)의 상부에서 원기둥 형태로 형성될 수 있으며, 도전 물질로 형성될 수 있다. 코어 필라(CP)의 상부에 캡핑막(CAP)이 형성되는 경우, 코어 필라(CP)의 상면의 높이는 채널막(CH)의 상면의 높이보다 낮게 형성될 수 있고, 캡핑막(CAP)은 채널막(CH)으로 둘러싸인 코어 필라(CP)의 상부 영역에 형성될 수 있다.
셀 플러그(CPL)의 상부에는 비트 라인 콘택(BC) 및 비트 라인(BL)이 형성될 수 있다. 예를 들면, 비트 라인 콘택(BC)은 도전 물질로 형성될 수 있으며, 셀 플러그(CPL)에 포함된 채널막(CH)에 접할 수 있다. 비트 라인(BL)은 비트 라인 콘택(BC)의 상부에 형성될 수 있으며, 도전 물질로 형성될 수 있다.
도 5 및 도 6은 프리 프로그램 동작을 설명하기 위한 도면들이다.
도 5 및 도 6을 참조하면, 프리 프로그램 동작(S51)은 소거 동작(S52)이 수행되기 이전에 수행될 수 있다. 예를 들면, 컨트롤 회로(도 1의 150)에 소거 커맨드가 입력되면, 컨트롤 회로(150)는 선택된 메모리 블록의 프리 프로그램 동작(S51) 및 소거 동작(S52)이 순차적으로 수행되도록 주변 회로(도 1의 190)를 제어할 수 있다. 소거 커맨드가 입력되기 이전에, 메모리 셀들은 다양한 상태들로 프로그램된 상태일 수 있다. 따라서, 프리 프로그램 동작(S51)은 메모리 셀들의 소거 동작(S52)이 과하거나 부족하게 수행되지 못하도록, 소거 동작(S52)이 수행되기 이전에 메모리 셀들의 문턱전압을 높이는 동작일 수 있다.
예를 들면, 하나의 메모리 셀에 3 비트의 데이터가 저장되는 트리플 레벨 셀(triple level cell) 방식으로 프로그램된 메모리 셀들의 경우, 메모리 셀들은 문턱전압에 따라 소거 상태(ER) 또는 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나의 상태일 수 있다. 소거 동작(S52)이 수행되기 이전에 프리 프로그램 동작(S51)이 수행되면, 소거 상태(ER) 및 제1 내지 제7 프로그램 상태들(P1~P7)에 해당되는 문턱전압이 높아질 수 있다. 프리 프로그램 동작(S51)시 프로그램 전압은 선택된 메모리 블록에 연결된 모든 워드 라인들에 한 번 인가될 수 있으며, 프로그램 전압이 인가된 후에는 검증 동작이 생략될 수 있다. 프로그램 전압이 인가되는 횟수는 변경될 수도 있다. 프리 프로그램 동작(S51)시 사용되는 프로그램 전압은 프로그램 전압들 중에서 가장 높은 전압으로 설정될 수 있으나, 프리 프로그램 동작(S51)의 설정에 따라 다양한 레벨들로 설정될 수도 있다. 프리 프로그램 동작(S51) 시, 메모리 셀들의 문턱전압이 낮을수록 문턱전압의 변동 레벨은 증가할 수 있다.
프리 프로그램 동작(S51)이 종료되면, 선택된 메모리 블록의 소거 동작(S52)이 수행될 수 있다. 소거 동작(S52)은 선택된 메모리 블록에 포함된 모든 메모리 셀들을 소거 상태(ER)로 변경하는 동작으로써, 선택된 메모리 블록의 소스 라인 또는 비트 라인들에는 소거 전압이 인가될 수 있고, 모든 워드 라인들에는 접지 전압이 인가될 수 있다. 프리 프로그램 동작(S51)으로 인해, 메모리 셀들의 문턱전압이 이전 상태보다 높아진 상태에서 메모리 셀들이 소거되므로, 소거 상태(ER)의 문턱전압이 과도하게 낮아지거나 부족하게 낮아지는 현상이 방지될 수 있다.
도 7a 및 도 7b는 본 발명의 제1 내지 제3 실시 예들이 적용되는 메모리 블록을 설명하기 위한 도면들이다.
도 7a를 참조하면, 메모리 블록은 소스 라인(SL)과 비트 라인들(BL1~BLn) 사이에 연결된 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 각각은 소스 라인(SL)과 비트 라인들(BL1~BLn) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 제1 내지 제i 메모리 셀들(MC1~MCi) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 선택 트랜지스터들(SST)의 게이트들은 소스 선택 라인(SSL)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 제1 내지 제i 메모리 셀들(MC1~MCi)의 게이트들은 제1 내지 제i 워드 라인들(WL1~WLi)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 드레인 선택 트랜지스터들(DST)의 게이트들은 드레인 선택 라인(DSL)에 연결될 수 있다.
프리 프로그램 동작 시, 제1 내지 제i 워드 라인들(WL1~WLi)에는 프로그램 전압(Vpgm)이 인가되고, 제1 내지 제n 비트 라인들(BL1~BLn) 및 소스 라인(SL)에는 프로그램 허용 전압이 인가될 수 있다. 프로그램 허용 전압은 제1 내지 제i 메모리 셀들(MC1~MCi)의 문턱전압이 높아질 수 있도록 프로그램 전압(Vpgm)보다 낮은 전압으로 설정될 수 있다. 예를 들면, 프로그램 허용 전압은 0V 일 수 있다. 제1 내지 제n 비트 라인들(BL1~BLn) 및 소스 라인(SL)에 0V의 프로그램 허용 전압이 스트링들(ST)의 채널(CHs)에 공급된 후에 제1 내지 제i 워드 라인들(WL1~WLi)에 프로그램 전압(Vpgm)이 인가되면, 채널(CHs)의 낮은 전압으로 인해 제1 내지 제i 워드 라인들(WL1~WLi)에 인가되는 프로그램 전압(Vpgm)이 목표 레벨까지 높아지는 데 시간이 증가할 수 있다. 이러한 시간 증가를 방지하기 위하여, 본 실시 예에서는 스트링들(ST)의 채널(CHs)이 플로팅된 상태에서 제1 내지 제i 워드 라인들(WL1~WLi)에 프로그램 전압(Vpgm)이 인가된다.
도 7b를 참조하면, 스트링들(ST) 각각에 복수의 소스 선택 트랜지스터들(SST) 및 복수의 드레인 선택 트랜지스터들(DST)이 포함될 수 있다. 예를 들면, 제1 메모리 셀들(MC1)과 소스 라인(SL) 사이에 복수의 소스 선택 트랜지스터들(SST)이 연결될 수 있고, 제i 메모리 셀들(MCi)과 제1 내지 제n 비트 라인들(BL1~BLn) 사이에 복수의 드레인 선택 트랜지스터들(DST)이 연결될 수 있다. 따라서, 제1 워드 라인(WL1)과 소스 라인(SL) 사이에 복수의 소스 선택 라인들(SSL)이 연결될 수 있고, 제i 워드 라인(WLi)과 제1 내지 제n 비트 라인들(BL1~BLn) 사이에 복수의 드레인 선택 라인들(DSL)이 연결될 수 있다. 복수의 소스 선택 라인들(SSL)에는 동일한 전압이 인가될 수 있고, 복수의 드레인 선택 라인들(DSL)에는 동일한 전압이 인가될 수 있다. 복수의 소스 선택 라인들(SSL)에 인가되는 전압은 복수의 드레인 선택 라인들(DSL)에 인가되는 전압과 다를 수 있다.
도 7b에 도시된 제1 내지 제i 메모리 셀들(MC1~MCi) 및 제1 내지 제i 워드 라인들(WL1~WLi)의 구조는 도 7a에 도시된 구조와 동일하므로, 도 7a와 중복되는 설명은 생략된다.
도 7a 또는 도 7b에 도시된 메모리 블록의 프리 프로그램 동작의 제1 내지 제3 실시 예들을 도 8 내지 도 10을 참조하여 설명하면 다음과 같다.
도 8은 본 발명의 제1 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 8을 참조하면, 프리 프로그램 동작은 플로팅 단계, 프리 프로그램 단계 및 디스차지 단계를 포함할 수 있다. 플로팅 단계, 프리 프로그램 단계 및 디스차지 단계는 순차적으로 수행될 수 있다. 플로팅 단계, 프리 프로그램 단계 및 디스차지 단계가 수행되는 동안(t1-t4), 비트 라인들(BL) 및 소스 라인(SL)에는 프로그램 허용 전압이 인가될 수 있다. 예를 들면, 프로그램 허용 전압은 0V 일 수 있다.
플로팅 단계는 t1-t2 구간에서 수행될 수 있다. 플로팅 단계에서는, 스트링들(도 7a 또는 도 7b의 ST)의 채널들(도 7a의 CHs)이 플로팅되도록 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 턴오프 전압(Voff)이 인가되고, 워드 라인들(WL)에는 프로그램 전압(Vpgm)이 인가될 수 있다. 턴오프 전압(Voff)은 소스 선택 트랜지스터들(도 7a 또는 도 7b의 SST) 및 드레인 선택 트랜지스터들(도 7a 또는 도 7b의 DST)이 턴오프될 수 있는 전압으로 설정될 수 있다. 예를 들면, 턴오프 전압(Voff)은 0V일 수 있다.
소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 턴오프되면, 스트링들(ST)의 채널들(CHs)이 플로팅될 수 있다. 따라서, 비트 라인들(BL) 및 소스 라인(SL)에 인가된 프로그램 허용 전압이 스트링들(ST)의 채널들(CHs)에 전달되지 못한다. 이때, 워드 라인들(WL)에 프로그램 전압(Vpgm)이 인가되면, 프로그램 전압(Vpgm)이 목표 레벨까지 높아지는데 걸리는 시간이 단축될 수 있다. 워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 높아지는 시간이 t2 라고 가정하면, t1-t2 구간에서 채널들(CHs)의 채널 전압(Vch)은 워드 라인들(WL)에 인가되는 프로그램 전압(Vpgm) 간 커플링(coupling)으로 인해 높아질 수 있다.
워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 도달하면(t2), 프리 프로그램 단계가 수행될 수 있다. 프리 프로그램 단계는 t2-t3 구간에서 수행될 수 있다. 프리 프로그램 단계가 시작되면, 드레인 선택 라인(DSL)에 턴온 전압(Von)이 인가될 수 있다. 턴온 전압(Von)은 드레인 선택 트랜지스터들(DST)이 턴온될 수 있는 전압으로 설정될 수 있다. 예를 들면, 턴온 전압(Von)은 0V 보다 높은 양전압으로 설정될 수 있다.
드레인 선택 트랜지스터들(DST)이 턴온되면, 비트 라인들(BL)과 채널들(CHs)이 전기적으로 연결되므로, 비트 라인들(BL)에 인가된 프로그램 허용 전압이 채널들(CHs)에 전달될 수 있다. 따라서, 채널 전압(Vch)은 다시 낮아질 수 있다. 이로 인해, 채널들(CHs)과 메모리 셀들(도 7a 또는 도 7b의 MC1~MCi) 사이에 전압차가 발생하고, 프로그램 전압(Vpgm)으로 인해 메모리 셀들(MC1~MCi)의 문턱전압이 높아질 수 있다.
프리 프로그램 단계가 종료되면, 다음 동작을 위하여 디스차지 단계가 수행될 수 있다. 디스차지 단계는 t3-t4 구간에서 수행될 수 있다. 디스차지 단계에서는 선택된 메모리 블록에 연결된 라인들이 디스차지될 수 있다. 예를 들면, 디스차지되는 라인들의 전위는 0V까지 낮아질 수 있다. 디스차지 단계에서 채널들(CHs)을 초기화 또는 디스차지시키기 위하여, 소스 선택 라인(SSL)에 턴온 전압(Von)이 일정한 시간 동안 인가될 수도 있다.
도 9는 본 발명의 제2 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 9를 참조하면, 제2 실시 예에 따른 프리 프로그램 동작은 제1 실시 예에 따른 프리 프로그램 동작과 유사하게 수행될 수 있다. 다만, 제2 실시 예에 따른 프리 프로그램 동작에서는 플로팅 단계의 종료 시점(t2’)이 제1 실시 예에 따른 플로팅 단계의 종료 시점(t2)보다 빠를 수 있다.
제1 실시 예에 따른 프리 프로그램 동작(도 8 참조)에서는 워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 높아지면 플로팅 단계가 종료되었으나, 제2 실시 예에 따른 프리 프로그램 동작에서는 워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 높아지기 이전에 플로팅 단계가 종료될 수 있다. 예를 들면, 워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 기준 레벨(Vref)보다 높아지면, 프로그램 전압(Vpgm)이 목표 레벨에 도달하는 목표 시간(t2) 이전에 플로팅 단계가 종료될 수 있다. 기준 레벨(Vref)은 프로그램 전압(Vpgm)의 목표 레벨의 1/2에 해당되는 레벨보다 높고 목표 레벨보다 낮은 레벨로 설정될 수 있다.
즉, 워드 라인들(WL)에 인가되는 프로그램 전압(Vpgm)이 특정 레벨 이상 높아지면, 프리 프로그램 동작에 걸리는 시간을 단축하기 위하여 플로팅 단계에 걸리는 시간이 단축될 수 있다. 나머지 프리 프로그램 단계 및 디스차지 단계는 제1 실시 예의 프리 프로그램 단계 및 디스차지 단계와 동일하게 수행될 수 있다.
도 10은 본 발명의 제3 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 제3 실시 예에 따른 프리 프로그램 동작은 제1 실시 예에 따른 프리 프로그램 동작과 유사하게 수행될 수 있다. 다만, 제3 실시 예에 따른 프리 프로그램 동작에서는, 프리 프로그램 단계가 수행되는 t2-t3 구간에서 소스 선택 라인(SSL)에도 턴온 전압(Von)이 인가될 수 있다.
프리 프로그램 단계에서(t2-t3), 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 턴온 전압(Von)이 인가되면, 소스 선택 트랜지스터들(도 7a 또는 도 7b의 SST) 및 드레인 선택 트랜지스터들(도 7a 또는 도 7b의 DST)이 모두 턴온되므로, 비트 라인들(BL) 및 소스 라인(SL)에 인가된 프로그램 허용 전압이 채널들(CHs)에 전달될 수 있다. 이로 인해, 채널들(도 7a의 CHs)과 메모리 셀들(도 7a 또는 도 7b의 MC1~MCi) 사이에 전압차가 발생하고, 프로그램 전압(Vpgm)으로 인해 메모리 셀들(MC1~MCi)의 문턱전압이 높아질 수 있다.
플로팅 단계(t1-t2) 및 디스차지 단계(t3-t4)는 제1 실시 예와 동일하게 수행될 수 있다.
도 11a 및 도 11b는 본 발명의 제4 내지 제10 실시 예들이 적용되는 메모리 블록을 설명하기 위한 도면들이다.
도 11a를 참조하면, 메모리 블록은 소스 라인(SL)과 비트 라인들(BL1~BLn) 사이에 연결된 스트링들(ST)을 포함할 수 있다. 스트링들(ST) 각각은 소스 라인(SL)과 비트 라인들(BL1~BLn) 사이에서 서로 직렬로 연결된 소스 선택 트랜지스터(SST), 소스 더미 셀(source dummy cell; SDC), 제1 내지 제i 메모리 셀들(MC1~MCi), 드레인 더미 셀(drain dummy cell; DDC) 및 드레인 선택 트랜지스터(DST)를 포함할 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 더미 셀들(SDC)의 게이트들은 소스 더미 라인(SDL)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 드레인 더미 셀들(DDC)의 게이트들은 드레인 더미 라인(DDL)에 연결될 수 있다.
소스 더미 셀들(SDC) 및 드레인 더미 셀들(DDC)은 메모리 블록 내에서 제1 내지 제i 메모리 셀들(MC1~MCi)의 전기적 특성 저하를 방지하기 위하여 사용되는 셀일 수 있다. 예를 들면, 노말 프로그램 동작 시, 소스 더미 셀들(SDC) 및 드레인 더미 셀들(DDC)은 더미 데이터를 저장할 수 있다. 여기서, 노말 프로그램 동작은 제1 내지 제i 메모리 셀들(MC1~MCi)에 사용자 데이터를 저장하는 동작일 수 있다.
프리 프로그램 동작에서, 소스 더미 셀들(SDC) 및 드레인 더미 셀들(DDC)은 채널들(CHs)과 소스 선택 트랜지스터들(SST) 또는 드레인 선택 트랜지스터들(DST)을 전기적으로 연결 또는 차단하는 스위치로 사용될 수 있다. 예를 들면, 프리 프로그램 동작에서, 소스 더미 라인(SDL) 또는 드레인 더미 라인(DDL)에는 턴온 전압 또는 턴오프 전압이 인가될 수 있다.
도 11b를 참조하면, 스트링들(ST) 각각에 복수의 소스 선택 트랜지스터들(SST), 복수의 소스 더미 셀들(SDC), 복수의 드레인 더미 셀들(DDC) 및 복수의 드레인 선택 트랜지스터들(DST)이 포함될 수 있다. 예를 들면, 제1 메모리 셀들(MC1)과 복수의 소스 선택 트랜지스터들(SST) 사이에 복수의 소스 더미 셀들(SDC)이 연결될 수 있고, 복수의 소스 더미 셀들(SDC)과 소스 라인(SL) 사이에 복수의 소스 선택 트랜지스터들(SST)이 연결될 수 있다. 제i 메모리 셀들(MCi)과 복수의 드레인 선택 트랜지스터들(DST) 사이에 복수의 드레인 더미 셀들(DDC)이 연결될 수 있고, 복수의 드레인 더미 셀들(DDC)과 제1 내지 제n 비트 라인들(BL1~BLn) 사이에 복수의 드레인 선택 트랜지스터들(DST)이 연결될 수 있다. 따라서, 제1 워드 라인(WL1)과 소스 라인(SL) 사이에 복수의 소스 더미 라인들(SDL) 및 복수의 소스 선택 라인들(SSL)이 연결될 수 있고, 제i 워드 라인(WLi)과 제1 내지 제n 비트 라인들(BL1~BLn) 사이에 복수의 드레인 더미 라인들(DDL) 및 복수의 드레인 선택 라인들(DSL)이 연결될 수 있다. 복수의 소스 더미 라인들(SDL)에는 동일한 전압이 인가될 수 있고, 복수의 드레인 더미 라인들(DDL)에는 동일한 전압이 인가될 수 있다. 복수의 소스 더미 라인들(SDL)에 인가되는 전압은 복수의 드레인 더미 라인들(DDL)에 인가되는 전압과 다를 수 있다. 복수의 소스 선택 라인들(SSL)에는 동일한 전압이 인가될 수 있고, 복수의 드레인 선택 라인들(DSL)에는 동일한 전압이 인가될 수 있다. 복수의 소스 선택 라인들(SSL)에 인가되는 전압은 복수의 드레인 선택 라인들(DSL)에 인가되는 전압과 다를 수 있다.
도 11b에 도시된 제1 내지 제i 메모리 셀들(MC1~MCi) 및 제1 내지 제i 워드 라인들(WL1~WLi)의 구조는 도 11a에 도시된 구조와 동일하므로, 도 11a와 중복되는 설명은 생략된다.
도 11a 또는 도 11b에 도시된 메모리 블록의 프리 프로그램 동작의 제4 내지 제10 실시 예들을 도 12 내지 도 18을 참조하여 설명하면 다음과 같다.
도 12는 본 발명의 제4 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 프리 프로그램 동작은 플로팅 단계, 프리 프로그램 단계 및 디스차지 단계를 포함할 수 있다. 플로팅 단계, 프리 프로그램 단계 및 디스차지 단계는 순차적으로 수행될 수 있다. 플로팅 단계, 프리 프로그램 단계 및 디스차지 단계가 수행되는 동안(t1-t4), 비트 라인들(BL) 및 소스 라인(SL)에는 프로그램 허용 전압이 인가될 수 있다. 예를 들면, 프로그램 허용 전압은 0V 일 수 있다.
플로팅 단계는 t1-t2 구간에서 수행될 수 있다. 플로팅 단계에서는, 스트링들(도 11a 또는 도 11b의 ST)의 채널들(도 11a의 CHs)이 플로팅되도록 소스 선택 라인(SSL), 소스 더미 라인(SDL) 및 드레인 더미 라인(DDL)에 턴오프 전압(Voff)이 인가될 수 있다. 턴오프 전압(Voff)은 소스 선택 트랜지스터들(도 11a 또는 도 11b의 SST), 소스 더미 셀들(도 11a 또는 도 11b의 SDC) 및 드레인 더미 셀들(도 11a 또는 도 11b의 DDC)이 턴오프될 수 있는 전압으로 설정될 수 있다. 예를 들면, 턴오프 전압(Voff)은 0V일 수 있다.
워드 라인들(WL)에는 프로그램 전압(Vpgm)이 인가될 수 있다. 플로팅 단계에서, 드레인 선택 라인(DSL)에는 턴온 전압(Von)이 인가될 수 있다. 드레인 선택 라인(DSL)에 인가된 턴온 전압(Von)에 의해 드레인 선택 트랜지스터들(DST)이 턴온되더라도, 드레인 더미 셀들(DDC)이 턴오프되어 있으므로 비트 라인들(BL)과 채널들(CHs)이 전기적으로 서로 연결되지 않는다. 따라서, 스트링들(ST)의 채널들(CHs)이 플로팅될 수 있다. 플로팅 단계(t1-t2) 이전부터 드레인 더미 라인(DDL)에 턴오프 전압(Voff)이 인가되면, 드레인 선택 라인(DSL)에 턴온 전압(Von)이 인가되는 시점은 t1 보다 빠를 수도 있다.
스트링들(ST)의 채널들(CHs)이 플로팅된 상태에서 워드 라인들(WL)에 프로그램 전압(Vpgm)이 인가되면, 프로그램 전압(Vpgm)이 목표 레벨까지 높아지는데 걸리는 시간이 단축될 수 있다. 워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 높아지는 시간이 t2 라고 가정하면, t1-t2 구간에서 채널들(CHs)의 채널 전압(Vch)은 워드 라인들(WL)에 인가되는 프로그램 전압(Vpgm) 간 커플링(coupling)으로 인해 높아질 수 있다.
워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 도달하면(t2), 프리 프로그램 단계가 수행될 수 있다. 프리 프로그램 단계는 t2-t3 구간에서 수행될 수 있다. 프리 프로그램 단계가 시작되면, 드레인 더미 라인(DDL)에 턴온 전압(Von)이 인가될 수 있다. 턴온 전압(Von)은 드레인 더미 셀들(DDC)이 턴온될 수 있는 전압으로 설정될 수 있다. 예를 들면, 턴온 전압(Von)은 0V 보다 높은 양전압으로 설정될 수 있다.
드레인 더미 셀들(DDC) 및 드레인 선택 트랜지스터들(DST)이 턴온되면, 비트 라인들(BL)과 채널들(CHs)이 전기적으로 연결되므로, 비트 라인들(BL)에 인가된 프로그램 허용 전압이 채널들(CHs)에 전달될 수 있다. 따라서, 채널 전압(Vch)은 다시 낮아질 수 있다. 이로 인해, 채널들(CHs)과 메모리 셀들(도 11a 또는 도 11b의 MC1~MCi) 사이에 전압차가 발생하고, 프로그램 전압(Vpgm)으로 인해 메모리 셀들(MC1~MCi)의 문턱전압이 높아질 수 있다.
프리 프로그램 단계가 종료되면, 다음 동작을 위하여 디스차지 단계가 수행될 수 있다. 디스차지 단계는 t3-t4 구간에서 수행될 수 있다. 디스차지 단계에서는 선택된 메모리 블록에 연결된 라인들이 디스차지될 수 있다. 예를 들면, 디스차지되는 라인들의 전위는 0V까지 낮아질 수 있다. 디스차지 단계에서 채널들(CHs)을 초기화 또는 디스차지시키기 위하여, 소스 더미 라인(SDL) 및 소스 선택 라인(SSL)에 턴온 전압(Von)이 일정한 시간 동안 인가될 수도 있다.
도 13은 본 발명의 제5 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 13을 참조하면, 제5 실시 예에 따른 프리 프로그램 동작은 제4 실시 예에 따른 프리 프로그램 동작과 유사하게 수행될 수 있다. 다만, 제5 실시 예에 따른 프리 프로그램 동작에서는 플로팅 단계의 종료 시점(t2’)이 제1 실시 예에 따른 플로팅 단계의 종료 시점(t2)보다 빠를 수 있다.
제4 실시 예에 따른 프리 프로그램 동작(도 12 참조)에서는 워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 높아지면 플로팅 단계가 종료되었으나, 제5 실시 예에 따른 프리 프로그램 동작에서는 워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 높아지기 이전에 플로팅 단계가 종료될 수 있다. 예를 들면, 워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 기준 레벨(Vref)보다 높아지면, 프로그램 전압(Vpgm)이 목표 레벨에 도달하는 목표 시간(t2) 이전에 플로팅 단계가 종료될 수 있다. 기준 레벨(Vref)은 프로그램 전압(Vpgm)의 목표 레벨의 1/2에 해당되는 레벨보다 높고 목표 레벨보다 낮은 레벨로 설정될 수 있다.
즉, 워드 라인들(WL)에 인가되는 프로그램 전압(Vpgm)이 특정 레벨 이상 높아지면, 프리 프로그램 동작에 걸리는 시간을 단축하기 위하여 플로팅 단계에 걸리는 시간이 단축될 수 있다. 나머지 프리 프로그램 단계 및 디스차지 단계는 제4 실시 예의 프리 프로그램 단계 및 디스차지 단계와 동일하게 수행될 수 있다.
도 14는 본 발명의 제6 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 14를 참조하면, 제6 실시 예에 따른 프리 프로그램 동작의 일부 구간에서, 소스 선택 라인(SSL) 또는 소스 더미 라인(SDL)에 턴온 전압(Von)이 인가될 수 있다. 제6 실시 예에 따른 프리 프로그램 동작을 구체적으로 설명하면 다음과 같다.
플로팅 단계에서, 프로그램 전압(Vpgm)이 워드 라인들(WL)에 인가될 수 있다. 워드 라인들(WL)에 인가되는 프로그램 전압(Vpgm)의 목표 레벨까지 높아지는 동안, 소스 더미 라인(SDL) 및 드레인 더미 라인(DDL)에는 턴오프 전압(Voff)이 인가될 수 있고, 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에는 턴온 전압(Von)이 인가될 수 있다. 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 턴온 전압(Von)이 인가되어 소스 선택 트랜지스터들(도 11a 또는 도 11b의 SST) 및 드레인 선택 트랜지스터들(도 11a 또는 도 11b의 DST)이 턴온 되더라도, 소스 더미 셀들(도 11a 또는 도11b의 SDC) 및 드레인 더미 셀들(도 11a 또는 도 11b의 DDC)이 턴오프되어 있으므로, 채널들(도 11a의 CHs)은 플로팅될 수 있다.
스트링들(ST)의 채널들(CHs)이 플로팅된 상태에서 워드 라인들(WL)에 프로그램 전압(Vpgm)이 인가되므로, 프로그램 전압(Vpgm)이 목표 레벨까지 높아지는데 걸리는 시간이 단축될 수 있다. 워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 높아지는 시간을 t2 라고 가정하면, t1-t2 구간에서 채널들(CHs)의 채널 전압(Vch)은 워드 라인들(WL)에 인가되는 프로그램 전압(Vpgm) 간 커플링(coupling)으로 인해 높아질 수 있다.
워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 도달하면(t2), 프리 프로그램 단계가 수행될 수 있다. 프리 프로그램 단계는 t2-t3 구간에서 수행될 수 있다. 프리 프로그램 단계에서는, 드레인 더미 라인(DDL) 및 소스 더미 라인(SDL)에 턴온 전압(Von)이 인가될 수 있다. 턴온 전압(Von)은 드레인 더미 셀들(DDC) 및 소스 더미 셀들(SDC)이 턴온될 수 있는 전압으로 설정될 수 있다. 예를 들면, 턴온 전압(Von)은 0V 보다 높은 양전압으로 설정될 수 있다.
프리 프로그램 단계에서, 드레인 선택 트랜지스터들(DST), 드레인 더미 셀들(DDC), 소스 더미 셀들(SDC) 및 소스 선택 트랜지스터들(SST)이 턴온되므로, 비트 라인들(BL), 채널들(CHs) 및 소스 라인(SL)이 전기적으로 연결될 수 있다. 따라서, 채널들(CHs)의 채널 전압(Vch)은 0V로 낮아질 수 있다. 이로 인해, 채널들(CHs)과 메모리 셀들(도 11a 또는 도 11b의 MC1~MCi) 사이에 전압차가 발생하고, 프로그램 전압(Vpgm)으로 인해 메모리 셀들(MC1~MCi)의 문턱전압이 높아질 수 있다.
프리 프로그램 단계가 종료되면, 다음 동작을 위하여 디스차지 단계가 수행될 수 있다. 디스차지 단계는 t3-t4 구간에서 수행될 수 있다. 디스차지 단계에서는 선택된 메모리 블록에 연결된 라인들(BL, DSL, DDL, WL, SDL, SSL, SL)이 디스차지될 수 있다. 예를 들면, 디스차지되는 라인들의 전위는 0V까지 낮아질 수 있다.
도 15는 본 발명의 제7 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 15를 참조하면, 제7 실시 예에 따른 플로팅 단계에서는, 드레인 선택 라인(DSL) 및 드레인 더미 라인(DDL)에 턴오프 전압(Voff)이 인가될 수 있다. 제7 실시 예에 따른 프리 프로그램 동작을 구체적으로 설명하면 다음과 같다.
플로팅 단계는 t1-t2 구간에서 수행될 수 있다. 플로팅 단계에서, 프로그램 전압(Vpgm)이 워드 라인들(WL)에 인가될 수 있다. 워드 라인들(WL)에 인가되는 프로그램 전압(Vpgm)의 목표 레벨까지 높아지는 동안, 드레인 선택 라인(DSL), 드레인 더미 라인(DDL), 소스 더미 라인(SDL) 및 소스 선택 라인(SSL)에 턴오프 전압(Voff)이 인가될 수 있다. 이로 인해, 드레인 선택 트랜지스터들(도 11a 또는 도 11b의 DST), 드레인 더미 셀들(도 11a 또는 도 11b의 DDC), 소스 더미 셀들(도 11a 또는 도 11b의 SDC) 및 소스 선택 트랜지스터들(도 11a 또는 도 11b의 SST)이 턴오프되므로, 채널들(도 11a 또는 도 11b의 CHs)은 플로팅될 수 있다.
채널들(CHs)이 플로팅된 상태에서 워드 라인들(WL)에 프로그램 전압(Vpgm)이 인가되므로, 프로그램 전압(Vpgm)이 목표 레벨까지 높아지는데 걸리는 시간이 단축될 수 있다. 워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 높아지는 시간이 t2 라고 가정하면, t1-t2 구간에서 채널들(CHs)의 채널 전압(Vch)은 워드 라인들(WL)에 인가되는 프로그램 전압(Vpgm) 간 커플링(coupling)으로 인해 높아질 수 있다.
워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 도달하면(t2), 프리 프로그램 단계가 수행될 수 있다. 프리 프로그램 단계는 t2-t3 구간에서 수행될 수 있다. 프리 프로그램 단계에서는, 드레인 선택 라인(DSL) 및 드레인 더미 라인(DDL)에 턴온 전압(Von)이 인가될 수 있다. 턴온 전압(Von)은 드레인 선택 트랜지스터들(DST) 및 드레인 더미 셀들(DDC)이 턴온될 수 있는 전압으로 설정될 수 있다. 예를 들면, 턴온 전압(Von)은 0V 보다 높은 양전압으로 설정될 수 있다.
프리 프로그램 단계에서, 드레인 선택 트랜지스터들(DST) 및 드레인 더미 셀들(DDC)이 턴온되므로, 비트 라인들(BL) 및 채널들(CHs)이 전기적으로 연결될 수 있다. 따라서, 채널들(CHs)의 채널 전압(Vch)은 0V로 낮아질 수 있다. 이로 인해, 채널들(CHs)과 메모리 셀들(도 11a 또는 도 11b의 MC1~MCi) 사이에 전압차가 발생하고, 프로그램 전압(Vpgm)으로 인해 메모리 셀들(MC1~MCi)의 문턱전압이 높아질 수 있다.
프리 프로그램 단계가 종료되면, 다음 동작을 위하여 디스차지 단계가 수행될 수 있다. 디스차지 단계는 t3-t4 구간에서 수행될 수 있다. 디스차지 단계에서는 선택된 메모리 블록에 연결된 라인들(BL, DSL, DDL, WL, SDL, SSL, SL)이 디스차지될 수 있다. 예를 들면, 디스차지되는 라인들의 전위는 0V까지 낮아질 수 있다.
도 16은 본 발명의 제8 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 16을 참조하면, 제8 실시 예에 따른 프리 프로그램 동작은 제7 실시 예에 따른 프리 프로그램 동작과 유사하게 수행될 수 있다. 다만, 제8 실시 예에 따른 프리 프로그램 동작의 프리 프로그램 단계에서, 소스 더미 라인(SDL) 및 소스 선택 라인(SSL)에 턴온 전압(Von)이 인가될 수 있다. 즉, 프리 프로그램 단계에서, 드레인 선택 트랜지스터들(DST), 드레인 더미 셀들(DDC), 소스 더미 셀들(SDC) 및 소스 선택 트랜지스터들(SST)이 턴온되므로, 비트 라인들(BL), 채널들(CHs) 및 소스 라인(SL)이 전기적으로 연결될 수 있다. 따라서, 채널들(CHs)의 채널 전압(Vch)은 0V로 낮아질 수 있다. 이로 인해, 채널들(CHs)과 메모리 셀들(도 11a 또는 도 11b의 MC1~MCi) 사이에 전압차가 발생하고, 프로그램 전압(Vpgm)으로 인해 메모리 셀들(MC1~MCi)의 문턱전압이 높아질 수 있다.
제8 실시 예에 따른 프리 프로그램 동작의 플로팅 단계 및 디스차지 단계는 제7 실시 예의 플로팅 단계 및 디스차지 단계와 동일하게 수행되므로, 중복되는 단계들의 설명은 생략한다.
도 17은 본 발명의 제9 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 17을 참조하면, 제9 실시 예에 따른 프리 프로그램 동작의 플로팅 단계에서는, 드레인 선택 라인(DSL)에 턴오프 전압(Voff)이 인가되고, 드레인 더미 라인(DDL)에는 턴온 전압(Von)이 인가될 수 있다. 제9 실시 예에 따른 프리 프로그램 동작을 구체적으로 설명하면 다음과 같다.
플로팅 단계, 프리 프로그램 단계 및 디스차지 단계가 수행되는 동안, 비트 라인들(BL) 및 소스 라인(SL)에는 프로그램 허용 전압이 인가되고, 소스 더미 라인(SDL) 및 소스 선택 라인(SSL)에는 턴오프 전압(Voff)이 인가될 수 있다. 예를 들면, 프로그램 허용 전압 및 턴오프 전압은 0V 일 수 있다.
플로팅 단계는 t1-t2 구간에서 수행될 수 있다. 플로팅 단계에서, 프로그램 전압(Vpgm)이 워드 라인들(WL)에 인가될 수 있다. 워드 라인들(WL)에 인가되는 프로그램 전압(Vpgm)의 목표 레벨까지 높아지는 동안, 스트링들(도 11a 또는 도 11b의 ST)의 채널들(도 11a의 CHs)이 플로팅되도록 소스 선택 라인(SSL), 소스 더미 라인(SDL) 및 드레인 선택 라인(DSL)에 턴오프 전압(Voff)이 인가될 수 있다. 턴오프 전압(Voff)은 소스 선택 트랜지스터들(도 11a 또는 도 11b의 SST), 소스 더미 셀들(도 11a 또는 도 11b의 SDC) 및 드레인 선택 트랜지스터들(도 11a 또는 도 11b의 DST)이 턴오프될 수 있는 전압으로 설정될 수 있다. 예를 들면, 턴오프 전압(Voff)은 0V일 수 있다.
드레인 선택 트랜지스터들(DST)이 턴오프되어 있으므로, 드레인 더미 라인(DDL)에는 턴온 전압(Von)이 인가될 수 있다. 드레인 더미 라인(DDL)에 인가된 턴온 전압(Von)에 의해 드레인 더미 셀들(DDC)이 턴온되더라도, 드레인 선택 트랜지스터들(DST)이 턴오프되어 있으므로, 비트 라인들(BL)과 채널들(CHs)이 전기적으로 서로 연결되지 않는다. 따라서, 스트링들(ST)의 채널들(CHs)이 플로팅될 수 있다. 플로팅 단계(t1-t2) 이전부터 드레인 선택 라인(DSL)에 턴오프 전압(Voff)이 인가되면, 드레인 더미 라인(DDL)에 턴온 전압(Von)이 인가되는 시점은 t1 보다 빠를 수도 있다.
채널들(도 11a 또는 도 11b의 CHs)이 플로팅된 상태에서 워드 라인들(WL)에 프로그램 전압(Vpgm)이 인가되면, 프로그램 전압(Vpgm)이 목표 레벨까지 높아지는데 걸리는 시간이 단축될 수 있다. 워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 높아지는 시간이 t2 라고 가정하면, t1-t2 구간에서 채널들(CHs)의 채널 전압(Vch)은 워드 라인들(WL)에 인가되는 프로그램 전압(Vpgm) 간 커플링(coupling)으로 인해 높아질 수 있다.
워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 도달하면(t2), 프리 프로그램 단계가 수행될 수 있다. 프리 프로그램 단계는 t2-t3 구간에서 수행될 수 있다. 프리 프로그램 단계가 시작되면, 드레인 선택 라인(DSL)에 턴온 전압(Von)이 인가될 수 있다. 턴온 전압(Von)은 드레인 선택 트랜지스터들(DST)이 턴온될 수 있는 전압으로 설정될 수 있다. 예를 들면, 턴온 전압(Von)은 0V 보다 높은 양전압으로 설정될 수 있다.
드레인 더미 셀들(DDC) 및 드레인 선택 트랜지스터들(DST)이 턴온되면, 비트 라인들(BL)과 채널들(CHs)이 전기적으로 연결되므로, 비트 라인들(BL)에 인가된 프로그램 허용 전압이 채널들(CHs)에 전달될 수 있다. 따라서, 채널 전압(Vch)은 다시 낮아질 수 있다. 이로 인해, 채널들(CHs)과 메모리 셀들(도 11a 또는 도 11b의 MC1~MCi) 사이에 전압차가 발생하고, 프로그램 전압(Vpgm)으로 인해 메모리 셀들(MC1~MCi)의 문턱전압이 높아질 수 있다.
프리 프로그램 단계가 종료되면, 다음 동작을 위하여 디스차지 단계가 수행될 수 있다. 디스차지 단계는 t3-t4 구간에서 수행될 수 있다. 디스차지 단계에서는 선택된 메모리 블록에 연결된 라인들이 디스차지될 수 있다. 예를 들면, 디스차지되는 라인들의 전위는 0V까지 낮아질 수 있다. 디스차지 단계에서 채널들(CHs)을 초기화 또는 디스차지시키기 위하여, 소스 더미 라인(SDL) 및 소스 선택 라인(SSL)에 턴온 전압(Von)이 일정한 시간 동안 인가될 수도 있다.
도 18은 본 발명의 제10 실시 예에 따른 프리 프로그램 동작을 설명하기 위한 도면이다.
도 18을 참조하면, 제10 실시 예에 따른 프리 프로그램 동작은 제9 실시 예에 따른 프리 프로그램 동작과 유사하게 수행될 수 있다. 다만, 제10 실시 예에 따른 프리 프로그램 동작의 일부 구간에서, 소스 선택 라인(SSL) 또는 소스 더미 라인(SDL)에 턴온 전압(Von)이 인가될 수 있다. 제10 실시 예에 따른 프리 프로그램 동작을 구체적으로 설명하면 다음과 같다.
플로팅 단계, 프리 프로그램 단계 및 디스차지 단계가 수행되는 동안, 비트 라인들(BL) 및 소스 라인(SL)에는 프로그램 허용 전압이 인가될 수 있다. 예를 들면, 프로그램 허용 전압은 0V 일 수 있다.
플로팅 단계는 t1-t2 구간에서 수행될 수 있다. 플로팅 단계에서, 프로그램 전압(Vpgm)이 워드 라인들(WL)에 인가될 수 있다. 워드 라인들(WL)에 인가되는 프로그램 전압(Vpgm)의 목표 레벨까지 높아지는 동안, 스트링들(도 11a 또는 도 11b의 ST)의 채널들(도 11a의 CHs)이 플로팅되도록 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 턴오프 전압(Voff)이 인가될 수 있다. 턴오프 전압(Voff)은 소스 선택 트랜지스터들(도 11a 또는 도 11b의 SST) 및 드레인 선택 트랜지스터들(도 11a 또는 도 11b의 DST)이 턴오프될 수 있는 전압으로 설정될 수 있다. 예를 들면, 턴오프 전압(Voff)은 0V일 수 있다.
소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 턴오프되어 있으므로, 소스 더미 라인(SDL) 및 드레인 더미 라인(DDL)에는 턴온 전압(Von)이 인가될 수 있다. 소스 더미 라인(SDL) 및 드레인 더미 라인(DDL)에 인가된 턴온 전압(Von)에 의해, 소스 더미 셀들(SDC) 및 드레인 더미 셀들(DDC)이 턴온되더라도, 소스 선택 트랜지스터들(SST) 및 드레인 선택 트랜지스터들(DST)이 턴오프되어 있으므로, 비트 라인들(BL), 채널들(CHs) 및 소스 라인(SL)은 전기적으로 서로 연결되지 않는다. 따라서, 스트링들(ST)의 채널들(CHs)이 플로팅될 수 있다. 플로팅 단계(t1-t2) 이전부터 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 턴오프 전압(Voff)이 인가되면, 소스 더미 라인(SDL) 및 드레인 더미 라인(DDL)에 턴온 전압(Von)이 인가되는 시점은 t1 보다 빠를 수도 있다.
채널들(도 11a 또는 도 11b의 CHs)이 플로팅된 상태에서 워드 라인들(WL)에 프로그램 전압(Vpgm)이 인가되면, 프로그램 전압(Vpgm)이 목표 레벨까지 높아지는데 걸리는 시간이 단축될 수 있다. 워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 높아지는 시간이 t2 라고 가정하면, t1-t2 구간에서 채널들(CHs)의 채널 전압(Vch)은 워드 라인들(WL)에 인가되는 프로그램 전압(Vpgm) 간 커플링(coupling)으로 인해 높아질 수 있다.
워드 라인들(WL)에 인가된 프로그램 전압(Vpgm)이 목표 레벨까지 도달하면(t2), 프리 프로그램 단계가 수행될 수 있다. 프리 프로그램 단계는 t2-t3 구간에서 수행될 수 있다. 프리 프로그램 단계가 시작되면, 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 턴온 전압(Von)이 인가될 수 있다. 턴온 전압(Von)은 드레인 선택 트랜지스터들(DST)이 턴온될 수 있는 전압으로 설정될 수 있다. 예를 들면, 턴온 전압(Von)은 0V 보다 높은 양전압으로 설정될 수 있다.
프리 프로그램 단계에서, 드레인 선택 트랜지스터들(DST), 드레인 더미 셀들(DDC), 소스 더미 셀들(SDC) 및 소스 선택 트랜지스터들(SST)이 턴온되므로, 비트 라인들(BL), 채널들(CHs) 및 소스 라인(SL)이 전기적으로 서로 연결될 수 있다. 따라서, 채널들(CHs)의 채널 전압(Vch)은 0V로 낮아질 수 있다. 이로 인해, 채널들(CHs)과 메모리 셀들(도 11a 또는 도 11b의 MC1~MCi) 사이에 전압차가 발생하고, 프로그램 전압(Vpgm)으로 인해 메모리 셀들(MC1~MCi)의 문턱전압이 높아질 수 있다.
제10 실시 예에 따른 프리 프로그램 동작의 디스차지 단계는 제9 실시 예의 디스차지 단계와 동일하게 수행되므로, 중복되는 단계의 설명은 생략한다.
상술한 실시 예들 외에도, 플로팅 단계에서 워드 라인들(WL)에 프로그램 전압(Vpgm)이 인가되는 동안, 채널들(CHs)이 플로팅되도록 드레인 선택 라인(DSL), 드레인 더미 라인(DDL), 소스 더미 라인(SDL) 및 소스 선택 라인(SSL)에 턴온 전압(Von) 또는 턴오프 전압(Voff)을 인가하는 다양한 방법들이 수행될 수 있다.
도 19는 본 발명의 실시 예에 따른 메모리 장치가 적용된 메모리 카드 시스템을 보여주는 도면이다.
도 19를 참조하면, 메모리 카드 시스템(3000)은 컨트롤러(3100), 메모리 장치(3200), 및 커넥터(3300)를 포함한다.
컨트롤러(3100)는 메모리 장치(3200)와 연결된다. 컨트롤러(3100)는 메모리 장치(3200)를 접속(access)하도록 구성된다. 예를 들어, 컨트롤러(3100)는 메모리 장치(3200)의 프로그램, 리드 또는 소거 동작을 제어하거나, 배경(background) 동작을 제어하도록 구성될 수 있다. 컨트롤러(3100)는 메모리 장치(3200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(3100)는 메모리 장치(3200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 예를 들면, 컨트롤러(3100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
컨트롤러(3100)는 커넥터(3300)를 통해 외부 장치와 통신할 수 있다. 컨트롤러(3100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 컨트롤러(3100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(3300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
메모리 장치(3200)는 메모리 셀들을 포함할 수 있으며, 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다. 따라서, 메모리 장치(3200)는 상술한 제1 내지 제10 실시 예들에 따른 프리 프로그램 동작을 수행하도록 구성될 수 있다.
컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(3100) 및 메모리 장치(3200)는 하나의 반도체 장치로 집적되어 PC 메모리 카드(PCMCIA, personal computer memory card), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 20은 본 발명의 실시 예에 따른 메모리 장치가 적용된 SSD(Solid State Drive) 시스템을 보여주는 도면이다.
도 20을 참조하면, SSD 시스템(4000)은 호스트(4100) 및 SSD(4200)를 포함한다. SSD(4200)는 신호 커넥터(4001)를 통해 호스트(4100)와 신호(SIG)를 주고 받고, 전원 커넥터(4002)를 통해 전원(PWR)을 입력 받는다. SSD(4200)는 컨트롤러(4210), 복수의 메모리 장치들(4221~422n), 보조 전원 장치(4230), 및 버퍼 메모리(4240)를 포함한다.
컨트롤러(4210)는 호스트(4100)로부터 수신된 신호에 응답하여 복수의 메모리 장치들(4221~422n)을 제어할 수 있다. 예시적으로, 신호는 호스트(4100) 및 SSD(4200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embedded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer system interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
복수의 메모리 장치들(4221~422n)은 데이터를 저장할 수 있는 셀들을 포함할 수 있다. 복수의 메모리 장치들(4221~422n) 각각은 도 1에 도시된 메모리 장치(100)와 동일하게 구성될 수 있다. 따라서, 복수의 메모리 장치들(4221~422n) 각각은 상술한 제1 내지 제10 실시 예들에 따른 프리 프로그램 동작을 수행하도록 구성될 수 있다.
보조 전원 장치(4230)는 전원 커넥터(4002)를 통해 호스트(4100)와 연결된다. 보조 전원 장치(4230)는 호스트(4100)로부터 전원 전압을 입력 받고, 충전할 수 있다. 보조 전원 장치(4230)는 호스트(4100)로부터의 전원 공급이 원활하지 않을 경우, SSD(4200)의 전원 전압을 제공할 수 있다. 예시적으로, 보조 전원 장치(4230)는 SSD(4200) 내에 위치할 수도 있고, SSD(4200) 외부에 위치할 수도 있다. 예를 들면, 보조 전원 장치(4230)는 메인 보드에 위치하며, SSD(4200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(4240)는 SSD(4200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(4240)는 호스트(4100)로부터 수신된 데이터 또는 복수의 메모리 장치들(4221~422n)로부터 수신된 데이터를 임시 저장하거나, 메모리 장치들(4221~422n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(4240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
100: 메모리 장치 110: 메모리 셀 어레이
120: 로우 디코더 130: 전압 생성 회로
140: 소스 라인 드라이버 150: 컨트롤 회로
160: 페이지 버퍼 그룹 170: 컬럼 디코더
180: 입출력 회로 DSL: 드레인 선택 라인
DDL: 드레인 더미 라인 SSL: 소스 선택 라인
SDL: 소스 더미 라인 DST: 드레인 선택 트랜지스터
DDC: 드레인 더미 셀 SST: 소스 선택 트랜지스터
SDC: 소스 더미 셀

Claims (28)

  1. 소스 라인 및 비트 라인 사이에 연결된 제1 선택 트랜지스터, 메모리 셀들 및 제2 선택 트랜지스터; 및
    상기 메모리 셀들에 프리 프로그램 동작을 수행한 후, 상기 메모리 셀들을 소거하는 소거 동작을 수행하도록 구성된 주변 회로를 포함하고,
    상기 주변 회로는,
    상기 프리 프로그램 동작 시, 상기 메모리 셀들 사이의 채널을 플로팅시킨 상태에서 상기 메모리 셀들에 연결된 워드 라인들에 프로그램 전압을 인가하도록 구성되는 메모리 장치.
  2. 제1항에 있어서, 상기 주변 회로는,
    상기 메모리 셀들 사이의 채널을 플로팅시키기 위하여,
    상기 제1 및 제2 선택 트랜지스터들을 턴오프시키는 메모리 장치.
  3. 제1항에 있어서, 상기 주변 회로는,
    상기 워드 라인들에 인가된 상기 프로그램 전압이 목표 레벨까지 높아지면,
    상기 비트 라인에 프로그램 허용 전압을 인가하고,
    상기 제1 및 제2 선택 트랜지스터들 중 상기 비트 라인에 인접한 트랜지스터를 턴온시키는 메모리 장치.
  4. 제3항에 있어서,
    상기 목표 레벨은 상기 메모리 셀들의 문턱전압들이 높아지도록 설정되는 메모리 장치.
  5. 제1항에 있어서, 상기 주변 회로는,
    상기 워드 라인들에 인가된 상기 프로그램 전압이 목표 레벨까지 높아지기 이전에,
    상기 비트 라인에 프로그램 허용 전압을 인가하고,
    상기 제1 및 제2 선택 트랜지스터들 중 상기 비트 라인에 인접한 트랜지스터를 턴온시키는 메모리 장치.
  6. 제1항에 있어서, 상기 주변 회로는,
    상기 워드 라인들에 인가된 상기 프로그램 전압이 목표 레벨까지 높아지면,
    상기 소스 라인 및 상기 비트 라인에 프로그램 허용 전압을 인가하고,
    상기 제1 및 제2 선택 트랜지스터들을 턴온시키는 메모리 장치.
  7. 제1항에 있어서, 상기 주변 회로는,
    상기 워드 라인들에 상기 프로그램 전압이 일정 시간 인가된 후,
    상기 제1 선택 트랜지스터에 연결된 제1 선택 라인, 상기 제2 선택 트랜지스터에 연결된 제2 선택 라인 및 상기 워드 라인들을 디스차지하는 메모리 장치.
  8. 제1항에 있어서, 상기 주변 회로는,
    상기 워드 라인들에 상기 프로그램 전압이 일정 시간 인가된 후,
    상기 메모리 셀들 사이의 상기 채널을 초기화시키는 메모리 장치.
  9. 제1항에 있어서,
    상기 제1 선택 트랜지스터 및 상기 메모리 셀들 사이에 연결된 제1 더미 셀; 및
    상기 제2 선택 트랜지스터 및 상기 메모리 셀들 사이에 연결된 제2 더미 셀을 더 포함하는 메모리 장치.
  10. 제9항에 있어서, 상기 주변 회로는,
    상기 메모리 셀들 사이의 채널을 플로팅시키기 위하여,
    상기 제1 및 제2 더미 셀들을 턴오프시키고,
    상기 제1 또는 제2 선택 트랜지스터를 턴온시키는 메모리 장치.
  11. 제10항에 있어서, 상기 주변 회로는,
    상기 워드 라인들에 인가된 상기 프로그램 전압이 목표 레벨까지 높아지면,
    상기 비트 라인에 프로그램 허용 전압을 인가하고,
    상기 제1 및 제2 선택 트랜지스터들 중 상기 비트 라인에 인접한 트랜지스터를 턴온시키는 메모리 장치.
  12. 제10항에 있어서, 상기 주변 회로는,
    상기 워드 라인들에 인가된 상기 프로그램 전압이 목표 레벨까지 높아지기 이전에,
    상기 비트 라인에 프로그램 허용 전압을 인가하고,
    상기 제1 및 제2 선택 트랜지스터들 중 상기 비트 라인에 인접한 트랜지스터를 턴온시키는 메모리 장치.
  13. 제9항에 있어서, 상기 주변 회로는,
    상기 메모리 셀들 사이의 채널을 플로팅시키기 위하여,
    상기 제1 및 제2 더미 셀들을 턴오프시키고,
    상기 제1 및 제2 선택 트랜지스터들을 턴온시키는 메모리 장치.
  14. 소스 라인 및 비트 라인 사이에 연결된 제1 선택 트랜지스터, 메모리 셀들 및 제2 선택 트랜지스터 중에서, 상기 메모리 셀들에 프리 프로그램 동작을 수행하는 단계; 및
    상기 프리 프로그램 동작이 수행된 상기 메모리 셀들을 소거하기 위한 소거 동작을 수행하는 단계를 포함하고,
    상기 프리 프로그램 동작은,
    상기 메모리 셀들에 연결된 워드 라인들에 프로그램 전압을 인가하는 단계;
    상기 워드라인들에 상기 프로그램 전압이 인가되는 일부 구간에서 상기 메모리 셀들 사이의 채널을 플로팅 시키는 단계; 및
    상기 채널이 일정 시간 동안 플로팅 되면, 상기 제1 선택 트랜지스터 및 제2 선택 트랜지스터 중 적어도 하나를 턴온 시키는 단계를 포함하는 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 프리 프로그램 동작이 수행되는 동안, 상기 비트 라인 및 상기 소스 라인에는 프로그램 허용 전압이 인가되는 메모리 장치의 동작 방법.
  16. 제15항에 있어서,
    상기 프로그램 허용 전압은 0V인 메모리 장치의 동작 방법.
  17. 제14항에 있어서,
    상기 프로그램 전압을 인가하는 단계 및 상기 채널을 플로팅시키는 단계에서,
    상기 제1 및 제2 선택 트랜지스터들은 턴오프되는 메모리 장치의 동작 방법.
  18. 제14항에 있어서,
    상기 워드 라인들에 인가된 상기 프로그램 전압이 목표 레벨까지 높아지면, 상기 제1 선택 트랜지스터 및 제2 선택 트랜지스터 중 적어도 하나를 턴온 시키는 단계가 수행되는 메모리 장치의 동작 방법.
  19. 제18항에 있어서,
    상기 제1 선택 트랜지스터 및 제2 선택 트랜지스터 중 적어도 하나를 턴온 시키는 단계에서, 상기 제1 및 제2 선택 트랜지스터들 중 상기 비트 라인에 인접한 트랜지스터가 턴온되고, 상기 소스 라인에 인접한 트랜지스터는 턴오프되는 메모리 장치의 동작 방법.
  20. 제18항에 있어서,
    상기 제1 선택 트랜지스터 및 제2 선택 트랜지스터 중 적어도 하나를 턴온 시키는 단계에서, 상기 제1 및 제2 선택 트랜지스터들이 동시에 턴온되는 메모리 장치의 동작 방법.
  21. 제14항에 있어서,
    상기 워드 라인들에 인가된 상기 프로그램 전압이 목표 레벨까지 높아지기 이전에, 상기 제1 선택 트랜지스터 및 제2 선택 트랜지스터 중 적어도 하나를 턴온 시키는 단계가 수행되는 메모리 장치의 동작 방법.
  22. 제21항에 있어서,
    상기 제1 선택 트랜지스터 및 제2 선택 트랜지스터 중 적어도 하나를 턴온 시키는 단계에서, 상기 제1 및 제2 선택 트랜지스터들 중 상기 비트 라인에 인접한 트랜지스터가 턴온되고, 상기 소스 라인에 인접한 트랜지스터는 턴오프되는 메모리 장치의 동작 방법.
  23. 제14항에 있어서,
    상기 제1 선택 트랜지스터 및 제2 선택 트랜지스터 중 적어도 하나를 턴온 시키는 단계 이후에, 상기 제1 선택 트랜지스터에 연결된 제1 선택 라인, 상기 제2 선택 트랜지스터에 연결된 제2 선택 라인 및 상기 워드 라인들을 디스차지하는 단계가 수행되는 메모리 장치의 동작 방법.
  24. 제14항에 있어서,
    상기 제1 선택 트랜지스터 및 제2 선택 트랜지스터 중 적어도 하나를 턴온 시키는 단계 이후에, 상기 메모리 셀들 사이의 상기 채널을 초기화하는 단계가 수행되는 메모리 장치의 동작 방법.
  25. 제14항에 있어서,
    상기 제1 선택 트랜지스터 및 상기 메모리 셀들 사이에 제1 더미 셀이 연결되고, 상기 제2 선택 트랜지스터 및 상기 메모리 셀들 사이에 제2 더미 셀이 연결되면,
    상기 채널을 플로팅시키는 단계에서,
    상기 제1 및 제2 더미 셀들은 턴오프되고,
    상기 제1 또는 제2 선택 트랜지스터는 턴온되는 메모리 장치의 동작 방법.
  26. 제25항에 있어서,
    상기 워드 라인들에 인가된 상기 프로그램 전압이 목표 레벨까지 높아지면,
    상기 제1 및 제2 선택 트랜지스터들 중 상기 비트 라인에 인접한 트랜지스터가 턴온되고, 상기 소스 라인에 인접한 트랜지스터는 턴오프되는 메모리 장치의 동작 방법.
  27. 제25항에 있어서,
    상기 워드 라인들에 인가된 상기 프로그램 전압이 목표 레벨까지 높아지기 이전에,
    상기 제1 및 제2 선택 트랜지스터들 중 상기 비트 라인에 인접한 트랜지스터가 턴온되고, 상기 소스 라인에 인접한 트랜지스터는 턴오프되는 메모리 장치의 동작 방법.
  28. 제14항에 있어서,
    상기 제1 선택 트랜지스터 및 상기 메모리 셀들 사이에 제1 더미 셀이 연결되고, 상기 제2 선택 트랜지스터 및 상기 메모리 셀들 사이에 제2 더미 셀이 연결되면,
    상기 채널을 플로팅시키는 단계에서,
    상기 제1 및 제2 더미 셀들과 상기 제1 및 제2 선택 트랜지스터들은 턴온되는 메모리 장치의 동작 방법.
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