CN117497028A - 存储器设备和该存储器设备的操作方法 - Google Patents

存储器设备和该存储器设备的操作方法 Download PDF

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Abstract

提供了存储器设备和该存储器设备的操作方法。存储器设备包括：连接在源极线与位线之间的第一选择晶体管、多个存储器单元和第二选择晶体管；以及外围电路，其用于对该多个存储器单元执行预编程操作并且然后对该多个存储器单元执行擦除操作。在预编程操作中，外围电路被配置为将编程电压施加到字线，该字线连接到与已经浮置的通道相对应的该多个存储器单元。

Description

存储器设备和该存储器设备的操作方法
相关申请的交叉引用
本申请要求于2022年8月1日在韩国知识产权局提交的韩国专利申请号10-2022-0095395的优先权，该申请的全部公开内容通过引用并入本文。
技术领域
本公开总体上涉及存储器设备和该存储器设备的操作方法，并且更具体地，涉及具有三维结构的存储器设备和该存储器设备的操作方法。
背景技术
存储器设备可以包括在其中存储数据的存储器单元阵列和被配置为执行编程、读取或擦除操作的外围电路。
存储器单元阵列可以包括多个存储器块，并且该多个存储器块中的每个存储器块可以包括多个存储器单元。
外围电路可以包括：控制电路，其用于响应于从外部控制器传输的命令而控制存储器设备的总体操作；以及电路，其被配置为在控制电路的控制下执行编程、预编程、读取或擦除操作。
存储器设备可以被配置为响应于从控制器输出的命令而执行编程、读取或擦除操作。擦除操作是擦除包括在被选择的存储器块中的所有存储器单元的操作。擦除操作可以独立地执行，或者可以在执行被选择的存储器块的编程操作之前执行。
当过度执行被选择的存储器块的擦除操作时，执行后续编程操作所花费的时间可能增加。因此，在执行擦除操作之前，可以执行用于增加包括在被选择的存储器块中的存储器单元的阈值电压的预编程操作。该预编程操作是在擦除操作中执行的操作，以便缩短执行待执行的后续编程操作所花费的时间，并且因此，应当缩短执行预编程操作所花费的时间。
发明内容
依照本公开的一个方面，提供一种存储器设备，该存储器设备包括：连接在源极线与位线之间的第一选择晶体管、多个存储器单元和第二选择晶体管；以及外围电路，其被配置为对该多个存储器单元执行预编程操作并且然后对该多个存储器单元执行擦除操作，其中在预编程操作中，外围电路被配置为将编程电压施加到字线，该字线连接到与已经浮置的通道相对应的该多个存储器单元。
依照本公开的另一方面，提供一种操作存储器设备的方法，该方法包括：对多个存储器单元执行预编程操作，该多个存储器单元与第一选择晶体管和第二选择晶体管一起连接在源极线与位线之间；以及执行擦除操作，该擦除操作擦除对其执行预编程操作的该多个存储器单元，其中预编程操作包括：将编程电压施加到与该多个存储器单元连接的多个字线；在其中编程电压被施加到字线的时段中的部分时段中，使对应于存储器单元的通道浮置；以及当通道已经浮置达某一时间时，接通第一选择晶体管和第二选择晶体管中的至少一者。
附图说明
现在将在下文中参考附图更充分地描述示例实施例；然而，它们可以以不同的形式体现，并且不应被解释为限于本文中阐述的实施例。相反，提供这些实施例使得本公开将是透彻的并且完整的，并且将示例实施例的范围充分传达给本领域技术人员。
在附图中，为了图示的清楚性，尺寸可以被夸大。将理解，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者还可以存在一个或多个中间元件。类似的附图标记始终指代类似的元件。
图1是图示依照本公开的一个实施例的存储器设备的图。
图2是图示存储器单元阵列和外围电路的布置的图。
图3是图示存储器块的图。
图4是图示包括在存储器设备中的串的结构的视图。
图5和图6是图示预编程操作的图。
图7A和图7B是图示存储器块的图，本公开的第一至第三实施例被应用到该存储器块。
图8是图示依照本公开的第一实施例的预编程操作的图。
图9是图示依照本公开的第二实施例的预编程操作的图。
图10是图示依照本公开的第三实施例的预编程操作的图。
图11A和图11B是图示存储器块的图，本公开的第四至第十实施例被应用到该存储器块。
图12是图示依照本公开的第四实施例的预编程操作的图。
图13是图示依照本公开的第五实施例的预编程操作的图。
图14是图示依照本公开的第六实施例的预编程操作的图。
图15是图示依照本公开的第七实施例的预编程操作的图。
图16是图示依照本公开的第八实施例的预编程操作的图。
图17是图示依照本公开的第九实施例的预编程操作的图。
图18是图示依照本公开的第十实施例的预编程操作的图。
图19是图示依照本公开的一个实施例的存储器卡系统的图，存储器设备被应用到该存储器卡系统。
图20是图示依照本公开的一个实施例的固态驱动器(SSD)系统的图，存储器设备被应用到该SSD系统。
具体实现方式
本文中公开的特定结构和功能描述仅仅是说明性的，以用于描述根据本公开的构思的实施例的目的。根据本公开的构思的附加实施例可以以各种形式实现。因此，本公开不应被解释为限于本文中阐述的实施例。
在下文中，将理解，虽然术语“第一”、“第二”等在本文中可以用于描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一个元件区分开。
实施例提供存储器设备和该存储器设备的操作方法，该存储器设备和该存储器设备的操作方法可以缩短执行存储器设备的预编程操作所花费的时间。
图1是图示依照本公开的一个实施例的存储器设备的图。
参考图1，存储器设备100可以包括存储器单元阵列110和外围电路190。
存储器单元阵列110可以包括在其中存储数据的存储器单元。在一个实施例中，存储器单元阵列110可以包括三维存储器单元阵列。根据编程方式，存储器单元可以存储一位数据或者两位或更多位的多位数据。存储器单元可以构成存储器单元串。例如，存储器单元串中的每个存储器单元串可以连接在位线BL与源极线之间。
外围电路190可以被配置为执行用于将数据存储在存储器单元阵列110中的编程操作、用于输出存储在存储器单元阵列110中的数据的读取操作和用于擦除存储在存储器单元阵列110中的数据的擦除操作。外围电路190可以包括行解码器120、电压生成电路130、源极线驱动器140、控制电路150、页缓冲器组160、列解码器170和输入/输出电路180。
行解码器120可以通过漏极选择线DSL、字线WL和源极选择线SSL连接到存储器单元阵列110。行解码器120可以响应于行地址RADD将操作电压Vop传送到漏极选择线DSL、字线WL和源极选择线SSL。当虚设线连接到存储器单元阵列110时，行解码器120可以响应于行地址RADD将操作电压Vop传送到虚设线。
电压生成电路130可以响应于操作信号OP_S而生成用于编程操作、读取操作或擦除操作的各种操作电压Vop。例如，电压生成电路130可以响应于操作信号OP_S而生成具有各种电平的操作电压Vop，并且可以响应于操作信号OP_S而根据操作电压Vop中的每个操作电压的供应时间来输出操作电压Vop。操作电压Vop可以包括编程电压、接通电压、关断电压、接地电压、读取电压等。编程电压可以是在编程操作中施加到被选择的字线的电压，并且可以用于增加存储器单元的阈值电压。接通电压可以是用于接通连接到漏极选择线DSL的漏极选择晶体管或连接到源极选择线SSL的源极选择晶体管的电压，并且可以具有正电压。关断电压可以是用于关断漏极选择晶体管或源极选择晶体管的电压，并且可以具有接地电压或0V。读取电压可以是在读取操作中施加到被选择的字线的电压，并且可以根据存储在存储器单元中的逻辑页数据而被设置为具有各种电平。
响应于源极线控制信号SL_S，源极线驱动器140可以将从其供应的源极电压Vs1传输到与存储器单元阵列110连接的源极线或使源极线浮置。源极电压Vs1可以是接地电压或0V、高于0V的正电压或低于0V的负电压。在擦除操作中，源极线驱动器140可以向源极线传输擦除电压。擦除电压可以是用于降低存储器单元的阈值电压的电压，并且可以被设置为正电压。
响应于命令CMD和地址ADD，控制电路150可以输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S以及列地址CADD。例如，当擦除命令被输入到控制电路150时，控制电路150可以控制包括在外围电路190中的电路，使得在被选择的存储器块中执行预编程操作之后执行擦除操作，或者控制电路150可以控制包括在外围电路190中的电路，使得在被选择的存储器块中执行擦除操作之后执行编程操作。
页缓冲器组160可以包括通过位线BL连接到存储器单元阵列110的多个页缓冲器。响应于页缓冲器控制信号PB_S，页缓冲器可以临时存储通过多个位线BL接收到的数据DATA。页缓冲器可以在读取操作中感测多个位线BL的电压或电流。
响应于列地址CADD，列解码器170可以将从输入/输出电路180输入的数据DATA传输到页缓冲器组160，或者将存储在页缓冲器组160中的数据DATA传输到输入/输出电路180。列解码器170可以通过列线CLL与输入/输出电路180交换数据DATA。列解码器170可以通过数据线DTL与页缓冲器组160交换数据DATA。
输入/输出电路180可以将从存储器设备100的外部设备(例如，控制器)传送的命令CMD和地址ADD传送到控制电路150。输入/输出电路180可以在编程操作中接收从外部设备传送的数据，并且在读取操作中将从被选择的存储器单元读取的数据输出到外部设备。
图2是图示存储器单元阵列和外围电路的布置的图。
参考图2，存储器设备100可以包括外围电路190和存储器单元阵列110。外围电路190可以被放置在衬底上方，并且存储器单元阵列110可以被放置在外围电路190上方。存储器单元阵列110可以包括第一存储器块BLK1至第j存储器块BLKj。多个位线BL可以被放置在第一存储器块BLK1至第j存储器块BLKj上方。
多个位线BL可以被布置为在X方向上彼此间隔开并且沿Y方向延伸。第一存储器块BLK1至第j存储器块BLKj可以被布置为在Y方向上彼此间隔开。第一存储器块BLK1至第j存储器块BLKj可以彼此相同地配置，并且因此，作为一个示例，下面将详细描述第一存储器块BLK1。
图3是图示存储器块的图。
参考图3，第一存储器块BLK1可以包括连接在第一位线BL1至第n位线BLn与源极线SL之间的串ST。第一位线BL1至第n位线BLn可以沿Y方向延伸，并且可以被布置为沿X方向彼此间隔开。因此，串ST也可以被布置为沿X和Y方向彼此间隔开。例如，串ST可以被布置在第一位线BL1与源极线SL之间，并且串ST可以被布置在第二位线BL2与源极线SL之间。以这种方式，串ST可以被布置在第n位线BLn与源极线SL之间。线ST可以沿Z方向延伸。
作为一个示例，将描述在连接到第n位线BLn的串ST当中的任何一个串ST。串ST可以包括源极选择晶体管SST、第一存储器单元MC1至第i存储器单元MCi和漏极选择晶体管DST。图3中所示的第一存储器块BLK1表示图示存储器块的结构的图，并且因此，可以根据存储器设备来改变包括在串ST中的源极选择晶体管SST、第一存储器单元MC1至第i存储器单元MCi和漏极选择晶体管DST的数目。
包括在不同串中的源极选择晶体管SST的栅极可以连接到第一源极选择线SSL1或第二源极选择线SSL2，包括在不同串中的第一存储器单元MC1至第i存储器单元MCi的栅极可以连接到第一字线WL1至第i字线WLi，并且包括在不同串中的漏极选择晶体管DST的栅极可以连接到第一漏极选择线DSL1至第四漏极选择线DSL4中的任何一个漏极选择线。
将更详细地描述连接到第一存储器块BLK1的线。沿X方向布置的源极选择晶体管SST可以连接到相同源极选择线，并且沿Y方向布置的源极选择晶体管SST可以连接到彼此隔离的源极选择线。例如，在Y方向上布置的源极选择晶体管SST中的一些源极选择晶体管SST可以连接到第一源极选择线SSL1，并且其他源极选择晶体管SST可以连接到第二源极选择线SSL2。第二源极选择线SSL2是与第一源极选择线SSL1隔离的线。因此，施加到第一源极选择线SSL1的电压可以不同于施加到第二源极选择线SSL2的电压。
在第一存储器单元MC1至第i存储器单元MCi当中的形成在相同层中的存储器单元可以连接到相同字线。例如，包括在不同串ST中的第一存储器单元MC1可以共同连接到第一字线WL1，并且包括在不同串ST中的第i存储器单元MCi可以共同连接到第i字线WLi。包括在不同串ST中并且连接到相同字线的一组存储器单元成为页PG。可以以页PG为单位执行编程和读取操作，并且可以以存储器块为单位执行预编程和擦除操作。以存储器块为单位执行的操作可以在包括在被选择的存储器块中的所有页中执行。
在Y方向上布置的漏极选择晶体管DST可以连接到彼此隔离的第一漏极选择线DSL1至第四漏极选择线DSL4。具体地，沿X方向布置的漏极选择晶体管DST可以连接到相同漏极选择线，并且沿Y方向布置的漏极选择晶体管DST可以连接到彼此隔离的第一漏极选择线DSL1至第四漏极选择线DSL4。第一漏极选择线DSL1至第四漏极选择线DSL4可以彼此隔离，并且因此可以将不同电压施加到第一漏极选择线DSL1至第四漏极选择线DSL4。
图4是图示包括在存储器设备中的串的结构的视图。
参考图4，源极线SL可以形成在下部结构UDS上，并且堆叠结构STK可以形成在源极线SL上。下部结构UDS可以是衬底或外围电路。源极线SL可以由导电材料形成。例如，源极线SL可以由多晶硅形成。堆叠结构STK可以包括栅极线和形成在栅极线之间的绝缘层ISL。栅极线可以包括源极选择线SSL、第一字线WL1至第i字线WLi以及漏极选择线DSL。栅极线可以由导电材料形成。例如，栅极线可由诸如钨(W)、钼(Mo)、钴(Co)或镍(Ni)的导电材料或诸如硅(Si)或多晶硅(Poly-Si)的半导体材料形成。此外，栅极线可以由各种金属材料形成。绝缘层ISL可以由氧化物层或氧化硅层形成。例如，在栅极线当中的邻近源极线SL的线可以成为源极选择线SSL，堆叠在源极选择线SSL上方的栅极线中的一些栅极线可以成为第一字线WL1至第i字线WLi，并且形成在第i字线WLi上方的栅极线可以成为漏极选择线DSL。
串ST可以被配置有穿入堆叠结构STK的单元塞CPL。单元塞CPL可以包括阻挡层BK、电荷俘获层CT、隧道绝缘层TX、通道层CH、芯柱CP和覆盖层CAP。阻挡层BX可以形成为穿入堆叠结构STK的柱形形状，并且可以由氧化物层或氧化硅层形成。电荷俘获层CT可以沿阻挡层BX的内壁形成为柱形形状，并且可以由氮化物层形成。隧道绝缘层TX可以沿电荷俘获层CT的内壁形成为柱形形状，并且可以由氧化物层或氧化硅层形成。通道层CH可以沿隧道绝缘层TX的内壁形成为柱形形状，并且可以由多晶硅形成。芯柱CP可以形成为填充通道层CH的柱形的柱形状，并且可以由诸如氧化物层或氧化硅层的绝缘材料形成。覆盖层CAP可以在芯柱CP的顶部上形成为柱形的柱形状，并且可以由导电材料形成。当覆盖层CAP形成在芯柱CP的顶部上时，芯柱CP的顶表面的高度可以形成为低于通道层CH的顶表面的高度，并且覆盖层CAP可以形成在由通道层CH包围的芯柱CP的上部区域中。
位线接触部BC和位线BL可以形成在单元塞CPL的顶部上。例如，位线接触部BC可以由导电材料形成并且可以与包括在单元塞CPL中的通道层CH接触。位线BL可以形成在位线接触部BC的顶部上并且可以由导电材料形成。
图5和图6是图示预编程操作的图。
参考图5和图6，可以在执行擦除操作S52之前执行预编程操作S51。例如，当擦除命令被输入到控制电路(图1中所示的150)时，控制电路150可以控制外围电路(图1中所示的190)，使得顺序地执行被选择的存储器块的预编程操作S51和擦除操作S52。在输入擦除命令之前，存储器单元可以已经被编程到各种状态。因此，预编程操作S51可以是在执行擦除操作S52之前增加存储器单元的阈值电压的操作，以防止存储器单元的擦除操作被过度地或不足地执行。
例如，在以其中将3位数据存储在一个存储器单元中的三级单元方式被编程的存储器单元的情况下，存储器单元可以根据阈值电压而具有擦除状态ER或在第一编程状态P1至第七编程状态P7当中的任何一个状态。当在执行擦除操作S52之前执行预编程操作S51时，可以增加对应于擦除状态ER和第一编程状态P1至第七编程状态P7的阈值电压。可以将预编程操作S51中的编程电压一次施加到连接到被选择的存储器块的所有字线，并且可以在施加编程电压之后省略验证操作。可以改变施加编程电压的次数。在预编程操作S51中使用的编程电压可以被设置为编程电压当中的最高电压。然而，编程电压可以根据预编程操作S51的设置而被设置为各种电平。在预编程操作S51中，随着存储器单元的阈值电压变得更低，阈值电压的波动水平可能增加。
当预编程操作S51结束时，可以执行被选择的存储器块的擦除操作S52。擦除操作S52可以是将包括在被选择的存储器块中的所有存储器单元的状态改变为擦除状态ER的操作。可以将擦除电压施加到被选择的存储器块的源极线或位线，并且可以将接地电压施加到被选择的存储器块的所有字线。由于预编程操作S51，在存储器单元的阈值电压当与先前状态相比时增加的情况下，可以擦除存储器单元，并且因此，可以防止其中擦除状态ER的阈值电压被过度地或不足地降低的现象。
图7A和图7B是图示存储器块的图，本公开的第一至第三实施例被应用到该存储器块。
参考图7A，存储器块可以包括连接在源极线SL与位线BL1至BLn之间的串ST。串ST中的每个串ST可以包括在源极线SL与位线BL1至BLn之间彼此串联连接的：源极选择晶体管SST、第一存储器单元MC1至第i存储器单元MCi和漏极选择晶体管DST。包括在不同串ST中的源极选择晶体管的栅极可以连接到源极选择线SSL。包括在不同串ST中的第一存储器单元MC1至第i存储器单元MCi的栅极可以连接到第一字线WL1至第i字线WLi。包括在不同串ST中的漏极选择晶体管DST的栅极可以连接到漏极选择线DSL。
在预编程操作中，可以将编程电压Vpgm施加到第一字线WL1至第i字线WLi，并且可以将编程允许电压施加到第一位线BL1至第n位线BLn和源极线SL。可以将编程允许电压设置为低于编程电压Vpgm的电压，使得可以增加第一存储器单元MC1至第i存储器单元MCi的阈值电压。例如，编程允许电压可以是0V。当在通过第一位线BL1至第n位线BLn和源极线SL将0V的编程允许电压供应到串ST的通道CHs之后将编程电压Vpgm施加到第一字线WL1至第i字线WLi时，施加到第一字线WL1至第i字线WLi的编程电压Vpgm增加到目标电平的时间可以由于通道CHs的低电压而增加。为了防止时间的增加，在该实施例中，当串ST的对应通道CHs已经浮置时，编程电压Vpgm可以被施加到第一字线WL1至第i字线WLi。
参考图7B，多个源极选择晶体管SST和多个漏极选择晶体管DST可以被包括在串ST中的每个串ST中。例如，多个源极选择晶体管SST可以连接在第一存储器单元MC1与源极线SL之间，并且多个漏极选择晶体管DST可以连接在第i存储器单元MC1与第一位线BL1至第n位线BLn之间。因此，多个源极选择线SSL可以连接在第一字线WL1与源极线SL之间，并且多个漏极选择线DSL可以连接在第i字线WLi与第一位线BL1至第n位线BLn之间。可以将相同电压施加到多个源极选择线SSL，并且可以将相同电压施加到多个漏极选择线DSL。施加到源极选择线SSL的电压可以不同于施加到多个漏极选择线DSL的电压。
第一存储器单元MC1至第i存储器单元MCi和第一字线WL1至第i字线WLi的结构可以与图7A中所示的结构相同，并且因此将省略对与图7A中所示的部分重叠的部分的描述。
如下将参考图8至图10描述图7A或图7B中所示的存储器块的预编程的第一至第三实施例。
图8是图示依照本公开的第一实施例的预编程操作的图。
参考图8，预编程操作可以包括浮置阶段、预编程阶段和放电阶段。浮置阶段、预编程阶段和放电阶段可以顺序地执行。当正在执行浮置阶段、预编程阶段和放电阶段(t1到t4)的同时，编程允许电压可以被施加到位线BL和源极线SL。例如，编程允许电压可以是0V。
浮置阶段可以在时段t1到t2中执行。在浮置阶段中，关断电压Voff可以被施加到源极选择线SSL和漏极选择线DSL，并且编程电压Vpgm可以被施加到字线WL，使得串(图7A或图7B中所示的ST)的通道(图7A中所示的CHs)浮置。关断电压Voff可以被设置为源极选择晶体管(图7A或图7B中所示的SST)和漏极选择晶体管(图7A或图7B中所示的DST)可以被关断的电压。例如，关断电压Voff可以是0V。
当源极选择晶体管SST和漏极选择晶体管DST被关断时，串ST的通道CHs可以浮置。因此，施加到位线BL和源极线SL的编程允许电压不被传送到串ST的通道CHs。当编程电压Vpgm被施加到字线WL时，可以缩短编程电压Vpgm增加到目标电平所花费的时间。当假设施加到字线WL的编程电压Vpgm增加到目标电平所花费的时间为t2时，时段t1到t2中的通道CHs的通道电压Vch可以由于通道电压Vch与施加到字线WL的编程电压Vpgm之间的耦合而增加。
当施加到字线WL的编程电压Vpgm到达目标电平(t2)时，可以执行预编程阶段。预编程阶段可以在时段t2到t3中执行。当预编程阶段开始时，接通电压Von可以被施加到漏极选择线DSL。接通电压Von可以被设置为漏极选择晶体管DST可以被接通的电压。例如，接通电压Von可以被设置为高于0V的正电压。
当漏极选择晶体管DST被接通时，位线BL和通道CHs可以彼此电连接，并且因此，施加到位线BL的编程允许电压可以被传送到通道CHs。因此，可以再次降低通道电压Vch。因而，在通道CHs与存储器单元(图7A或图7B中所示的MC1至MCi)之间可以出现电压差，并且存储器单元MC1至MCi的阈值电压可以由于编程电压Vpgm而增加。
当预编程阶段结束时，出于后续操作的目的，可以执行放电阶段。放电阶段可以在时段t3到t4中执行。在放电阶段中，可以使连接到被选择的存储器块的线放电。例如，被放电的线的电位可以降低到0V。为了在放电阶段中初始化通道CHs或使通道CHs放电，接通电压Von可以被施加到源极选择线SSL达恒定时间。
图9是图示依照本公开的第二实施例的预编程操作的图。
参考图9，可以与依照本公开的第一实施例的预编程操作类似地执行依照本公开的第二实施例的预编程操作。然而，在依照本公开的第二实施例的预编程操作中，浮置阶段的结束时间t2'可以早于依照本公开的第一实施例的浮置阶段的结束时间t2。
在依照本公开的第一实施例的预编程操作中(参见图8)，当施加到字线WL的编程电压Vpgm被增加到目标电平时，可以结束浮置阶段。另一方面，在依照本公开的第二实施例的预编程操作中，可以在施加到字线WL的编程电压Vpgm被增加到目标电平之前结束浮置阶段。例如，当施加到字线WL的编程电压Vpgm变得高于参考电平Vref时，可以在目标时间t2之前结束浮置阶段，在目标时间t2处，编程电压Vpgm到达目标电平。参考电平Vref可以被设置为比对应于目标电平的1/2的电平高的电平，并且可以低于目标电平。
也就是说，当施加到字线WL的编程电压Vpgm被增加到特定电平或更高时，可以缩短执行浮置阶段所花费的时间，以便缩短执行预编程操作所花费的时间。依照本公开的第二实施例的预编程阶段和放电阶段可以与依照本公开的第一实施例的预编程阶段和放电阶段相同地执行。
图10是图示依照本公开的第三实施例的预编程操作的图。
参考图10，可以与依照本公开的第一实施例的预编程操作类似地执行依照本公开的第三实施例的预编程操作。然而，在依照本公开的第三实施例的预编程操作中，甚至可以在其中执行预编程阶段的时段t2到t3中将接通电压Von施加到源极选择线SSL。
在预编程阶段(t2到t3)中，当向源极选择线SSL和漏极选择线DSL施加接通电压Von时，源极选择晶体管(图7A或图7B中所示的SST)和漏极选择晶体管(图7A或图7B中所示的DST)两者都被接通，并且因此，施加到位线BL和源极线SL的编程允许电压可以被传送到通道CHs。因而，在通道(图7A中所示的CHs)与存储器单元(图7A或图7B中所示的MC1至MCi)之间出现电压差，并且存储器单元MC1至MCi的阈值电压可以由于编程电压Vpgm而增加。
浮置阶段(t1到t2)和放电阶段(t3到t4)可以与依照本公开的第一实施例的浮置阶段和放电阶段相同地执行。
图11A和图11B是图示存储器块的图，本公开的第四至第十实施例被应用到该存储器块。
参考图11A，存储器块可以包括连接在源极线SL与位线BL1至BLn之间的串ST。串ST中的每个串ST可以包括在源极线SL与位线BL1至BLn之间彼此串联连接的：源极选择晶体管SST、源极虚设单元SDC、第一存储器单元MC1至第i存储器单元MCi、漏极虚设单元DDC和漏极选择晶体管DST。包括在不同串ST中的源极虚设单元SDC的栅极可以连接到源极虚设线SDL。包括在不同串ST中的漏极虚设单元DDC的栅极可以连接到漏极虚设线DDL。
源极虚设单元SDC和漏极虚设单元DDC可以是用于防止存储器块中的第一存储器单元MC1至第i存储器单元MCi的电特性劣化的单元。例如，在正常编程操作中，源极虚设单元SDC和漏极虚设单元DDC可以存储虚设数据。正常编程操作可以是在第一存储器单元MC1至第i存储器单元MCi中存储用户数据的操作。
在预编程操作中，源极虚设单元SDC和漏极虚设单元DDC可以是将源极选择晶体管SST或漏极选择晶体管DST电连接到通道CHs或从通道CHs电阻挡源极选择晶体管SST或漏极选择晶体管DST的开关。例如，在预编程操作中，接通电压或关断电压可以被施加到源极虚设线SDL或漏极虚设线DDL。
参考图11B，多个源极选择晶体管SST、多个源极虚设单元SDC、多个漏极虚设单元DDC和多个漏极选择晶体管DST可以被包括在串ST中的每个串ST中。例如，多个源极虚设单元SDC可以连接在第一存储器单元MC1与多个源极选择晶体管SST之间，并且多个源极选择晶体管SST可以连接在多个源极虚设单元SDC与源极线SL之间。多个漏极虚设单元DDC可以连接在第i存储器单元MCi与多个漏极选择晶体管DST之间，并且多个漏极选择晶体管DST可以连接在多个漏极虚设单元DDC与第一位线BL1至第n位线BLn之间。因此，多个源极虚设线SDL和多个源极选择线SSL可以连接在第一字线WL1与源极线SL之间，并且多个漏极虚设线DDL和多个漏极选择线DSL可以连接在第i字线WLi与第一位线BL1至第n位线BLn之间。可以将相同电压施加到多个源极虚设线SDL，并且可以将相同电压施加到多个漏极虚设线DDL。施加到多个源极虚设线SDL的电压可以不同于施加到多个漏极虚设线DDL的电压。可以将相同电压施加到多个源极选择线SSL，并且可以将相同电压施加到多个漏极选择线DSL。施加到多个源极选择线SSL的电压可以不同于施加到多个漏极选择线DSL的电压。
图11B中所示的第一存储器单元MC1至第i存储器单元MCi和第一字线WL1至第i字线WLi的结构与图11A中所示的结构相同，并且因此，将省略对与图11A中所示的部分重叠的部分的描述。
如下将参考图12至图18描述图11A或图11B中所示的存储器块的预编程的第四至第十实施例。
图12是图示依照本公开的第四实施例的预编程操作的图。
参考图12，预编程操作可以包括浮置阶段、预编程阶段和放电阶段。浮置阶段、预编程阶段和放电阶段可以顺序地执行。当正在执行浮置阶段、预编程阶段和放电阶段(t1到t4)的同时，编程允许电压可以被施加到位线BL和源极线SL。例如，编程允许电压可以是0V。
浮置阶段可以在时段t1到t2中执行。在浮置阶段中，关断电压Voff可以被施加到源极选择线SSL、源极虚设线SDL和漏极虚设线DDL，使得串(图11A或图11B中所示的ST)的通道(图11A中所示的CHs)浮置。关断电压Voff可以被设置为源极选择晶体管(图11A或图11B中所示的SST)、源极虚设单元(图11A或图11B中所示的SDC)和漏极虚设单元(图11A或图11B中所示的DDC)可以被关断的电压。例如，关断电压Voff可以是0V。
编程电压Vpgm可以被施加到字线WL。在浮置阶段中，接通电压Von可以被施加到漏极选择线DSL。虽然漏极选择晶体管DST由施加到漏极选择线DSL的接通电压Von接通，但是漏极虚设单元DDC可以被关断，并且因此，位线BL和通道CHs可以不彼此电连接。因此，串ST的通道CHs可以浮置。当从浮置阶段(t1到t2)之前关断电压Voff被施加到漏极虚设线DDL时，接通电压Von被施加到漏极选择线DSL的时间可以早于t1。
当编程电压Vpgm被施加到与已经浮置的通道CHs相对应的串ST的字线WL时，可以缩短编程电压Vpgm增加到目标电平所花费的时间。当假设施加到字线WL的编程电压Vpgm增加到目标电平所花费的时间为t2时，时段t1到t2中的通道CHs的通道电压Vch可以由于通道电压Vch与施加到字线WL的编程电压Vpgm之间的耦合而增加。
当施加到字线WL的编程电压Vpgm到达目标电平(t2)时，可以执行预编程阶段。预编程阶段可以在时段t2到t3中执行。当预编程阶段开始时，接通电压Von可以被施加到漏极虚设线DDL。接通电压Von可以被设置为漏极虚设单元DDC可以被接通的电压。例如，接通电压Von可以被设置为高于0V的正电压。
当漏极虚设单元DDC和漏极选择晶体管DST被接通时，位线BL和通道CHs可以彼此电连接，并且因此，施加到位线BL的编程允许电压可以被传送到通道CHs。因此，可以降低通道电压Vch。因而，在通道CHs与存储器单元(图11A或图11B中所示的MC1至MCi)之间可以出现电压差，并且存储器单元MC1至MCi的阈值电压可以由于编程电压Vpgm而增加。
当预编程阶段结束时，出于接下来的操作的目的，可以执行放电阶段。放电阶段可以在时段t3到t4中执行。在放电阶段中，可以使连接到被选择的存储器块的线放电。例如，被放电的线的电位可以降低到0V。为了在放电阶段中初始化通道CHs或使通道CHs放电，接通电压Von可以被施加到源极虚设线SDL和源极选择线SSL达恒定时间。
图13是图示依照本公开的第五实施例的预编程操作的图。
参考图13，可以与依照本公开的第四实施例的预编程操作类似地执行依照本公开的第五实施例的预编程操作。然而，在依照本公开的第五实施例的预编程操作中，浮置阶段的结束时间t2'可以早于依照本公开的第四实施例的浮置阶段的结束时间t2。
在依照本公开的第四实施例的预编程操作(参见图12)中，当施加到字线WL的编程电压Vpgm被增加到目标电平时，可以结束浮置阶段。另一方面，在依照本公开的第五实施例的预编程操作中，可以在施加到字线WL的编程电压Vpgm被增加到目标电平之前结束浮置阶段。例如，当施加到字线WL的编程电压Vpgm变得高于参考电平Vref时，可以在目标时间t2之前结束浮置阶段，在目标时间t2处，编程电压Vpgm到达目标电平。参考电平Vref可以被设置为比对应于目标电平的1/2的电平高并且比目标电平低的电平。
也就是说，当施加到字线WL的编程电压Vpgm被增加到特定电平或更高时，可以缩短执行浮置阶段所花费的时间，以便缩短执行预编程操作所花费的时间。可以与依照本公开的第四实施例的预编程阶段和放电阶段相同地执行依照本公开的第五实施例的预编程阶段和放电阶段。
图14是图示依照本公开的第六实施例的预编程操作的图。
参考图14，在依照本公开的第六实施例的预编程操作的部分时段中，接通电压Von可以被施加到源极选择线SSL或源极虚设线SDL。如下将详细描述依照本公开的第六实施例的预编程操作。
在浮置阶段中，编程电压Vpgm可以被施加到字线WL。当施加到字线WL的编程电压Vpgm正在被增加到目标电平的同时，关断电压Voff可以被施加到源极虚设线SDL和漏极虚设线DDL，并且接通电压Von可以被施加到源极选择线SSL和漏极选择线DSL。虽然在接通电压Von被施加到源极选择线SSL和漏极选择线DSL时源极选择晶体管(图11A或图11B中所示的SST)和漏极选择晶体管(图11A或图11B中所示的DST)被接通，但是源极虚设单元(图11A或图11B中所示的SDC)和漏极虚设单元(图11A或图11B中所示的DDC)可以被关断，并且因此，通道(图11A中所示的CHs)可以浮置。
由于编程电压Vpgm被施加到与已经浮置的通道CHs相对应的串ST的字线WL，所以可以缩短编程电压Vpgm增加到目标电平所花费的时间。当假设施加到字线WL的编程电压Vpgm增加到目标电平所花费的时间为t2时，时段t1到t2中的通道CHs的通道电压Vch可以由于通道电压Vch与施加到字线WL的编程电压Vpgm之间的耦合而增加。
当施加到字线WL的编程电压Vpgm到达目标电平(t2)时，可以执行预编程阶段。预编程阶段可以在时段t2到t3中执行。当预编程阶段开始时，接通电压Von可以被施加到漏极虚设线DDL和源极虚设线SDL。接通电压Von可以被设置为漏极虚设单元DDC和源极虚设单元SDC可以被接通的电压。例如，接通电压Von可以被设置为高于0V的正电压。
在预编程阶段中，漏极选择晶体管DST、漏极虚设单元DDC、源极虚设单元SDC和源极选择晶体管SST被接通，并且因此，位线BL、通道CHs和源极线SL可以彼此电连接。因此，通道CHs的通道电压Vch可以降低到0V。因而，在通道CHs与存储器单元(图11A或图11B中所示的MC1至MCi)之间可以出现电压差，并且存储器单元MC1至MCi的阈值电压可以由于编程电压Vpgm而增加。
当预编程阶段结束时，出于接下来的操作的目的，可以执行放电阶段。放电阶段可以在时段t3到t4中执行。在放电阶段中，连接到被选择的存储器块的线BL、DSL、DDL、WL、SDL、SSL和SL可以被放电。例如，被放电的线的电位可以降低到0V。
图15是图示依照本公开的第七实施例的预编程操作的图。
参考图15，在依照本公开的第七实施例的预编程操作的浮置阶段中，关断电压Voff可以被施加到漏极选择线DSL和漏极虚设线DDL。如下将详细描述依照本公开的第七实施例的预编程操作。
浮置阶段可以在时段t1到t2中执行。在浮置阶段中，编程电压Vpgm可以被施加到字线WL。当施加到字线WL的编程电压Vpgm正在被增加到目标电平的同时，关断电压Voff可以被施加到漏极选择线DSL、漏极虚设线DDL、源极虚设线SDL和源极选择线SSL。因此，漏极选择晶体管(图11A或图11B中所示的DST)、漏极虚设单元(图11A或图11B中所示的DDC)、源极虚设单元(图11A或图11B中所示的SDC)和源极选择晶体管(图11A或图11B中所示的SST)可以被关断，并且因此，通道(图11A或图11B中所示的CHs)可以浮置。
由于编程电压Vpgm被施加到与已经浮置的通道CHs相对应的字线WL，所以可以缩短编程电压Vpgm增加到目标电平所花费的时间。当假设施加到字线WL的编程电压Vpgm增加到目标电平所花费的时间为t2时，时段t1到t2中的通道CHs的通道电压Vch可以由于通道电压Vch与施加到字线WL的编程电压Vpgm之间的耦合而增加。
当施加到字线WL的编程电压Vpgm到达目标电平(t2)时，可以执行预编程阶段。预编程阶段可以在时段t2到t3中执行。在预编程阶段中，接通电压Von可以被施加到漏极选择线DSL和漏极虚设线DDL。接通电压Von可以被设置为漏极选择晶体管DST和漏极虚设单元DDC可以被接通的电压。例如，接通电压Von可以被设置为高于0V的正电压。
在预编程阶段中，漏极选择晶体管DST和漏极虚设单元DDC可以被接通，并且因此，位线BL和通道CHs可以彼此电连接。因此，通道CHs的通道电压Vch可以降低到0V。因而，在通道CHs与存储器单元(图11A或图11B中所示的MC1至MCi)之间可以出现电压差，并且存储器单元MC1至MCi的阈值电压可以由于编程电压Vpgm而增加。
当预编程阶段结束时，出于后续操作的目的，可以执行放电阶段。放电阶段可以在时段t3到t4中执行。在放电阶段中，连接到被选择的存储器块的线BL、DSL、DDL、WL、SDL、SSL和SL可以被放电。例如，被放电的线的电位可以降低到0V。
图16是图示依照本公开的第八实施例的预编程操作的图。
参考图16，可以与依照本公开的第七实施例的预编程操作类似地执行依照本公开的第八实施例的预编程操作。然而，在依照本公开的第八实施例的预编程操作的预编程阶段中，接通电压Von可以被施加到源极虚设线SDL和源极选择线SSL。也就是说，在预编程阶段中，漏极选择晶体管DST、漏极虚设单元DDC、源极虚设单元SDC和源极选择晶体管SST可以被接通，并且因此，位线BL、通道CHs和源极线SL可以彼此电连接。因此，通道CHs的通道电压Vch可以降低到0V。因而，在通道CHs与存储器单元(图11A或图11B中所示的MC1至MCi)之间可以出现电压差，并且存储器单元MC1至MCi的阈值电压可以由于编程电压Vpgm而增加。
依照本公开的第八实施例的预编程操作的浮置阶段和放电阶段可以与依照本公开的第七实施例的预编程操作的浮置阶段和放电阶段相同地执行，并且因此，将省略对与依照本公开的第七实施例的预编程操作的阶段重叠的阶段的描述。
图17是图示依照本公开的第九实施例的预编程操作的图。
参考图17，在依照本公开的第九实施例的预编程操作的浮置阶段中，关断电压Voff可以被施加到漏极选择线DSL，并且接通电压Von可以被施加到漏极虚设线DDL。如下将详细描述依照本公开的第九实施例的预编程操作。
当正在执行浮置阶段、预编程阶段和放电阶段的同时，编程允许电压可以被施加到位线BL和源极线SL，并且关断电压Voff可以被施加到源极虚设线SDL和源极选择线SSL。例如，编程允许电压和关断电压中的每一者可以是0V。
浮置阶段可以在时段t1到t2中执行。在浮置阶段中，编程电压Vpgm可以被施加到字线WL。当施加到字线WL的编程电压Vpgm正在被增加到目标电平的同时，关断电压Voff可以被施加到源极选择线SSL、源极虚设线DSL和漏极选择线DSL，使得串(图11A或图11B中所示的ST)的通道(图11A中所示的CHs)浮置。关断电压Voff可以被设置为源极选择晶体管(图11A或图11B中所示的SST)、源极虚设单元(图11A或图11B中所示的SDC)和漏极选择晶体管(图11A或图11B中所示的DST)可以被关断的电压。例如，关断电压Voff可以是0V。
由于漏极选择晶体管DST被关断，所以接通电压Von可以被施加到漏极虚设线DDL。虽然漏极虚设单元DDC由施加到漏极虚设线DDL的接通电压Von接通，但是漏极选择晶体管DST可以被关断，并且因此，位线BL和通道CHs可以不彼此电连接。因此，串ST的通道CHs可以浮置。当从浮置阶段(t1到t2)之前关断电压Voff被施加到漏极选择线DSL时，接通电压被施加到漏极虚设线DDL的时间可以早于t1。
当编程电压Vpgm被施加到与已经浮置的通道(图11A或图11B中所示的CHs)相对应的字线WL时，可以缩短编程电压Vpgm增加到目标电平所花费的时间。当假设施加到字线WL的编程电压Vpgm增加到目标电平所花费的时间为t2时，时段t1到t2中的通道CHs的通道电压Vch可以由于通道电压Vch与施加到字线WL的编程电压Vpgm之间的耦合而增加。
当施加到字线WL的编程电压Vpgm到达目标电平(t2)时，可以执行预编程阶段。预编程阶段可以在时段t2到t3中执行。当预编程阶段开始时，接通电压Von可以被施加到漏极选择线DSL。接通电压Von可以被设置为漏极选择晶体管DST可以被接通的电压。例如，接通电压Von可以被设置为高于0V的正电压。
当漏极虚设单元DDC和漏极选择晶体管DST被接通时，位线BL和通道CHs可以彼此电连接，并且因此，施加到位线BL的编程允许电压可以被传送到通道CHs。因此，可以再次降低通道电压Vch。因而，在通道CHs与存储器单元(图11A或图11B中所示的MC1至MCi)之间可以出现电压差，并且存储器单元MC1至MCi的阈值电压可以由于编程电压Vpgm而增加。
当预编程阶段结束时，出于后续操作的目的，可以执行放电阶段。放电阶段可以在时段t3到t4中执行。在放电阶段中，可以使连接到被选择的存储器块的线放电。例如，被放电的线的电位可以降低到0V。为了在放电阶段中初始化通道CHs或使通道CHs放电，接通电压Von可以被施加到源极虚设线SDL和源极选择线SSL达恒定时间。
图18是图示依照本公开的第十实施例的预编程操作的图。
参考图18，可以与依照本公开的第九实施例的预编程操作类似地执行依照本公开的第十实施例的预编程操作。然而，在依照本公开的第十实施例的预编程操作的部分时段中，接通电压Von可以被施加到源极选择线SSL或源极虚设线SDL。如下将详细描述依照本公开的第十实施例的预编程操作。
当正在执行浮置阶段、预编程阶段和放电阶段的同时，编程允许电压可以被施加到位线BL和源极线SL。例如，编程允许电压可以是0V。
可以在时段t1到t2中执行浮置阶段。在浮置阶段中，编程电压Vpgm可以被施加到字线WL。当施加到字线WL的编程电压Vpgm正在被增加到目标电平的同时，关断电压Voff可以被施加到源极选择线SSL和漏极选择线DSL，使得串(图11A或图11B中所示的ST)的通道(图11A中所示的CHs)浮置。关断电压Voff可以被设置为源极选择晶体管(图11A或图11B中所示的SST)和漏极选择晶体管(图11A或图11B中所示的DST)可以被关断的电压。例如，关断电压Voff可以是0V。
由于源极选择晶体管SST和漏极选择晶体管DST被关断，所以接通电压Von可以被施加到源极虚设线SDL和漏极虚设线DDL。虽然源极虚设单元SDC和漏极虚设单元DDC由施加到源极虚设线SDL和漏极虚设线DDL的接通电压Von接通，但是源极选择晶体管SST和漏极选择晶体管DST可以被关断，并且因此，位线BL、通道CHs和源极线可以不彼此电连接。因此，串ST的通道CHs可以浮置。当在浮置阶段(t1到t2)之前关断电压Voff被施加到源极选择线SSL和漏极选择线DSL时，接通电压被施加到源极虚设线SDL和漏极虚设线DDL的时间可以早于t1。
当编程电压Vpgm被施加到与已经浮置的通道(图11A或图11B中所示的CHs)相对应的字线WL时，可以缩短编程电压Vpgm增加到目标电平所花费的时间。当假设施加到字线WL的编程电压Vpgm增加到目标电平所花费的时间为t2时，时段t1到t2中的通道CHs的通道电压Vch可以由于通道电压Vch与施加到字线WL的编程电压Vpgm之间的耦合而增加。
当施加到字线WL的编程电压Vpgm到达目标电平(t2)时，可以执行预编程阶段。预编程阶段可以在时段t2到t3中执行。当预编程阶段开始时，接通电压Von可以被施加到源极选择线SSL和漏极选择线DSL。接通电压Von可以被设置为源极选择晶体管SST和漏极选择晶体管DST可以被接通的电压。例如，接通电压Von可以被设置为高于0V的正电压。
在预编程阶段中，漏极选择晶体管DST、漏极虚设单元DDC、源极虚设单元SDC和源极选择晶体管SST可以被接通，并且因此，位线BL、通道CHs和源极线SL可以彼此电连接。因此，通道CHs的通道电压Vch可以降低到0V。因而，在通道CHs与存储器单元(图11A或图11B中所示的MC1至MCi)之间可以出现电压差，并且存储器单元MC1至MCi的阈值电压可以由于编程电压Vpgm而增加。
依照本公开的第十实施例的预编程操作的放电阶段可以与依照本公开的第九实施例的预编程操作的放电阶段相同地执行，并且因此，将省略对与依照本公开的第九实施例的预编程操作的阶段重叠的阶段的描述。
除了上述实施例之外，可以执行当在浮置阶段中编程电压Vpgm正在被施加到字线WL的同时将接通电压Von或关断电压Voff施加到漏极选择线DSL、漏极虚设线DDL、源极虚设线SDL和源极选择线SSL的各种方法。
图19是图示依照本公开的一个实施例的存储器卡系统的图，存储器设备被应用到该存储器卡系统。
参考图19，存储器卡系统3000可以包括控制器3100、存储器设备3200和连接器3300。
控制器3100可以连接到存储器设备3200。控制器3100可以访问存储器设备3200。例如，控制器3100可以控制存储器设备3200的编程、读取或擦除操作，或者可以控制存储器设备3200的后台操作。控制器3100可以提供存储器设备3200与主机之间的接口。控制器3100可以驱动用于控制存储器设备3200的固件。例如，控制器3100可以包括诸如随机存取存储器(RAM)、处理单元、主机接口、存储器接口和纠错器的部件。
控制器3100可以通过连接器3300与外部设备通信。控制器3100可以根据特定通信协议与外部设备(例如，主机)通信。示例性地，控制器3100可以通过各种通信协议中的至少一种通信协议与外部设备通信，该各种通信协议诸如为通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围部件互连(PCI)、PCI快速(PCIe)，高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存存储(UFS)、Wi-Fi、蓝牙和NVMe。示例性地，连接器3300可以由上述各种通信协议中的至少一种通信协议来限定。
存储器设备3200可以包括存储器单元，并且可以与图1中所示的存储器设备100相同地配置。因此，存储器设备3200可以被配置为执行依照本公开的第一至第十实施例的上述预编程操作。
控制器3100和存储器设备3200可以被集成到单个半导体设备中以构成存储器卡。例如，控制器3100和存储器设备3200可以被集成到一个半导体设备中以构成存储器卡，诸如个人计算机存储器卡国际协会(PCMCIA)、紧凑闪存卡(CF)、智能媒体卡(SM、SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro、emmC)、SD卡(SD、迷你SD、微型SD、SDHC)或通用闪存存储器设备(UFS)。
图20是图示依照本公开的一个实施例的固态驱动器(SSD)系统的图，存储器设备被应用到该SSD系统。
参考图20，SSD系统4000可以包括主机4100和SSD 4200。SSD4200可以通过信号连接器4001与主机4100交换信号SIG，并且可以通过功率连接器4002接收功率PWR。SSD 4200可以包括控制器4210、多个存储器设备4221至422n、辅助电源4230和缓冲存储器4240。
控制器4210可以响应于从主机4100接收到的信号而控制多个存储器设备4221至422n。示例性地，该信号可以是基于主机4100与SSD 4200之间的接口的信号。例如，该信号可以是由接口中的至少一种接口限定的信号，该接口诸如为通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围部件互连(PCI)、PCI快速(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强小型盘接口(ESDI)、集成驱动电子器件(IDE)、火线、通用闪存存储(UFS)、WI-FI、蓝牙和NVMe。
多个存储器设备4221至422n可以包括能够存储数据的单元。多个存储器设备4221至422n中的每个存储器设备可以与图1中所示的存储器设备100相同地配置。因此，多个存储器设备4221至422n中的每个存储器设备可以被配置为执行依照本公开的第一至第十实施例的上述预编程操作。
辅助电源4230可以通过功率连接器4002连接到主机4100。辅助电源4230可以接收从主机4100输入的功率PWR，并且利用功率PWR进行充电。当来自主机4100的功率的供应不平稳时，辅助电源4230可以提供SSD 4200的功率。示例性地，辅助电源4230可以位于SSD4200中，或者可以位于SSD 4200的外部。例如，辅助电源4230可以位于主板上，并且可以向SSD 4200提供辅助功率。
缓冲存储器4240可以作为SSD 4200的缓冲存储器进行操作。例如，缓冲存储器4240可以临时存储从主机4100接收到的数据或从多个存储器设备4221至422n接收到的数据，或者可以临时存储存储器设备4221至422n的元数据(例如，映射表)。缓冲存储器4240可以包括：诸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的易失性存储器，或者诸如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
依照本公开，可以缩短执行在存储器设备中执行的预编程操作所花费的时间。
虽然已经参考本公开的某些示例性实施例示出和描述了本公开，但是本领域技术人员将理解，在不脱离如由所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。因此，本公开的范围不应限于上述示例性实施例，而应当不仅由所附权利要求还由其等同物来确定。
在上述实施例中，可以选择性地执行所有步骤，或者可以省略部分步骤。在每个实施例中，步骤不一定依照所描述的次序来执行，并且可以被重新布置。在本说明书和附图中公开的实施例仅是为了便于理解本公开的示例，并且本公开不限于此。也就是说，对于本领域技术人员应当显而易见的是，可以基于本公开的技术范围进行各种修改。
同时，已经在附图和说明书中描述了本公开的示例性实施例。尽管这里使用了特定术语，但是那些特定术语仅用于解释本公开的实施例。因此，本公开不被约束于上述实施例，并且在本公开的精神和范围内，许多变化是可能的。对于本领域技术人员应当显而易见的是，除了本文中公开的实施例之外，可以基于本公开的技术范围进行各种修改。

Claims (28)

1.一种存储器设备，包括：
连接在源极线与位线之间的第一选择晶体管、多个存储器单元和第二选择晶体管；以及
外围电路，其被配置为对所述多个存储器单元执行预编程操作并且然后对所述多个存储器单元执行擦除操作，
其中在所述预编程操作中，所述外围电路被配置为将编程电压施加到字线，所述字线连接到与已经浮置的通道相对应的所述多个存储器单元。
2.根据权利要求1所述的存储器设备，其中所述外围电路关断所述第一选择晶体管和所述第二选择晶体管，以使对应于所述多个存储器单元的所述通道浮置。
3.根据权利要求1所述的存储器设备，其中当施加到所述字线的所述编程电压被增加到目标电平时，所述外围电路被配置为将编程允许电压施加到所述位线，并且被配置为接通所述第一选择晶体管和所述第二选择晶体管中邻近所述位线的一者。
4.根据权利要求3所述的存储器设备，其中所述目标电平被设置为使得所述多个存储器单元的阈值电压增加。
5.根据权利要求1所述的存储器设备，其中在施加到所述字线的所述编程电压被增加到目标电平之前，所述外围电路被配置为将编程允许电压施加到所述位线，并且被配置为接通所述第一选择晶体管和所述第二选择晶体管中邻近所述位线的一者。
6.根据权利要求1所述的存储器设备，其中当施加到所述字线的所述编程电压被增加到目标电平时，所述外围电路被配置为将编程允许电压施加到所述源极线和所述位线，并且被配置为接通所述第一选择晶体管和所述第二选择晶体管。
7.根据权利要求1所述的存储器设备，其中在所述编程电压被施加到所述字线达某一时间之后，所述外围电路使连接到所述第一选择晶体管的第一选择线、连接到所述第二选择晶体管的第二选择线和所述字线放电。
8.根据权利要求1所述的存储器设备，其中在所述编程电压被施加到所述字线达某一时间之后，所述外围电路初始化在所述多个存储器单元之间的所述通道。
9.根据权利要求1所述的存储器设备，还包括：
第一虚设单元，其连接在所述第一选择晶体管与所述多个存储器单元之间；以及
第二虚设单元，其连接在所述第二选择晶体管与所述多个存储器单元之间。
10.根据权利要求9所述的存储器设备，其中所述外围电路关断所述第一虚设单元和所述第二虚设单元并且接通所述第一选择晶体管或所述第二选择晶体管，以使所述多个存储器单元之间的所述通道浮置。
11.根据权利要求10所述的存储器设备，其中当施加到所述字线的所述编程电压被增加到目标电平时，所述外围电路被配置为将编程允许电压施加到所述位线，并且被配置为接通所述第一选择晶体管和所述第二选择晶体管中邻近所述位线的一者。
12.根据权利要求10所述的存储器设备，其中在施加到所述字线的所述编程电压被增加到目标电平之前，所述外围电路被配置为将编程允许电压施加到所述位线，并且被配置为接通所述第一选择晶体管和所述第二选择晶体管中邻近所述位线的一者。
13.根据权利要求9所述的存储器设备，其中所述外围电路关断所述第一虚设单元和所述第二虚设单元并且接通所述第一选择晶体管和所述第二选择晶体管，以使所述多个存储器单元之间的所述通道浮置。
14.一种操作存储器设备的方法，所述方法包括：
对多个存储器单元执行预编程操作，所述多个存储器单元与第一选择晶体管和第二选择晶体管一起连接在源极线与位线之间；以及
执行擦除操作，所述擦除操作擦除对其执行所述预编程操作的所述多个存储器单元，
其中所述预编程操作包括：
将编程电压施加到与所述多个存储器单元连接的多个字线；
在其中所述编程电压被施加到所述字线的时段中的部分时段中，使对应于所述多个存储器单元的通道浮置；以及
当所述通道已经浮置达某一时间时，接通所述第一选择晶体管和所述第二选择晶体管中的至少一者。
15.根据权利要求14所述的方法，其中当所述预编程操作正在被执行的同时，编程允许电压被施加到所述位线和所述源极线。
16.根据权利要求15所述的方法，其中所述编程允许电压是0V。
17.根据权利要求14所述的方法，其中在所述编程电压的所述施加和所述通道的所述浮置中，所述第一选择晶体管和所述第二选择晶体管被关断。
18.根据权利要求14所述的方法，其中当施加到所述字线的所述编程电压被增加到目标电平时，所述第一选择晶体管和所述第二选择晶体管中的所述至少一者被接通。
19.根据权利要求18所述的方法，其中在所述第一选择晶体管和所述第二选择晶体管中的所述至少一者的所述接通中，所述第一选择晶体管和所述第二选择晶体管中邻近所述位线的一者被接通，并且所述第一选择晶体管和所述第二选择晶体管中邻近所述源极线的一者被关断。
20.根据权利要求18所述的方法，其中在所述第一选择晶体管和所述第二选择晶体管中的所述至少一者的所述接通中，所述第一选择晶体管和所述第二选择晶体管同时被接通。
21.根据权利要求14所述的方法，其中在施加到所述字线的所述编程电压被增加到目标电平之前，所述第一选择晶体管和所述第二选择晶体管中的所述至少一者被接通。
22.根据权利要求21所述的方法，其中在所述第一选择晶体管和所述第二选择晶体管中的所述至少一者的所述接通中，所述第一选择晶体管和所述第二选择晶体管中邻近所述位线的一者被接通，并且所述第一选择晶体管和所述第二选择晶体管中邻近所述源极线的一者被关断。
23.根据权利要求14所述的方法，其中在所述第一选择晶体管和所述第二选择晶体管中的所述至少一者的所述接通之后，连接到所述第一选择晶体管的第一选择线、连接到所述第二选择晶体管的第二选择线和所述字线被放电。
24.根据权利要求14所述的方法，其中在所述第一选择晶体管和所述第二选择晶体管中的所述至少一者的所述接通之后，对应于所述多个存储器单元的所述通道被初始化。
25.根据权利要求14所述的方法，其中当第一虚设单元连接在所述第一选择晶体管与所述多个存储器单元之间并且第二虚设单元连接在所述第二选择晶体管与所述多个存储器单元之间时，在所述通道的所述浮置中，所述第一虚设单元和所述第二虚设单元被关断，并且所述第一选择晶体管或所述第二选择晶体管被接通。
26.根据权利要求25所述的方法，其中当施加到所述字线的所述编程电压被增加到目标电平时，所述第一选择晶体管和所述第二选择晶体管中邻近所述位线的一者被接通，并且所述第一选择晶体管和所述第二选择晶体管中邻近所述源极线的一者被关断。
27.根据权利要求25所述的方法，其中在施加到所述字线的所述编程电压被增加到目标电平之前，所述第一选择晶体管和所述第二选择晶体管中邻近所述位线中的一者被接通，并且所述第一选择晶体管和所述第二选择晶体管中邻近所述源极线的一者被关断。
28.根据权利要求14所述的方法，其中当第一虚设单元连接在所述第一选择晶体管与所述多个存储器单元之间并且第二虚设单元连接在所述第二选择晶体管与所述多个存储器单元之间时，在所述通道的所述浮置中，所述第一虚设单元和所述第二虚设单元被关断，并且所述第一选择晶体管和所述第二选择晶体管被接通。
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